JP6444803B2

JP6444803B2 - 書込電圧生成回路及びメモリ装置

Info

Publication number: JP6444803B2
Application number: JP2015094334A
Authority: JP
Inventors: 旭赤堀; 克晃松井
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-05-01
Filing date: 2015-05-01
Publication date: 2018-12-26
Anticipated expiration: 2035-05-01
Also published as: JP2016212935A; CN106409340A; US20160322086A1; CN106409340B; US9887012B2

Description

本発明は、メモリセルに印加する書き込み電圧を生成する書込電圧生成回路及びこの書込電圧生成回路を含むメモリ装置に関する。

不揮発性メモリは、データの書き込みを行う為の書込電圧として高電圧（数ボルト〜２０ボルト）を必要とする。そこで、不揮発性メモリでは、外部から供給された比較的低電圧の電源電圧を、チャージポンプ回路等の昇圧回路にて昇圧させることにより、メモリセルに印加する書込電圧を生成するようにしている（例えば特許文献１参照）。

特開２００８−１７５６７号公報

ところで、メモリセルへの書き込み、特に電荷蓄積がゼロの状態にあるメモリセルに対して高速な書き込みを行う為には、昇圧回路には大電流供給能力が要求される。

しかしながら、昇圧回路を大電流出力型にすると当該昇圧回路のチップ占有面積が大きくなるという問題があった。

そこで、本発明は、装置規模の増大を招くことなく、メモリセルに対して高速にデータの書き込みを行うことが可能となる書込電圧生成回路及びメモリ装置を提供することを目的とする。

本発明に係る書込電圧生成回路は、メモリセルに印加する書込電圧を生成する書込電圧生成回路であって、外部電源電圧を受ける電源端子と、前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧回路と、前記外部電源電圧及び前記昇圧電圧のうちの一方を選択し、選択した方の電圧を前記書込電圧として出力するセレクタと、前記セレクタに接続され、前記外部電源電圧の電圧値に対応した周波数を有するパルス系列からなる発振信号を書込信号として生成し、前記書込信号中のパルスの数を計数して計数値を得る第１の回路と、を有し、前記第１の回路は、書込期間の先頭から前記計数値が所定数に至るまでの間は前記外部電源電圧を前記書込電圧として出力させるように前記セレクタを制御する一方、前記計数値が前記所定数に至った後は前記昇圧電圧を前記書込電圧として出力させるように前記セレクタを制御する。

また、本発明に係るメモリ装置は、書込電圧をメモリセルに印加することによりデータの書き込みを行うメモリ装置であって、外部電源電圧を受ける電源端子と、前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧回路と、前記外部電源電圧の電圧値に対応した周波数を有するパルス系列からなる発振信号を書込信号として生成し、前記書込信号中のパルスの数を計数して計数値を得る書込駆動部と、を有し、前記書込駆動部は、書込期間の先頭から前記計数値が所定数に至るまでの間は前記外部電源電圧を前記書込電圧として選択する一方、前記計数値が前記所定数に至った後は前記昇圧電圧を前記書込電圧として選択する。

本発明においては、メモリセル内の蓄積電荷量が少ない書込期間の前期では、比較的大きな電流を供給可能な外部電源から供給された外部電源電圧を、書込電圧としてメモリセルに印加することにより、迅速にメモリセル内に電荷を注入して行く。これにより、書込期間の前期においてメモリセル内には所望量の電荷が蓄積される。そして、書込期間の後期では、外部電源電圧に代えて、この外部電源電圧を昇圧して得た昇圧電圧を、書込電圧としてメモリセルに印加する。これにより、昇圧回路として、電流供給能力が低い小電流出力型のものを採用することが可能となり、昇圧回路のチップ占有面積の縮小化が図られる。

よって、本発明によれば、装置規模の増大を招くことなく高速な書き込みを行うことが可能となる。

本発明に係る書込電圧生成回路２０を含む半導体メモリ１００の概略構成を示すブロック図である。制御部１０３及び書込電圧生成回路２０の動作の一例を示すタイムチャートである。書込電圧生成回路２０の内部構成の一例を示す回路図である。書込電圧と書込時間との対応関係を表す図である。書込電圧生成回路２０の内部構成の他の一例を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る書込電圧生成回路を含む半導体メモリ１００の概略構成を示すブロック図である。

図１において、メモリセルアレイ１０１には、列方向に配列された複数のビット線ＢＬ₁〜ＢＬm（mは２以上の整数）及びこれと交叉して行方向に配列された複数のワード線ＷＬ₁〜ＷＬn（nは２以上の整数）が設けられている。ビット線ＢＬ及びワード線ＷＬによる各交叉部にはメモリセル１０が設けられている。

メモリセル１０は、例えばｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)から構成されている。各メモリセル１０において、ＭＯＳＦＥＴのドレイン端子及びソース端子は、互いに隣接するビット線ＢＬに接続されている。

かかる構成により、メモリセル１０の各々は、ワード線ＷＬを介してそのゲート端子に印加された電圧、及び一対のビット線ＢＬを介してドレイン端子及びソース端各々に印加された電圧に応じて、２値又は多値のデータの書き込み及び読み出しを行う。

ロウデコーダ１０２は、制御部１０３から供給された制御信号に基づいて、メモリセルアレイ１０１のワード線ＷＬ₁〜ＷＬnに選択電圧Ｖ_SLを印加する。

カラムデコーダ１０４は、制御部１０３から供給された制御信号に基づいて、メモリセルアレイ１０１のビット線ＢＬ₁〜ＢＬmに接地電位、読出電圧Ｖ_RD又は書込電圧Ｖ_WRを印加する。

制御部１０３は、データ読出時には、アドレスＡＤにて示される番地に対応したワード線ＷＬに選択電圧Ｖ_SLを印加させる為の制御信号をロウデコーダ１０２に供給する。更に、この間、制御部１０３は、接地電位又は読出電圧Ｖ_RDをビット線ＢＬ₁〜ＢＬmに印加させる為の制御信号をカラムデコーダ１０４に供給する（読出制御）。かかる読出制御により、メモリセル１０は、自身に蓄積されている電荷に応じた電流をビット線ＢＬ上に送出する。この際、カラムデコーダ１０４は、ビット線ＢＬ上に送出された電流値を表す読出電流値を制御部１０３に供給する。制御部１０３は、当該読出電流値に基づいてデータの値を判定し、その値を示す読出データを出力する。

また、制御部１０３は、データ書込時には、外部から供給された書込データに応じて、以下のベリファイ書込制御を実行する。

すなわち、制御部１０３は、アドレスＡＤにて示される番地に対応したワード線ＷＬに選択電圧Ｖ_SLを印加させる制御信号をロウデコーダ１０２に供給する。この間、制御部１０３は、図２に示すように、アドレスＡＤにて示される１つの番地に対して繰り返し書込電圧Ｖ_WRを印加させる為のパルス列を有する書込信号ＷＲを生成し、これをカラムデコーダ１０４及び電源部２００に供給しつつ、上記した読出制御を繰り返し実行する。

当該ベリファイ書込制御により、カラムデコーダ１０４は、図２に示す書込信号ＷＲにおける各パルスに同期させて書込電圧Ｖ_WRを、間欠的に繰り返しビット線ＢＬを介してメモリセル１０の各々に印加する。よって、各メモリセル１０には、書込電圧Ｖ_WRが印加される度に電荷が注入され、当該電荷が徐々に蓄積されて行く。この際、上記した読出制御により、カラムデコーダ１０４は、メモリセル１０から送出された読出電流値を制御部１０３に供給する。制御部１０３は、当該読出電流値が書込データに対応した値に到達したか否かを判定し、読出電流値が書込データに対応した値に到達したら、カラムデコーダ１０４及び電源部２００への書込信号ＷＲの供給を停止する。

尚、制御部１０３は、１つの番地に対して繰り返し書込電圧Ｖ_WRを印加している間、つまり図２に示す書込期間ＷＲＴの間は論理レベル１の状態となり、他の期間は論理レベル０の状態となる書込期間信号ＷＰを電源部２００に供給する。

電源部２００は、外部電源（図示せぬ）から供給された外部電源電圧ＶＣＣを電源端子１０５を介して受け、当該外部電源電圧ＶＣＣに基づき、制御部１０３を動作させる為の内部電源電圧を生成する。電源部２００は、この内部電源電圧を制御部１０３に供給する。また、電源部２００は、電源端子１０５を介して受けた外部電源電圧ＶＣＣに基づきこの外部電源電圧ＶＣＣよりも高い電圧値を有する上記選択電圧Ｖ_SLを生成し、これをロウデコーダ１０２に供給する。更に、電源部２００は、電源端子１０５を介して受けた外部電源電圧ＶＣＣに基づき、この外部電源電圧ＶＣＣよりも高い電圧値を有する上記読出電圧Ｖ_RDを生成し、これをカラムデコーダ１０４に供給する。

尚、電源部２００は、電源端子１０５を介して受けた外部電源電圧ＶＣＣに基づき上記書込電圧Ｖ_WRを生成する書込電圧生成回路２０を含む。

図３は、書込電圧生成回路２０の内部構成の一例を示す回路図である。図３において、前縁検出回路２１は、図２に示すように、書込期間信号ＷＰにて示される書込期間ＷＲＴの先頭部を検出した場合に所定期間だけ論理レベル１の状態となる１パルスの前縁検出信号ＦＥを生成し、これをカウンタ２２のリセット端子Ｒに供給する。カウンタ２２のクロック端子には書込信号ＷＲが供給されており、そのイネーブル端子Ｅには書込期間信号ＷＰが供給されている。

カウンタ２２は、図２に示すように、論理レベル１の前縁検出信号ＦＥに応じて現在の計数値をゼロに初期化した後、書込期間信号ＷＰが論理レベル１の状態にある期間中、つまり書込期間ＷＲＴに亘り、書込信号ＷＲにおけるパルスの数を計数する。カウンタ２２は、現時点での計数値が最大値Ｎ（Ｎは２以上の整数）に到達したときに、論理レベル０から論理レベル１に遷移するキャリアウト信号ＣＯをＪＫフリップフロップ２３（以下、ＪＫＦＦ２３と称する）の端子Ｊに供給する。

後縁検出回路２４は、図２に示すように、書込期間信号ＷＰにて示される書込期間ＷＲＴの後尾部を検出した場合に所定期間だけ論理レベル１の状態となる１パルスの後縁検出信号ＲＥを生成し、これをＪＫＦＦ２３の端子Ｋに供給する。

ＪＫＦＦ２３は、電源投入直後は論理レベル０の選択信号ＳＥを生成しこれをセレクタ２５に供給する。その後、図２に示すように、論理レベル１のキャリアウト信号ＣＯが端子Ｊに供給されると、ＪＫＦＦ２３はセット状態に設定され、論理レベル１の選択信号ＳＥをセレクタ２５に供給しつづける。その後、端子Ｋに論理レベル１の後縁検出信号ＲＥが供給された場合に、ＪＫＦＦ２３はリセット状態に設定され、論理レベル０の選択信号ＳＥをセレクタ２５に供給しつづける。

昇圧回路２６は、例えばチャージポンプ回路等からなり、外部電源電圧ＶＣＣを昇圧することにより、当該外部電源電圧ＶＣＣよりも高電圧であり且つ書込電圧として最適な電圧値を有する昇圧電圧ＶＢを生成し、これをセレクタ２５に供給する。

セレクタ２５は、昇圧電圧ＶＢ及び外部電源電圧ＶＣＣのうちから、選択信号ＳＥにて示される方を選択し、選択した方の電圧を上記した書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。すなわち、セレクタ２５は、図２に示すように選択信号ＳＥが論理レベル０の状態にある間は、外部電源電圧ＶＣＣを選択し、この外部電源電圧ＶＣＣを書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。よって、この際、カラムデコード１０４は、外部電源電圧ＶＣＣと同一電圧値を有する書込電圧Ｖ_WRを、図２に示す書込信号ＷＲの各パルスに同期させて間欠的に繰り返し、ビット線ＢＬを介してメモリセル１０の各々に印加する。

一方、選択信号ＳＥが論理レベル１にある間は、セレクタ２５は、昇圧電圧ＶＢを選択し、この昇圧電圧ＶＢを書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。よって、この際、カラムデコード１０４は、昇圧電圧ＶＢと同一電圧値を有する書込電圧Ｖ_WRを、図２に示す書込信号ＷＲの各パルスに同期させて間欠的に繰り返し、ビット線ＢＬを介してメモリセル１０の各々に印加する。

上記した構成により、書込電圧生成回路２０は、図２に示す書込期間ＷＲＴの前期ＦＴでは外部電源電圧ＶＣＣを書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。そして、当該書込期間ＷＲＴの後期ＬＴでは、書込電圧生成回路２０は、昇圧回路２６によって外部電源電圧ＶＣＣを昇圧して得られた昇圧電圧ＶＢを書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。これにより、書込期間ＷＲＴの前期ＦＴでは、外部電源電圧ＶＣＣが書込電圧Ｖ_WRとしてメモリセル１０に印加される。そして、書込期間ＷＲＴの後期ＬＴでは、当該外部電源電圧ＶＣＣよりも高く且つ書込電圧として適正な電圧値を有する昇圧電圧ＶＢが書込電圧Ｖ_WRとしてメモリセル１０に印加される。

ここで、書込電圧Ｖ_WRをメモリセル１０に印加した際にメモリセル１０に送出される電流（書込電流と称する）の量は、メモリセル１０内の蓄積電荷量が少ないほど大きくなる。つまり、書込期間ＷＲＴの前期ＦＴでは、後期ＬＴに比べてメモリセル１０内の蓄積電荷量が少ないので、書込電流が大となる。言い換えると、書込期間ＷＲＴの後期ＬＴでは、前期ＦＴに比べて書込電流が小となる。

そこで、書込電圧生成回路２０は、書込期間ＷＲＴの前期ＦＴでは、比較的大きな電流を流すことが可能な外部電源から供給された外部電源電圧ＶＣＣを書込電圧Ｖ_WRとしてカラムデコード１０４に供給する。この際、外部電源電圧ＶＣＣは、書込電圧としての適正な電圧値よりも低電圧である。しかしながら、外部電源は、メモリセル１０に対して比較的大なる電流を用いた電荷注入を行うことができるので、当該メモリセル１０内に迅速に電荷を蓄積させることが可能となる。そして、書込期間ＷＲＴの後期ＬＴにおいて、書込電圧生成回路２０は、外部電源電圧ＶＣＣに代えて、昇圧回路２６にて生成された、書込に最適な電圧値を有する昇圧電圧ＶＢを書込電圧Ｖ_WRとして設定する。この際、書込期間ＷＲＴの後期ＬＴの直前の時点では、上記した外部電源電圧ＶＣＣに基づく電荷注入により、所望量の電荷がメモリセル１０内に蓄積されている。これにより、昇圧回路２６として、電流供給能力が低い小電流出力型のものを採用することが可能となり、昇圧回路２６のチップ占有面積の縮小化が図られる。

よって、書込電圧生成回路２０によれば、装置規模の増大を招くことなく高速にデータの書き込みを行うことが可能となる。

尚、外部電源から供給される外部電源電圧ＶＣＣの電圧値は固定化されたものではなく、電源部２００が許容する動作保証範囲内の電圧値であれば良い。この際、図４に示すように、書込電圧Ｖ_WRはその電圧値が低くなるほど、書込に費やされる時間が長くなる。よって、当該動作保証範囲内の最小の電圧値を有する外部電源電圧ＶＣＣが電源部２００に供給されている場合には、書込期間ＷＲＴの前期ＦＴ内で所望量の電荷を蓄積させることができなくなる虞がある。

そこで、外部電源電圧ＶＣＣの電圧値に基づき、前期ＦＴの期間長を変更するようにしても良い。

図５は、かかる点に鑑みて為された書込電圧生成回路２０の内部構成の他の一例を示す回路図である。尚、図５に示す書込電圧生成回路２０では、カウンタ２２の前段に電圧制御発振器であるＶＣＯ（Voltage controlled Oscillator）３１と、セレクタ３２とを設けた点を除く他の構成は、図３に示すものと同一である。

図５において、ＶＣＯ３１は、外部電源電圧ＶＣＣの電圧値に対応した周波数を有する２値の発振信号を生成し、これを書込信号ＷＲＶとしてセレクタ３２に供給する。

セレクタ３２は、上記した書込信号ＷＲ及びＷＲＶのうちから、制御部１０３から供給された選択信号ＳＷＲにて示される方を選択し、選択した方の書込信号をカウンタ２２のクロック端子に供給する。この際、選択信号ＳＷＲが書込信号ＷＲを示す場合、図５に示す構成を有する書込電圧生成回路２０は図３に示す構成と同一の動作、つまり図２に示される動作を行う。

一方、選択信号ＳＷＲが書込信号ＷＲＶを示す場合、書込電圧生成回路２０は、基本的には図２に示す動作を行うものの、外部電源電圧ＶＣＣの電圧値が低い場合には高い場合に比して、図２に示す書込信号ＷＲにおけるパルス周期ＴＷを長くすることにより、前期ＦＴの期間長を長くする。

これにより、外部電源電圧ＶＣＣの電圧値に拘わらず、書込期間ＷＲＴの後期ＬＴの直前までに、メモリセル１０内の蓄積電荷量を所望量に到らせることが可能となる。

要するに、書込電圧生成回路２０としては、電源端子（１０５）を介して受けた外部電源電圧（ＶＣＣ）を昇圧して昇圧電圧（ＶＢ）を生成する昇圧回路（２６）と、以下のセレクタ（２５）とにより、メモリセル（１０）に印加する書込電圧（Ｖ_WR）を生成するものであれば良いのである。尚、セレクタは、電源端子を介して受けた外部電源電圧及び昇圧電圧のうちの一方を選択し、選択した方の電圧を書込電圧として出力するにあたり、メモリセルにデータの書き込みを行う書込期間の前期では外部電源電圧を書込電圧として選択する一方、書込期間の後期では昇圧電圧を書込電圧として選択する。

１０メモリセル
２０書込電圧生成回路
２２カウンタ
２５セレクタ
２６昇圧回路
１０４カラムデコーダ
１０５電源端子
２００電源部

Claims

メモリセルに印加する書込電圧を生成する書込電圧生成回路であって、
外部電源電圧を受ける電源端子と、
前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧回路と、
前記外部電源電圧及び前記昇圧電圧のうちの一方を選択し、選択した方の電圧を前記書込電圧として出力するセレクタと、
前記セレクタに接続され、前記外部電源電圧の電圧値に対応した周波数を有するパルス系列からなる発振信号を書込信号として生成し、前記書込信号中のパルスの数を計数して計数値を得る第１の回路と、を有し、
前記第１の回路は、書込期間の先頭から前記計数値が所定数に至るまでの間は前記外部電源電圧を前記書込電圧として出力させるように前記セレクタを制御する一方、前記計数値が前記所定数に至った後は前記昇圧電圧を前記書込電圧として出力させるように前記セレクタを制御することを特徴とする書込電圧生成回路。
前記第１の回路は、前記書込期間中に前記書込電圧を間欠的に繰り返し前記メモリセルに印加するタイミングを示すパルス系列を含む信号を前記書込信号として生成し、
前記書込信号中のパルスの数を計数して計数値を得るカウンタを含むことを特徴とする請求項１記載の書込電圧生成回路。
前記第１の回路は、前記発振信号を前記書込信号として生成する電圧制御発振器を含むことを特徴とする請求項１または２記載の書込電圧生成回路。
書込電圧をメモリセルに印加することによりデータの書き込みを行うメモリ装置であって、
外部電源電圧を受ける電源端子と、
前記外部電源電圧を昇圧して昇圧電圧を生成する昇圧回路と、
前記外部電源電圧の電圧値に対応した周波数を有するパルス系列からなる発振信号を書込信号として生成し、前記書込信号中のパルスの数を計数して計数値を得る書込駆動部と、
を有し、
前記書込駆動部は、書込期間の先頭から前記計数値が所定数に至るまでの間は前記外部電源電圧を前記書込電圧として選択する一方、前記計数値が前記所定数に至った後は前記昇圧電圧を前記書込電圧として選択することを特徴とするメモリ装置。
前記書込駆動部は、前記書込期間中において前記書込電圧を間欠的に繰り返し前記メモリセルに印加するタイミングを示すパルス系列を含む前記書込信号に応じて前記書込電圧を前記メモリセルに印加するデコーダと、前記書込電圧を生成する書込電圧生成回路と、を有し、
前記書込電圧生成回路は、
前記書込期間において前記書込信号中のパルスの数を計数して前記計数値を得るカウンタと、
前記書込期間の先頭から前記計数値が前記所定数に至るまでの間は前記外部電源電圧を選択する一方、前記計数値が前記所定数に至った後は前記昇圧電圧を前記書込電圧として選択するセレクタと、を含むことを特徴とする請求項４記載のメモリ装置。
前記書込電圧生成回路は、前記発振信号を前記書込信号として生成する電圧制御発振器を含むことを特徴とする請求項４または５記載のメモリ装置。