CN104734679B - 低压复位电路 - Google Patents

Abstract

本发明提供一种低压复位电路，包括：电流源、第一电阻、第二电阻、第三电阻、第四电阻、比较器和压控电阻；电流源、第一电阻、压控电阻和第二电阻依次串联，连接于电源电压和地之间；第三电阻和第四电阻彼此串联，连接于电源电压和地之间；比较器的负输入端与第三电阻和第四电阻之间抽出的采样电压相连接；比较器的正输入端与电流源和第一电阻之间抽出的基准电压相连接；电流源系通过带隙基准源主电路产生一个零温度系数的电流或者正温度系数的电流，进而用于产生一个稳定的基准电压。本发明能够在***快速上电的过程中，正确地产生高电平脉冲的复位信号；另外，在***电源掉电到超低压时，也不会错误地释放复位信号。

Description

低压复位电路

技术领域

本发明涉及模拟集成电路或者数模混合集成电路技术领域，具体来说，本发明涉及一种低压复位电路。

背景技术

低压复位(LVR：Low Voltage Reset)电路的主要作用是在***上电或者掉电过程中，当电源电压低于设定电压值时，产生一个适当宽度的高电平脉冲(high pulse)的复位(reset)信号来复位***，以保证所有内部数字逻辑的稳定性。LVR电路是微控制器(MCU)***必不可少的重要电路模块，广泛应用于模拟集成电路和数模混合集成电路领域。

图1A为现有技术中的一种低压复位电路的架构示意图。传统的高精度LVR电路普遍都采用如图1A所示的架构，即：带隙基准源(bandgap)电路加上比较器CMP来实现。但是这种架构存在两个严重的问题：

1.图1B为图1A所示的现有技术中的一种低压复位电路在***快速上电的过程中失效的示意图。由于带隙基准源电路建立时间较长，***在快速上电时，从第一电阻R1和第二电阻R2之间引出的采样电压VSAMP的上升速度快于基准电压VREF的建立速度，导致采样电压VSAMP的电压始终大于基准电压VREF的电压，LVR电路无法产生高电平脉冲的复位信号，如图1B所示。大多数***需要增加其他电路模块来弥补快速上电所出现的这个问题，但是新增加的电路不仅需要增加功耗和面积，而且或多或少存在其他一些方面的缺陷。

2.图1C为图1A所示的现有技术中的一种低压复位电路在***电源掉电的过程中失效的示意图。在***电源VDD掉电的过程中，采样电压VSAMP随***电源VDD线性下降，而此时基准电压VREF保持不变，到达设定电压值时，采样电压VSAMP的曲线与基准电压VREF的曲线出现第一个“交点”，此时产生复位信号。***电源VDD继续下降到一定低压时，带隙基准源电路无法在低压下正常工作，使得基准电压VREF的曲线迅速下降，与采样电压VSAMP的曲线发生第二个“交点”，导致高电平脉冲的复位信号错误释放，如图1C所示。

发明内容

本发明所要解决的一个技术问题是提供一种低压复位电路，能够在***快速上电的过程中，正确地产生高电平脉冲的复位信号。

本发明所要解决的另一个技术问题是提供一种低压复位电路，能够在***电源掉电到超低压时，不会错误地释放高电平脉冲的复位信号。

为解决上述技术问题，本发明提供一种低压复位电路，包括：电流源、第一电阻、第二电阻、第三电阻、第四电阻、比较器和压控电阻；

所述电流源、所述第一电阻、所述压控电阻和所述第二电阻依次串联，连接于电源电压和地之间；

所述第三电阻和所述第四电阻彼此串联，连接于所述电源电压和地之间；

所述比较器的负输入端与所述第三电阻和所述第四电阻之间抽出的采样电压相连接；所述比较器的正输入端与所述电流源和所述第一电阻之间抽出的基准电压相连接；所述比较器的输出端获得所述低压复位电路的输出结果；

所述电流源系通过带隙基准源主电路产生一个零温度系数的ZTC电流或者正温度系数的PTAT电流，进而用于产生一个稳定的所述基准电压。

可选地，所述低压复位电路还包括PNP三极管，其发射极和其集电极连接于所述第二电阻和地之间，其基极也和地连接。

可选地，所述低压复位电路还包括RC延时电路，所述RC延时电路包括：延时电阻和延时电容；

所述延时电阻和所述延时电容彼此串联，连接于所述电源电压和地之间，或者连接于所述带隙基准源主电路的内部输出电压和地之间；

所述压控电阻的电压控制端与所述延时电阻和所述延时电容之间抽出的延时控制电压相连接。

可选地，所述压控电阻包括NMOS管。

所述压控电阻包括PMOS管，所述PMOS管的栅极端连接所述带隙基准源主电路内部抽取或者产生的一个节点，或者所述PMOS管的栅极端直接和地连接，控制所述延时控制电压。

可选地，所述压控电阻还包括PMOS管，所述NMOS管和所述PMOS管彼此串联，连接于所述第一电阻和所述第二电阻之间，所述PMOS管的栅极端连接所述带隙基准源主电路内部抽取或者产生的一个节点，或者所述PMOS管的栅极端直接和地连接，控制所述延时控制电压。

可选地，所述延时电阻的实现方式为普通电阻、NMOS类型或者PMOS类型的晶体管，所述NMOS或者PMOS类型的晶体管的栅极端采用固定的电压控制或者采用所述带隙基准源主电路的所述内部节点控制。

可选地，所述带隙基准源主电路的内部输出电压比所述电源电压低1.0V。

可选地，所述低压复位电路还包括：反偏二极管，其正极端与所述延时控制电压相连接，其负极端与所述电源电压或者所述带隙基准源主电路的内部输出电压相连接。

可选地，所述反偏二极管为肖特基二极管、PMOS类型或者NMOS类型的晶体管。

与现有技术相比，本发明具有以下特点和优点：

本发明的低压复位电路突破了传统低压复位电路的局限性，其是一种可满足快速上电需求和/或超低压下应用的高可靠性、高精度低压复位电路。该低压复位电路只需增加一个压控电阻，就能够在***电源掉电到超低压时，不错误地释放高电平脉冲的复位信号；而若同时增加一个压控电阻和一个RC延时电路，构成箝位电路，则能够在***快速上电的过程中，正确地产生高电平脉冲的复位信号。

本发明相对于现有技术几乎没有增加芯片面积、功耗和成本，便可明显地改善电路性能又不引入其它新的缺陷。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：

图1A为现有技术中的一种低压复位电路的架构示意图；

图1B为图1A所示的现有技术中的一种低压复位电路在***快速上电的过程中失效的示意图；

图1C为图1A所示的现有技术中的一种低压复位电路在***电源掉电的过程中失效的示意图；

图2A为本发明一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；

图2B为本发明一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图；

图3A为本发明一个实施例的低压复位电路在***电源掉电到超低压下的工作原理示意图；

图3B为本发明一个实施例的低压复位电路在***快速上电的过程中的工作原理示意图；

图4A1为本发明一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；

图4A2为本发明一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图；

图4B1为本发明另一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；

图4B2为本发明另一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图；

图5A1至图5A5为本发明一个实施例的低压复位电路中延时电阻的几种不同的功能实现方式的示意图；

图5B为本发明一个实施例的低压复位电路中采用带隙基准源主电路的内部节点控制PMOS管的栅极端以实现延时电阻的功能的架构示意图；

图6为本发明一个实施例的低压复位电路中采用带隙基准源主电路的内部节点实现RC延时功能的架构示意图；

图7为本发明一个实施例的低压复位电路在延时控制电压和电源电压或其他电平之间加入反偏二极管的局部架构示意图。

具体实施方式

下面结合具体实施例和附图对本发明的电路架构和电路工作原理作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。

图2A为本发明一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；图2B为本发明一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图。图3A为本发明一个实施例的低压复位电路在***电源掉电到超低压下的工作原理示意图；图3B为本发明一个实施例的低压复位电路在***快速上电的过程中的工作原理示意图。需要注意的是，这些以及后续其他的附图均仅作为示例，不应该以此作为对本发明实际要求的保护范围构成限制。

如图2A或者图2B所示，该低压复位电路主要包括：电流源、第一电阻R21、第二电阻R22、第三电阻R3、第四电阻R4、比较器CMP和压控电阻V-R。其中，电流源、第一电阻R21、压控电阻V-R和第二电阻R22依次串联，连接于电源电压VDD和地之间。第三电阻R3和第四电阻R4彼此串联，连接于电源电压VDD和地之间。比较器CMP的负输入端与第三电阻R3和第四电阻R4之间抽出的采样电压VSAMP相连接；比较器CMP的正输入端与电流源和第一电阻R21之间抽出的基准电压VREF相连接；比较器CMP的输出端获得该低压复位电路的输出结果LVR_OUT。该电流源系通过带隙基准源主电路(未示出)产生一个零温度系数的电流(ZTC电流)或者一个正温度系数的电流(PTAT电流)，进而分别用于产生一个随温度变化很小的稳定的基准电压VREF。

如图2B所示，对于基于电压型带隙基准源主电路的低压复位电路，其电流源通过带隙基准源主电路产生的是一个正温度系数的PTAT电流。该低压复位电路在前段所述的组成元件的基础上还包括一个PNP三极管，其发射极和其集电极连接于第二电阻R22和地之间，其基极也和地连接。

请继续如图2B所示，这个正温度系数的PTAT电流流在第一电阻R21、第二电阻R22和PNP三极管上便可以产生一个随温度变化很小的稳定的基准电压VREF。考虑到大多数CMOS工艺只能提供寄生的PNP三极管，其集电极(Collector)利用p-衬底来制造，所以选择将压控电阻V-R串联在PNP三极管的发射极(Emitter)与第二电阻R22之间，或者第一电阻R21与第二电阻R22之间的某个节点处，即第一电阻R21和第二电阻R22的具体比例需要根据实际电路特性以及***相关特性而定。该压控电阻V-R的电阻值直接或间接受电源电压VDD控制：当电源电压VDD较高时，压控电阻V-R阻值很小，其上压降可以忽略不计，这样就保证不会对正常工作电压范围内的基准电压VREF特性(如温度系数等)造成影响；但当电源电压VDD降低至低压复位电路设定电压值时，压控电阻V-R的阻值急剧增大，基准电压VREF被抬高，从而解决了先前电路在低压下基准电压VREF迅速下降造成的复位信号错误释放的问题。如图3A所示，其中的阴影部分就是可以产生高电平脉冲的复位信号时间段。

请转而如图2A所示，对于基于电流型带隙基准源主电路的低压复位电路，其电流源通过带隙基准源主电路产生的是一个零温度系数的ZTC电流。这个电流流在第一电阻R21和第二电阻R22上便可以产生一个随温度变化很小的稳定的基准电压VREF。压控电阻V-R可放置于第一电阻R21与第二电阻R22之间的某个节点处，即第一电阻R21和第二电阻R22的具体比例需要根据实际电路特性以及***相关特性而定。压控电阻V-R的工作原理同基于电压型带隙基准源主电路的低压复位电路架构所描述。

为了解决***快速上电的过程中无法产生高电平脉冲的复位信号问题，在压控电阻V-R的电压控制端可以加入RC延时电路。如图2A和图2B所示，不管是基于电压型还是基于电流型的带隙基准源主电路的低压复位电路，其还包括RC延时电路。该RC延时电路主要包括：延时电阻R0和延时电容C0。其中，延时电阻R0和延时电容C0彼此串联，连接于电源电压VDD和地之间。当然，延时电阻R0和延时电容C0彼此串联后也可以连接于带隙基准源主电路的某个内部输出电压(即图2A和图2B中的“其他电平”)和地之间，这种情形将会在后面描述到。而压控电阻V-R的电压控制端则与延时电阻R0和延时电容C0之间抽出的延时控制电压VK相连接。

在压控电阻V-R的电压控制端加入了RC延时电路后，当电源电压VDD快速升高时，延时控制电压VK在一段时间内(取决于RC设计值，即RC的乘积)低于电源电压VDD，期间压控电阻V-R阻值很大，从而将基准电压VREF抬高，帮助低压复位电路产生复位信号。如图3B所示，其中的阴影部分就是可以产生高电平脉冲的复位信号时间段。

对于本发明所提出的低压复位电路架构中的器件(包括压控电阻V-R、延时电阻R0和电源电压VDD等)，可以采用不同的方式来实现。下述陆续提供了多种电路实现方式。

1)关于压控电阻V-R

图4A1为本发明一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；图4A2为本发明一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图。如图4A1和图4A2所示，其中均采用了NMOS管N1来实现压控电阻V-R的功能。这种做法很容易实现压控电阻V-R的要求，即：延时控制电压VK较高时，NMOS管N1的导通电阻很小；当延时控制电压VK较低时，NMOS管N1的导通电阻较大，起到抬升基准电压VREF的作用。

图4B1为本发明另一个实施例的基于电流型带隙基准源主电路的低压复位电路的架构示意图；图4B2为本发明另一个实施例的基于电压型带隙基准源主电路的低压复位电路的架构示意图。如图4B1和图4B2所示，其中均采用了PMOS管P1实现压控电阻V-R的功能。此时，不能再用上述图4A1和图4A2所示的电源电压VDD经过RC延时电路的方式来控制PMOS管P1的栅极端，而是需要在带隙基准源主电路内部抽取一个节点或者产生一个节点(即内部输出电压)，该节点需要满足如下要求：***电源电压VDD较高时，延时控制电压VK很低；而电源电压VDD较低时，延时控制电压VK较高。还有一种比较简单的做法是：用地(GND)直接控制延时控制电压VK，即将PMOS管P1的栅极端直接和地连接。此时PMOS管P1的栅源电压VGS＝k*VREF(k为一个比例系数)。当基准电压VREF较高时，PMOS管P1的导通电阻很小；而当基准电压VREF较低时，PMOS管P1的导通电阻增大，避免出现低压下基准电压VREF迅速下降的问题。不过，因为这种方式不一定能够彻底解决***快速上电时无法产生复位信号的问题，所以一般只适用于无快速上电需求的***中。

在本发明中，也可以同时采用图4A1加图4B1，或者图4A2加图4B2的方式在电路中加入两个压控电阻来对基准电压VREF进行控制，电路设计合理的话，效果应该会更好。即压控电阻V-R可以同时包括NMOS管N1和PMOS管P1，两者彼此串联，连接于第一电阻R21和第二电阻R22之间。其中，PMOS管P1的栅极端连接带隙基准源主电路内部抽取的一个节点或者产生的一个节点，或者PMOS管P1的栅极端直接和地连接，以控制延时控制电压VK。

2)关于延时电阻R0

延时电阻R0的实现方式也很多，图5A1至图5A5为本发明一个实施例的低压复位电路中延时电阻的几种不同的功能实现方式的示意图。如图5A1至图5A5所示，该延时电阻R0的实现方式为普通电阻、NMOS类型或者PMOS类型的晶体管。同时，NMOS或者PMOS类型的晶体管的栅极端可以采用固定的电压控制，也可以采用带隙基准源主电路的某些内部节点VX来控制。

图5B为本发明一个实施例的低压复位电路中采用带隙基准源主电路的内部节点控制PMOS管的栅极端以实现延时电阻的功能的架构示意图。如图5B所示，这种控制方式有如下两个优点：

a.电源电压VDD上电过程中，由于较大稳压电容CP的存在，内部输出电压OUT随着电源电压VDD一起升高，PMOS管P1的栅源电压VGS＝(VDD-OUT)很小，导通电阻很大，RC延时电路延时作用明显，使得延时控制电压VK在较长一段时间内低于电源电压VDD，期间作为压控电阻的NMOS管N1的导通电阻很大，从而将基准电压VREF抬高，便于低压复位电路产生复位信号，可以解决***快速上电时的问题。

b.PMOS管P1的栅源电压VGS＝(VDD-OUT)主要由带隙基准源主电路的电流大小决定，其在电路正常工作时保持恒定，所以采用某一内部输出电压OUT来控制PMOS管P1的栅极端，可以使流过PMOS管P1的电流与主电路成一定比例，这样可以大大降低PMOS管P1的导通电阻的变异范围，即可以大大降低低压复位电路产生的复位信号高电平脉冲宽度的变异范围。

3)关于电源电压VDD

图6为本发明一个实施例的低压复位电路中采用带隙基准源主电路的内部节点实现RC延时功能的架构示意图。如图6所示，这样的改进有如下两个优点：

a.通常情况下，带隙基准源主电路的内部输出电压OUT低于电源电压VDD约1.0V，用较小的内部输出电压OUT去作延时可以减小所需的RC值，即可以节省一定的芯片面积。

b.在***上电的过程中，带隙基准源内部的启动电路(start-up)会对内部输出电压OUT有一个下拉至低电平的动作，从而可以将延时控制电压VK也拉低，大大增加了作为压控电阻的NMOS管N1的导通电阻。

4)关于加入其它器件以进一步改善电路特性

图7为本发明一个实施例的低压复位电路在延时控制电压和电源电压或其他电平之间加入反偏二极管的局部架构示意图。如图7所示，该反偏二极管D0的其正极端与延时控制电压VK相连接，其负极端与电源电压VDD或其他电平(例如带隙基准源主电路的内部输出电压OUT)相连接。因此，在延时控制电压VK和电源电压VDD或其他电平之间加入反偏二极管D0后，当电源电压VDD快速降低时，延时控制电压VK处存储的电荷可通过反偏二极管D0快速释放，将延时控制电压VK降低，以便再次上电时RC延时电路能够起到抬高基准电压VREF的作用。在本实施例中，该反偏二极管D0最好能够选择导通压降小(如导通压降小于0.6V)且反向漏电也小的二极管(比如肖特基二极管)；如果制程不支持，也可选择PMOS类型或者NMOS类型的晶体管代替。

综上所述，本发明的低压复位电路突破了传统低压复位电路的局限性，其是一种可满足快速上电需求和/或超低压下应用的高可靠性、高精度低压复位电路。该低压复位电路只需增加一个压控电阻，就能够在***电源掉电到超低压时，不错误地释放高电平脉冲的复位信号；而若同时增加一个压控电阻和一个RC延时电路，构成箝位电路，则能够在***快速上电的过程中，正确地产生高电平脉冲的复位信号。

本发明相对于现有技术几乎没有增加芯片面积、功耗和成本，便可明显地改善电路性能又不引入其它新的缺陷。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。

Claims (10)

1.一种低压复位电路，包括：电流源、第一电阻(R21)、第二电阻(R22)、第三电阻(R3)、第四电阻(R4)、比较器(CMP)和压控电阻(V-R)；

所述电流源、所述第一电阻(R21)、所述压控电阻(V-R)和所述第二电阻(R22)依次串联，连接于电源电压(VDD)和地之间；

所述第三电阻(R3)和所述第四电阻(R4)彼此串联，连接于所述电源电压(VDD)和地之间；

所述比较器(CMP)的负输入端与所述第三电阻(R3)和所述第四电阻(R4)之间抽出的采样电压(VSAMP)相连接；所述比较器(CMP)的正输入端与所述电流源和所述第一电阻(R21)之间抽出的基准电压(VREF)相连接；所述比较器(CMP)的输出端获得所述低压复位电路的输出结果(LVR_OUT)；

所述电流源系通过带隙基准源主电路产生一个零温度系数的ZTC电流或者正温度系数的PTAT电流，进而用于产生一个稳定的所述基准电压(VREF)。

2.根据权利要求1所述的低压复位电路，其特征在于，还包括PNP三极管，其发射极和其集电极连接于所述第二电阻(R22)和地之间，其基极也和地连接。

3.根据权利要求1或2所述的低压复位电路，其特征在于，还包括RC延时电路，所述RC延时电路包括：延时电阻(R0)和延时电容(C0)；

所述延时电阻(R0)和所述延时电容(C0)彼此串联，连接于所述电源电压(VDD)和地之间，或者连接于所述带隙基准源主电路的内部输出电压(OUT)和地之间；

所述压控电阻(V-R)的电压控制端与所述延时电阻(R0)和所述延时电容(C0)之间抽出的延时控制电压(VK)相连接。

4.根据权利要求3所述的低压复位电路，其特征在于，所述压控电阻(V-R)包括NMOS管(N1)。

5.根据权利要求3所述的低压复位电路，其特征在于，所述压控电阻(V-R)包括PMOS管(P1)，所述PMOS管(P1)的栅极端连接所述带隙基准源主电路内部抽取或者产生的一个节点，或者所述PMOS管(P1)的栅极端直接和地连接，控制所述延时控制电压(VK)。

6.根据权利要求4所述的低压复位电路，其特征在于，所述压控电阻(V-R)还包括PMOS管(P1)，所述NMOS管(N1)和所述PMOS管(P1)彼此串联，连接于所述第一电阻(R21)和所述第二电阻(R22)之间，所述PMOS管(P1)的栅极端连接所述带隙基准源主电路内部抽取或者产生的一个节点，或者所述PMOS管(P1)的栅极端直接和地连接，控制所述延时控制电压(VK)。

7.根据权利要求4或6所述的低压复位电路，其特征在于，所述延时电阻(R0)的实现方式为普通电阻、NMOS类型或者PMOS类型的晶体管，所述NMOS或者PMOS类型的晶体管的栅极端采用固定的电压控制或者采用所述带隙基准源主电路的内部节点(VX)控制。

8.根据权利要求7所述的低压复位电路，其特征在于，所述带隙基准源主电路的内部输出电压(OUT)比所述电源电压(VDD)低1.0V。

9.根据权利要求8所述的低压复位电路，其特征在于，所述低压复位电路还包括：反偏二极管(D0)，其正极端与所述延时控制电压(VK)相连接，其负极端与所述电源电压(VDD)或者所述带隙基准源主电路的内部输出电压(OUT)相连接。

10.根据权利要求9所述的低压复位电路，其特征在于，所述反偏二极管(D0)为肖特基二极管、PMOS类型或者NMOS类型的晶体管。