JPH0472912A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0472912A JPH0472912A JP18580190A JP18580190A JPH0472912A JP H0472912 A JPH0472912 A JP H0472912A JP 18580190 A JP18580190 A JP 18580190A JP 18580190 A JP18580190 A JP 18580190A JP H0472912 A JPH0472912 A JP H0472912A
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- 238000007493 shaping process Methods 0.000 claims abstract description 6
- 230000001934 delay Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーオンリセット回路、特に半導体集積回
路などの電子機器を初期化するためのパルス発生のため
のパワーオンリセット回路に関する。
路などの電子機器を初期化するためのパルス発生のため
のパワーオンリセット回路に関する。
一般にパワーオンリセット回路は、電源投入時の回路の
誤動作を防ぐために初期化を行うことを必要とする半導
体集積回路などの電子機器にリセットパルスを与えるも
のである。
誤動作を防ぐために初期化を行うことを必要とする半導
体集積回路などの電子機器にリセットパルスを与えるも
のである。
第4図は従来のパワーオンリセットパルス発生回路を示
す図である。同図において、シュミットトリガ回路23
の入力に抵抗22の一端とキャパシタ21の一端とが接
続されている節点N20に接続され抵抗22の他端は電
源端子12に接続され、キャパシタ21の他端はGND
端子13に接続されている。シュミットトリガ回路23
の出力はインバータ24の入力に接続され、インバータ
24の出力はインバータ25の入力に接続されている。
す図である。同図において、シュミットトリガ回路23
の入力に抵抗22の一端とキャパシタ21の一端とが接
続されている節点N20に接続され抵抗22の他端は電
源端子12に接続され、キャパシタ21の他端はGND
端子13に接続されている。シュミットトリガ回路23
の出力はインバータ24の入力に接続され、インバータ
24の出力はインバータ25の入力に接続されている。
次に動作について第5図に示す各部の電圧波形を参照し
ながら説明する。電源投入以前の状態は第5図(a)、
(b)に示すように、V cc= OVで、節点N20
の電位もOVに放電されている。
ながら説明する。電源投入以前の状態は第5図(a)、
(b)に示すように、V cc= OVで、節点N20
の電位もOVに放電されている。
次に時間t3において電源が投入されると節点N20の
電位は抵抗22及びキャパシタ21による時定数により
上昇し始める。節点N20の電位がシュミットトリガ回
路23のしきい値V7Hをこえるまでは第5図(d)に
示すように、出力N22はrH」レベルにある。次に時
間t4において、接点N20の電位がシュミットトリガ
回路のしきい値VTHをこえると出力N22は「L」レ
ベルになる。
電位は抵抗22及びキャパシタ21による時定数により
上昇し始める。節点N20の電位がシュミットトリガ回
路23のしきい値V7Hをこえるまでは第5図(d)に
示すように、出力N22はrH」レベルにある。次に時
間t4において、接点N20の電位がシュミットトリガ
回路のしきい値VTHをこえると出力N22は「L」レ
ベルになる。
このように、第5図の回路を用いれば抵抗22とキャパ
シタ21による時定数で決定された第5図(d)に示す
ようなパルス幅のパワーオンリセットパルスを発生させ
ることができる。
シタ21による時定数で決定された第5図(d)に示す
ようなパルス幅のパワーオンリセットパルスを発生させ
ることができる。
従来のパワーオンリセットパルス発生回路は以上のよう
に構成されているので、電源電圧が極めてゆっくりと上
昇した場合、パワーオンリセットパルスのレベルが十分
に得られないといった問題があった。これを第6図に示
す波形図を参照にしながら説明する。
に構成されているので、電源電圧が極めてゆっくりと上
昇した場合、パワーオンリセットパルスのレベルが十分
に得られないといった問題があった。これを第6図に示
す波形図を参照にしながら説明する。
時間t5から電源電圧VCCがゆっくりと立ち上がると
、第6図(b)に示すように、節点N20の電位も電源
電圧VCCに対応してゆっくりと上昇する。もし電源電
圧の立ち上りの時定数がパワーオンリセットパルスのパ
ルス幅を決定する時定数よりも大きいと、VCCがシュ
ミツトドリカ回路23のしきい値V。Hを越えた時点か
ら第6図(c)に示すように節点N21の電位は降下を
始め、時間t6においてインバータ24の論理しきい値
V7Hより低くなり第6図(d)に示すように、リセッ
トパルスN22は「L」レベルとなる。このときリセッ
トパルスN22は時間t6までrH。
、第6図(b)に示すように、節点N20の電位も電源
電圧VCCに対応してゆっくりと上昇する。もし電源電
圧の立ち上りの時定数がパワーオンリセットパルスのパ
ルス幅を決定する時定数よりも大きいと、VCCがシュ
ミツトドリカ回路23のしきい値V。Hを越えた時点か
ら第6図(c)に示すように節点N21の電位は降下を
始め、時間t6においてインバータ24の論理しきい値
V7Hより低くなり第6図(d)に示すように、リセッ
トパルスN22は「L」レベルとなる。このときリセッ
トパルスN22は時間t6までrH。
レベルを保つか、リセットパルス22の[H]レベルの
電位は電源電位とほぼ同電位であるので、時間t6にお
いて■ccが十分に上昇していない場合には、リセット
パルスN22の「H」レベルも低く、他の回路の初期化
するなめに必要なパルスが得られない可能性がある。
電位は電源電位とほぼ同電位であるので、時間t6にお
いて■ccが十分に上昇していない場合には、リセット
パルスN22の「H」レベルも低く、他の回路の初期化
するなめに必要なパルスが得られない可能性がある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは電源電圧の立上がりの速度に無関
係に安定したパワーオンリセットパルスを発生する回路
を得ることにある。
の目的とするところは電源電圧の立上がりの速度に無関
係に安定したパワーオンリセットパルスを発生する回路
を得ることにある。
本発明のパワーオンリセット回路は、電源電圧が所定の
電圧に上昇したことを検出する電源電圧検出回路と、前
記電源電圧検出回路の出力の遅延を行う遅延回路と、前
記遅延回路の出力波形を整形する波形整形回路とを有し
ている。
電圧に上昇したことを検出する電源電圧検出回路と、前
記電源電圧検出回路の出力の遅延を行う遅延回路と、前
記遅延回路の出力波形を整形する波形整形回路とを有し
ている。
以下本発明につき図面を参照して説明する。第1図は本
発明の一実施例を示す回路である。電源電圧検出回路1
5は、P型MO8)ランジスタロとN型MOSノンドー
プトランジスタ7で構成されたインバータllaと、N
型MOSトランジスタ4のトレインとゲートを接続され
ることによって得られる。N型MOSタイオードと電源
端子12とGND端子]3を電圧分割する抵抗とを備え
ている。
発明の一実施例を示す回路である。電源電圧検出回路1
5は、P型MO8)ランジスタロとN型MOSノンドー
プトランジスタ7で構成されたインバータllaと、N
型MOSトランジスタ4のトレインとゲートを接続され
ることによって得られる。N型MOSタイオードと電源
端子12とGND端子]3を電圧分割する抵抗とを備え
ている。
遅延回路17はゲート入力が電源端子12に接続された
N型MOSノンドープトランジスタ8と、N型MOSノ
ンドープ)・ランジスタ8のトレインに接続されたキャ
パシタ10とを備えている。キャパシタ10の一端はG
ND端子13に接続されN型MOSノンドープトランジ
スタ8のソースはインバータllaの出力に接続されて
いる。
N型MOSノンドープトランジスタ8と、N型MOSノ
ンドープ)・ランジスタ8のトレインに接続されたキャ
パシタ10とを備えている。キャパシタ10の一端はG
ND端子13に接続されN型MOSノンドープトランジ
スタ8のソースはインバータllaの出力に接続されて
いる。
波形整形回路18は、MOSノンドープトランジスタ8
のトレインを入力とするインバータ11bとその出力を
ゲート入力とするP型MOS)ランジスタ9とを備えP
型MO3)ランジスタ9のトレインはインバータllb
の入力に、ソースは電源端子12に接続される。
のトレインを入力とするインバータ11bとその出力を
ゲート入力とするP型MOS)ランジスタ9とを備えP
型MO3)ランジスタ9のトレインはインバータllb
の入力に、ソースは電源端子12に接続される。
電源電圧検出回路15は電源電圧が所定の電圧に上昇し
たことを検出してインバータllaの出力を反転させる
回路で遅延回路17はインバータ11aの出力を遅延す
る回路で波形整形回路18は遅延回路17によって遅延
された出力を波形整形するものである。
たことを検出してインバータllaの出力を反転させる
回路で遅延回路17はインバータ11aの出力を遅延す
る回路で波形整形回路18は遅延回路17によって遅延
された出力を波形整形するものである。
次に動作について第2図、第3図に示す波形を参照しな
がら説明する。まず第2図(a>に示すように、時間t
1において電源が投入される。電源投入後、節点NIO
の電位はN型MOSダイオード4のしきい値VTHまで
上昇し、その後はVTRでクランプされる。この節点N
IOの電位を抵抗R2,R3により抵抗分割した節点N
11の電圧をインバータllaのゲート入力電圧とする
。さらに、電源電圧が上昇すると、インバータllaの
P型MO3)−ランジスタロのソース電圧が上昇し、イ
ンバータllaのしきい値を越えると、第2図(d)に
示すように、インバータllaの出力はr)(Jレベル
となる。
がら説明する。まず第2図(a>に示すように、時間t
1において電源が投入される。電源投入後、節点NIO
の電位はN型MOSダイオード4のしきい値VTHまで
上昇し、その後はVTRでクランプされる。この節点N
IOの電位を抵抗R2,R3により抵抗分割した節点N
11の電圧をインバータllaのゲート入力電圧とする
。さらに、電源電圧が上昇すると、インバータllaの
P型MO3)−ランジスタロのソース電圧が上昇し、イ
ンバータllaのしきい値を越えると、第2図(d)に
示すように、インバータllaの出力はr)(Jレベル
となる。
インバータllaの出力をN型MoSトランジスタ5の
ゲート入力電圧とし、ソースをGND端子13に接続し
ドレインをインバータllaの入力に帰還してインバー
タllaの入力を「L」レベルにすることによりヒステ
リシスをもたせ、電源変動に強くしている。
ゲート入力電圧とし、ソースをGND端子13に接続し
ドレインをインバータllaの入力に帰還してインバー
タllaの入力を「L」レベルにすることによりヒステ
リシスをもたせ、電源変動に強くしている。
インバータllaの出力は第2図(e)に示すように、
N型MOSノンドープトランジスタ8及びキャパシタ1
0の時定数によって遅延され、インバータllbの入力
となる。節点N13の電位がインバータllbのしきい
値をこえると第2図(f>に示すように、インバータl
lbの出力は「L」レベルとなる。又、インバータll
bの出力をP型MO8)ランジスタ9のゲート入力電圧
とし、ソースを電源端子12に接続し、ドレインをイン
バータllbの入力に帰還して第2図(e)に示すよう
にキャパシタ10を電源電圧まで充電する。リセットパ
ルスの幅はN型MOSノンドープトランジスタ8とキャ
パシタ10の時定数によって決定される。
N型MOSノンドープトランジスタ8及びキャパシタ1
0の時定数によって遅延され、インバータllbの入力
となる。節点N13の電位がインバータllbのしきい
値をこえると第2図(f>に示すように、インバータl
lbの出力は「L」レベルとなる。又、インバータll
bの出力をP型MO8)ランジスタ9のゲート入力電圧
とし、ソースを電源端子12に接続し、ドレインをイン
バータllbの入力に帰還して第2図(e)に示すよう
にキャパシタ10を電源電圧まで充電する。リセットパ
ルスの幅はN型MOSノンドープトランジスタ8とキャ
パシタ10の時定数によって決定される。
第3図は電源電圧の立ち上がりが極めて遅い場合の動作
波形図である。まず第3図(a)に示すように、時間t
2において電源が投入される。電源投入後節点NIOの
電位はN型MOSダイオード4のしきい値VTNまで上
昇し、その後はVTNでクランプされる。この接点NI
Oの電位を抵抗R2、R3により抵抗分割し、第3図(
b)に示すように、インバータllaのゲート入力電圧
とする。そしてさらに電圧が上昇すると、第3図(d)
に示すように、インバータllaにふくまれるP型MO
3)ランジスタロのソースが上昇し、インバータlla
のしきい値VTHIをこえることによりインバータll
aの出力はr)(Jレベルとなる。節点N13の電位は
、第3図(e)に示すように、N12の電圧と同様の波
形となる。
波形図である。まず第3図(a)に示すように、時間t
2において電源が投入される。電源投入後節点NIOの
電位はN型MOSダイオード4のしきい値VTNまで上
昇し、その後はVTNでクランプされる。この接点NI
Oの電位を抵抗R2、R3により抵抗分割し、第3図(
b)に示すように、インバータllaのゲート入力電圧
とする。そしてさらに電圧が上昇すると、第3図(d)
に示すように、インバータllaにふくまれるP型MO
3)ランジスタロのソースが上昇し、インバータlla
のしきい値VTHIをこえることによりインバータll
aの出力はr)(Jレベルとなる。節点N13の電位は
、第3図(e)に示すように、N12の電圧と同様の波
形となる。
そして、節点N13の電位がインバータllbのしきい
値をこえると、出力はrlJレベルとなる。この場合第
3図(f)に示すように、リセッいは抵抗2,3の値を
変化させることにより、自在に「H」レベルを設定する
ことが可能である。
値をこえると、出力はrlJレベルとなる。この場合第
3図(f)に示すように、リセッいは抵抗2,3の値を
変化させることにより、自在に「H」レベルを設定する
ことが可能である。
以上説明したように本発明は電源電圧が所定の電圧に上
昇したことを検出する電源電圧検出回路と前記電源電圧
検出回路の出力の遅延を行う遅延回路と前記遅延回路の
出力波形を整形する波形整形回路とを備え、この出力を
半導体集積回路などの電子機器を初期化するためのパワ
ーオンリセットパルスを得ることにより、パワーオンリ
セットパルスの「H」レベルを電源電圧検出回路を構成
するMOSダイオードと、抵抗により自在に「H」レベ
ルを設定することができ、電源変動に対しても、電源電
圧検出回路に含まれるN型MO3)ランジスタ波形整形
回路に含まれるP型MO3)ランジスタによりそれぞれ
の入力に帰還することによりヒステリシスをもたせ、安
定な動作を保障でき電源電圧の立ち上がりとは無関係に
常に安定なリセットパルスを得ることができる。
昇したことを検出する電源電圧検出回路と前記電源電圧
検出回路の出力の遅延を行う遅延回路と前記遅延回路の
出力波形を整形する波形整形回路とを備え、この出力を
半導体集積回路などの電子機器を初期化するためのパワ
ーオンリセットパルスを得ることにより、パワーオンリ
セットパルスの「H」レベルを電源電圧検出回路を構成
するMOSダイオードと、抵抗により自在に「H」レベ
ルを設定することができ、電源変動に対しても、電源電
圧検出回路に含まれるN型MO3)ランジスタ波形整形
回路に含まれるP型MO3)ランジスタによりそれぞれ
の入力に帰還することによりヒステリシスをもたせ、安
定な動作を保障でき電源電圧の立ち上がりとは無関係に
常に安定なリセットパルスを得ることができる。
第1図は本発明の一実施例を示す回路図、第2図及び第
3図は第1図のパワーオンリセットパルス回路の動作波
形図、第4図は従来のパワーオンリセットパルス回路を
示す回路図、第5図及び第6図は第4図に示す回路の動
作波形図である。 =10 R1−R3・・・抵抗、4・・・N型MOSダイオード
、5・・・N型MOSトランジスタ、6,9・・・P型
MO3)−ランジスタ、7,8・・・N型MOSノンド
ープトランジスタ、10・・・キャパシタ、11a。 11b・・・インバータ、12・・・電源端子、13・
・・GND端子、14・・・出力端子。
3図は第1図のパワーオンリセットパルス回路の動作波
形図、第4図は従来のパワーオンリセットパルス回路を
示す回路図、第5図及び第6図は第4図に示す回路の動
作波形図である。 =10 R1−R3・・・抵抗、4・・・N型MOSダイオード
、5・・・N型MOSトランジスタ、6,9・・・P型
MO3)−ランジスタ、7,8・・・N型MOSノンド
ープトランジスタ、10・・・キャパシタ、11a。 11b・・・インバータ、12・・・電源端子、13・
・・GND端子、14・・・出力端子。
Claims (1)
- 電源電圧が所定の電圧に上昇したことを検出する電源
電圧検出回路と、前記電源電圧検出回路の出力の遅延を
行う遅延回路と、前記遅延回路の出力波形を整形する波
形整形回路とを備えることを特徴とするパワーオンリセ
ット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18580190A JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18580190A JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0472912A true JPH0472912A (ja) | 1992-03-06 |
Family
ID=16177127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18580190A Pending JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0472912A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
WO1996025797A1 (en) * | 1995-02-13 | 1996-08-22 | Advanced Micro Devices, Inc. | Cmos power on reset circuit |
US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
JP2002261595A (ja) * | 2001-03-01 | 2002-09-13 | Nippon Precision Circuits Inc | パワーオンリセット回路 |
JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
US6469477B2 (en) | 2001-01-30 | 2002-10-22 | Oki Electric Industry Co., Ltd. | Power-on reset circuit |
CN102761322A (zh) * | 2011-04-28 | 2012-10-31 | 飞兆半导体公司 | 上电复位电路及其复位方法 |
-
1990
- 1990-07-13 JP JP18580190A patent/JPH0472912A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
WO1996025797A1 (en) * | 1995-02-13 | 1996-08-22 | Advanced Micro Devices, Inc. | Cmos power on reset circuit |
US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
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CN102761322A (zh) * | 2011-04-28 | 2012-10-31 | 飞兆半导体公司 | 上电复位电路及其复位方法 |
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