KR100303061B1 - 비휘발성메모리장치와그제조방법 - Google Patents

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Abstract

플레쉬 형 EEPROM 장치에서, 부동게이트의 불순물의 양이 제어되거나, 이온의 주입으로 트랜지스터의 채널이 묻히게 될때, 축적된 전하량이 없을 때의 임계값이 기록시의 임계값과 삭제시의 임계값 사이로 설정하여 읽기게이트 왜곡과 기록게이트 왜곡은 줄어든다.

Description

비휘발성 메모리 장치와 그 제조 방법
제 1도는 관련기술로서 NAND형 플래쉬 EEPROM의 메모리셀 어레이의 예와 읽기 동작시의 바이어스 상태를 나타내는 회로 다이어그램이다.
제 2도는 제 1도의 NAND형 플래쉬 EEPROM의 메모리셀 어레이에서 데이터를 읽을 때의 바이어스 상태를 나타내고 있다.
제 3도는 또다른 관련기술로서 NOR형의 플래쉬 EEPROM의 메모리셀 어레이의 예와 채널 열전자의 주입에 의한 쓰기 동작시의 바이어스 상태를 나타내는 회로 다이어그램이다.
제 4도는 제 3도의 NOR형의 플래쉬 EEPROM의 메모리셀 어레이에서 기록시 바이어스 상태를 나타내고 있다.
제 5도는 본 발명에 따른 제 1실시예의 NAND형 플래쉬 EEPROM의 단면도이다.
제 6a∼6i도는 본 발명에 따른 NAND형 플래쉬 EEPROM의 제조과정의 예시도이다.
제 7도는 본 발명에 따른 제 2실시예의 NOR형의 플래쉬 EEPROM의 단면도이다.
제 8a∼8i도는 본 발명에 따른 NOR형의 플래쉬 EEPROM의 제조과정의 예시도이다.
* 도면의 주요부분에 대한 부호 설명
1 : 실리콘기판 2 : P형웰
3 : 터널산화막 4 : 묻혀진 채널층
5 : 확산층 6 : 비트확산층
7 : 소스확산층 8 : 부동 게이트(floating gatc) 다결정층
9 : 중간절연막 10 : 제어게이트 다결정층
11 : 층절연막 12 : 비트선 접촉홀
13 : A1비트선
본 발명은 전기적으로 삭제할 수 있는 비휘발성 메모리, 예를들면 플래쉬 EEPROM 등의 반도체 비휘발성 메모리 장치와 그 제조방법에 관한 것이다.
제1도는 NAND형 플래쉬 EEPROM의 메모리셀 어레이의 예와 읽기 동작시의 바이어스 상태를 나타내는 회로도이다.
제1도에서 (BLN-1),(BLN),(BLN+1)은 비트선을, (VSS)는 소스선을, (WL1)∼(WL8)은 워드선을, (SG1)∼(SG2)는 선택게이트선을, (ST1N-1),(ST1N),(ST1N+1),(ST2N-1),(ST2N),(ST2N+1)은 선택게이트를, (MT1N-1)∼(MT8N-1),(MT1N)∼(MT8N),(MT1N+1)∼(MT8N+1)는 메모리셀 트랜지스터를 나타내고, (CG)는 메모리셀의 제어게이트를, (FG)는 메모리 셀의 부동 게이트(floating gate)를 의미한다.
메모리셀 어레이에서 각 비트선(BLN-1, BLN, BLN+1)의 한 쪽 끝은 공통 소스선(Vss)에 연결된다. 소스선(Vss)과 각 비트선(BLN-1, BLN, BLN+1)의 다른 끝 사이는 각각 선택게이트(ST1N-1, ST1N, ST1N+1, ST2N-1, ST2NST2N+1)와 연결되어 있다. 또한, 선택게이트(ST1N-1과 ST2N-1)사이, 선택게이트(ST1N, ST2N)사이, 선택게이트(ST1N+1과 ST2N+1) 사이는 각각 8직렬 메모리셀 트랜지스터(MT1N-1∼MT8N-1, MT1N∼MT8N, MT1N+1∼MT8N+1)와 각각 연결된다.
선택게이트(ST1N-1, ST1N, ST1N+1)의 게이트는 공통 선택게이트선(SG1)과 연결되어 있고, 선택게이트(ST2N+1, ST2N, ST2N+1)의 게이트는 공통 선택게이트선 (SG2)과 연결되어 있다.
메모리셀 트랜지스터(MT1N-1, MT1N, MT1N+1)의 제어게이트(CG)는 공통 워드선(WL1)과 연결되어 있다.
마찬가지로, 메모리셀 트랜지스터(MT2N-1, MT2N, MT2N+1)의 제어게이트(CG)는 공통 워드선(WL2)과 연결되어 있고, 메모리셀 트랜지스터(MT3N-1, MT3N, MT3N+1)의 제어게이트(CG)는 공통 워드선(WL3)과 연결되어 있고, 메모리셀 트랜지스터(MT4N-1, MT4N, MT4N+1)의 제어게이트(CG)는 공통 워드선(WL4)과 연결되어 있고, 메모리셀 트랜지스터(MT5N-1, MT5N, MT5N+1)의 제어게이트(CG)는 공통 워드선(WL5)과 연결되어 있고, 메모리셀 트랜지스터(MT6N-1, MT6N, MT6N+1)의 제어게이트(CG)는 공통 워드선(WL6)과 연결되어 있고, 메모리셀 트랜지스터(MT7N-1, MT7N, MT7N+1)의 제어게이트(CG)는 공통 워드선(WL7)과 연결되어 있고, 메모리셀 트랜지스터(MT8N-1, MT8N, MT8N+1)의 제어게이트(CG)는 공통 워드선(WL8)과 연결되어 있다.
이와같은 구성에서, 출력데이터를 읽을 때, 예를들면 제1도에 나타낸 바와같이, N번째 비트선(BLN)이 선택되고 워드선(WL4)이 선택되었을 때, 선택게이트선(SG1),(SG2), 선택 워드선(WL4), 비선택 워드선(WL1)∼(WL3),(WL5)∼(WL8), 선택 비트선(BLN)과 비선택 비트선(BLN-1),(BLN+1)은 제1도와 제2도에 나타낸 바와같은 레벨로 바이어스된다.
말하자면, 선택게이트선(SG1, SG2)은 5V로, 선택 워드선(WL4)은 0V로, 비선택 워드선(WL1)∼(WL3),(WL5)∼(WL8)은 5V로, 선택 비트선(BLN)은 3V로, 비선택 비트선(BLN-1),(BLN+1)은 0V로 설정된다.
NAND형 플래쉬 EEPROM의 메모리셀에서, 데이터가 "0"과 "1"이 되는 임계전압(VTh0),(VTh1)은 대체로 다음과 같다.
부동게이트(FG)에 전하가 존재하지 않는 데이터 "0"일때의 임계전압(Vth0)은 약 1∼2V이다.
한편, 부동게이트(FG)에 양전하가 존재하는 데이터 "1"일때의 임계전압(Vth1)은 약 -2∼-3V이다.
여기에서 데이터를 읽을 때, 데이터 "1"의 메모리셀은 상술한 방법으로 부동게이트(FG)에 양전하(전자가 없는 상태)를 가지므로 부동게이트(FG)의 전압은 데이터 "0"일 때의 임계전압과의 차이(△Vth)에 대응하는 3∼5V만큼 양의 방향으로 시프트한다.
이는 수식을 이용하여 아래에 설명한다.
NAND형 플래쉬 EEPROM의 읽기 동작시, 비선택 비트선의 메모리셀이든 선택 비트선 메모리셀이든 간에 소스드레인 전압이 1V이하로 떨어진 셀에서 부동게이트의 전압(VFG)은 다음과 같은 식으로 표현된다.
VFG= α·VWL+ α(VTHINITVTH) ……………… (1)
여기서
α는 커플링비율(0.6∼0.7),
VWL은 워드선 전압,
VTHINIT는 부동게이트(FG)에서 전하가 없을 때, 즉 자외선에 의한 삭제시의 임계전압이고,
VTH는 메모리셀의 임계전압이다.
일반적으로, NAND형 플래쉬 EEPROM에서 자외선에 의한 삭제시의 임계전압(VTHINIT)은 데이터 "0"상태이며 약 1∼2V이다. 데이터 "1"에서의 메모리셀은 부동게이트(FG)에 양전하를 가진다. 그래서, 임계전압(VTH)은 -2V∼-3V로 설정된다.
그러나, 비선택된 워드선 상의 데이터 "1"의 메모리셀의 부동게이트는 상기 (1)식의 제 1항의 워드선 전압 뿐만아니라 제 2항으로 인한 양전압도 공급받으므로, 강한 전기장이 소위 말하는 터널산화막에 인가된다. 따라서 장기간동안 읽기동작을 계속하면, 때로는 전자들이 Fowlcr-Nordhcim(FN) 터널링 효과에 의해서 부동게이트로 주입되어, 데이터 "1"의 메모리셀이 데이터 "0"으로 변하는 소위 읽기게이트 왜곡의 발생의 문제가 있다.
다음은 NOR형 EEPROM을 설명한다.
종래에, 채널 열전자로 부동게이트안에 전자를 주입합으로써 데이터를 쓴 비휘발성 메모리, 예를들면 자외선삭제 가능 EEPROM이나 CHE 쓰기가능/FN 삭제가능 플래쉬 EEPROM에서는, 데이터 기록시 선택 워드선은 10V∼20V로, 비선택 워드선은 0V로, 선택 비트선은 5V∼8V로, 비선택 비트선은 0V로 설정된다.
제 3도는 NOR형 플래쉬 EEPROM의 메모리셀 어레이의 일예와 채널 열전자들(CHE)의 주입에 의한 기록시의 바이어스 상태를 나타내는 회로 다이어그램이다.
제 3도에서 (BLSN-1, BLSN, BLSN+1)은 소스선을 나타내고, (BLDN+1, BLDN, BLDN+1)은 비트선을 나타내고, (WLM-1, WLM, WLM+1)은 워드선을 나타내고, (MT11∼MT33)은 메모리셀 트랜지스터를 나타내고, (CG)는 메모리셀의 제어게이트를 나타내고, (FG)는 메모리셀의 부동게이트를 나타낸다.
메모리셀 어레이에서, 메모리셀 트랜지스터(MT11∼MT13)의 제어게이트(CG)는 워드선(WLM-1)에 연결되고, 메모리셀 트랜지스터(MT21∼ML23)의 제어게이트(CG)는 워드선(WLM)에 연결되고, 메모리셀 트랜지스터(MT31∼MT33)의 제어게이트(CG)는 워드선(WLM+1)에 연결된다.
또한, 메모리셀 트랜지스터(MT11, MT21, MT31)의 소스/드레인들은 소스선(BLSN-1)과 비트선(BLDN-1)에 연결되고, 메모리셀 트랜지스터(MT12, MT22, MT32)의 소스/드레인들은 소스선(BLSN)과 비트선(BLDN)에 연결되고, 메모리셀 트랜지스터(MT13, MT23, MT33)의 소스/드레인들은 소스선(BLSN+1)과 비트선(BLDN+1)에 연결된다.
이와같은 구성에서 기록하기 위한 채널 열전자가 주입될 때, 예를들어 제 3도에 나타낸 바와같이, N번째 비트선(BLDN)이 선택되고 M번째 워드선(WLM)이 선택되었을 때, 선택 워드선(WLM), 비선택 워드선(WLM-1, WLM+1), 선택 비트선(BLDN), 비선택 비트선(BLDN-1, BLDN+1)과 소스선(BLSN+1, BLSN, BLSN+1)은 제 3도와 제 4도에서 나타낸 바와같은 레벨로 바이어스된다.
말하자면, 선택 워드선(WLM)은 12V로, 비선택 워드선(WLM-1, WLM+1)은 0V로, 선택 비트선(BLDN)은 7V로, 비선택 비트선(BLDN-1, BLDN+1)은 0V로, 그리고 소스선(BLSN-1, BLSN, BLSN+1)은 0V로 설정된다.
메모리셀에서 데이터가 "0"과 "1"이 될 때의 임계전압(Vth0, Vth1)은 대체로 다음과 같다.
부동게이트(FG)에 전하가 존재하지 않는 데이터 "0"일때의 임계전압(Vth0)은 약 1∼2V이다.
한편 부동게이트(FG)에 음전하가 존재하는 데이터 "1"일때의 임계전압(Vth1)은 5V이상이다.
데이터 기록시 데이터 "1"의 메모리셀은 상술한 방법으로 부동게이트(FG)에 음전하(전자들)를 가지므로, 부동게이트(FG)의 전압은 데이터 "0"일 때의 임계전압과의 차이(△Vth)에 대응하는 3∼4V만큼 음의 방향으로 시프트된다.
이는 수식을 이용하여 아래에 설명된다.
채널 열전자에 의한 데이터 기록시 선택 비트선과 비선택 워드선 상의 메모리셀에서의 부동게이트의 전압(VFG)은 다음과 같은 식으로 표현된다.
VFG= αD·VBL+ α(VTHINIT- VTH) …………… (2)
여기서,
α는 커플링비율(0.6∼0.7),
αD는 드레인 커플링비율(0.1),
VBL은 비트선 전압,
VTHINIT는 부동게이트(FG)에서 전하가 없을 때, 즉 자외선에 의한 삭제시의 임계 전압이고,
VTH는 메모리셸의 임계전압이다.
식2로 부터 드레인과 부동게이트 사이의 전압차이(VFD)는 다음 식으로 표현된다.
VFD= (1-αD)·VBL+ α(VTH- VTHINIT) ……………… (3)
일반적으로 NOR형의 플래쉬 EEPROM에서 자외선에 의한 삭제시의 임계전압(VTHINIT)은 데이터 "0"상태이며 약 1-2V이다. 데이터 "1"에서의 메모리셀은 부동게이트(FG)에 전자들을 가진다. 그래서, 임계전압(VTH)은 적어도 5V이상으로 설정된다.
그러나, 선택 비트선과 비선택 워드선 상의 데이터 "1"의 메모리셀의 부동게이트는 상기 2식의 제 1항의 비트선 전압 뿐만아니라 제 2항으로 인한 양전압도 공급받으므로, 데이터 기록시 드레인과 부동게이트 사이의 소위 터널 산화막에 강한 전기장이 인가된다.
따라서 테이터 기록시, 때로는 전자들이 Fower-Nordhcim(FN) 터널링 효과에 의해서 부동게이트에서 빠져나와 데이터 "1"의 메모리셀이 데이터 "0"으로 변하는, 소위 기록 드레인 왜곡의 발생의 문제가 있다.
본 발명의 목적은 데이터 읽기시 읽기게이트 왜곡을 방지하는 반도체 비휘발성 메모리 장치와 그 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 데이터 기록시 기록드레인 왜곡의 발생을 방지하는 반도체 비휘발성 메모리 장치와 그 제조방법을 제공하는 것이다.
상기 제 1목적을 달성하기 위하여는, 본 발명은 메모리셀 트랜지스터의 임계값이 부동게이트안의 전하 저장상태에 따라서 변화하고, 부동게이트에 저장된 전하가 하나도 없을 때의 임계값이 기록상태에서의 임계값과 삭제상태에서의 임계값 사이인 NAND형 플래쉬 EEPROM을 제공한다.
더우기, 본 발명에서 메모리셀 트랜지스터의 채널은 제 2도전형 불순물이 제1도 전형 채널부에 주입된 묻혀진 채널 구조를 가지고 있다.
본 발명에 따르면, 부동게이트에 음전하가 존재하는 데이터 "0"의 임계값이 약 1∼2V이고 부동게이트에 양전하가 존재하는 데이터 "1"의 임계값이 약 -2∼-3V일 때, 부동게이트에 전하가 존재하지 않는 상태에서의 임계전압은 데이터 "0"과 "1"사이에서 예를들면 메모리셀 트랜지스터의 채널이 제1도전형(예를들면 P형)으로 만들어지고 제2도전형(예를들면 N형) 불순물이 주입되는 묻혀진 채널구조를 사용하므로써 -0∼-1V사이로 설정된다.
이와같은 방법으로, 자외선에 의한 삭제상태에서의 임계전압을 0에서 -1V정도로 낮추어 설정함으로써 데이터 "1" 상태에서의 양전하량은 크게 감소한다.
결과적으로, 터널 산화막에 더이상 강한 전기장이 걸리지 않고 데이터 읽기시의 읽기게이트 왜곡은 크게 완화된다.
상기 제 2목적을 달성하기 위하여, 본 발명은 메모리셀 트랜지스터의 임계값이 부동게이트안의 전하 저장상태에 대응하여 변하고, 부동게이트에 저장된 전하가 하나도 없을 때의 임계값이 기록상태시 임계값과 삭제상태시 임계값 사이인 NOR형 반도체 비휘발성 메모리 장치를 제공한다.
또한, 본 발명에서 전하 저장부는 P형 불순물이 첨가된 부동게이트이다.
본 발명에 따르면, 부동게이트에 양전하가 존재하는 데이터 "0"의 임계값이 약 1∼2V이고, 부동게이트에 음전하가 존재하는 데이터 "1"의 임계값이 적어도 5V이상일 때, 부동게이트에 전하가 존재하지 않는 상태에서의 임계전압은 데이터 "0"과 "1"사이에서 예를들면 메모리셀 트랜지스터의 부동게이트에 P형 불순물을 첨가 함으로써 2∼3V사이로 설정된다.
이와같은 방법으로 자외선에 의한 삭제상태에서의 임계전압을 2V에서 3V정도로 높아 설정함으로써 데이터 "1"상태에서의 음전하(전자들)량은 크게 감소한다.
결과적으로, 터널 산화막에 더이상 강한 전기장이 걸리지 않으므로 데이터 기록시의 기록게이트 왜곡은 크게 완화된다.
[실시예]
본 발명의 이러한 목적과 특징들은 다음에 첨부되는 도면을 참조하여 바람직한 실시예의 다음 설명으로부터 더욱 명확해질 것이다.
본 발명의 바람직한 실시예를 첨부 도면을 참조하면서 설명한다.
제 5도는 본 발명에 따른 NAND형 플래쉬 EEPROM의 제 1실시예의 단면도이다. 이 도면은 제 1도의 메모리 어레이에서 N번째 비트선(BLN)에 연결된 메모리셀 구조를 나타내고 있다.
제 5도에서 (1)은 실리콘 기판을 나타내고, (2)는 P형 웰을 나타내고, (3)은 터널 산화막을 나타내고, (4)는 묻혀진 채널구조를 나타내고, (5)는 확산층을 나타내고, (6)은 비트 확산층을 나타내고, (7)은 소스 확산층을 나타내고, (8)은 부동게이트 다결정 실리콘층을 나타내고, (9)는 중간 절연막을 나타내고, (10)은 제어게이트 다결정 실리콘층을 나타내고, (11)은 층 절연막을 나타내고, (12)는 비트선 접촉홀을 나타내고, (13)은 알루미늄(Al) 비트선을 나타낸다.
이 플래쉬 EEPROM에서, 인이나 비소같은 N형 불순물은 저 농도 N형층, 다시 말하면 묻혀진 채널충(4)을 형성하기 위하여 메모리셀 트랜지스터의 P형 채널을 형성하는 위치에 이온주입되고, 부동게이트(FG)에 전하가 존재하지 않는 상태의 임계전압(VTHINIT)을 종래의 1V에서 2V로 낮추어 0∼-1V 사이로 설정한다.
메모리셀의 부동게이트(FG)에 음전하가 존재하는 데이터 "0"일 때의 임계전압(Vth0)은 1∼2V 정도이다. 한편, 부동게이트(FG)에 양전하가 존재하는 데이터 "1"일 때의 임계전압(Vth1)은 -2∼-3V 정도이다.
이 메모리셀에서, 부동게이트(FG)에 전하가 존재하지 않는 상태에서의 임계전압(VTHINIT)은 아래에 나타낸 바와같이, 부동게이트(FG)에 음전하가 존재하는 데이터 "0"일 때의 임계전압(Vth0)과 부동게이트(FG)에 양전하가 존재하는 데이터 "1"일 때의 임계전압(Vth1)사이에서 설정된다.
Vth1＜ VTHINIT＜ Vth0
이와같은 방법으로, 자외선에 의한 삭제상태에서의 임계전압(VHINIT)을 0V에서 고갈상태(음의 상태)로 낮추어 설정함으로써 데이터 "1"인 상태에서의 양전하량은 크게 감소된다. 결과적으로, 상기 식 1의 제 2항[α(VTHINITVTH)]은 훨씬 더 작아지고 데이터 읽기시의 읽기게이트 왜곡은 크게 완화된다.
다음은 제 6a도∼제 6i도를 참조하면서 본 실시예에 따른 NAND형 플래쉬 EEPROM의 제조방법을 설명한다.
먼저, 제 6a도에 나타낸 바와같이, 실리콘 기판(1)위에 메모리부의 P형 웰 확산층(2)을 형성하고, 그 위에 열 산화방법 둥에 의해 10∼11nm정도 두께의 터널 산화막(3)을 형성시킨다.
다음은, 제 6b도에 나타낸 바와같이, 메모리셀 트랜지스터의 채널 형성부에 저항 패턴(RGT)이 형성되고, 저농도 N형층, 즉 묻혀진 채널층(4)을 형성하기 위하여 메모리셀 트랜지스터의 채널부에 인+(P+) 이온(또는 비소+(As+)이온)을 예를들면 50kcV로 1012∼5×1012cm-2정도로 주입한다.
그 다음은, 제 6c도에 나타낸 바와같이 저항패턴을 제거하고, 부동게이트(FG)를 형성하기 위한 부동게이트 다결정 실리콘층(8)을 다결정 실리콘을 이용하여 예를들면 CVD방법둥으로 터널 산화막(3)상에 형성한다. 이 부동게이트 다결정 실리콘층(8)의 두께는 특별히 한정되지는 않으나, 예를들면 100∼200nm정도로 설정할 수 있다.
다음은 부동게이트 다결정 실리콘층(8)이 메모리 셀 형성부에 대응하는 패턴에 의해 에칭되어, 선택게이트 트랜지스터(ST1, ST2)가 형성될 영역의 부동게이트 다결정 실리콘층(8)을 제거한다.
다음은 제 6d도에 나타낸 바와같이, 중간 절연막(9)을 위에 쌓는다. 중간 절연막(9)은 특별히 한정되지는 않으나 예를들면 ONO막(SiO2/SiN/SiO2막)등으로 만들어진 것이 이용될 수 있다. 예를들면 ONO막은 다음과 같이 형성된다.
먼저 부동게이트 다결정 실리콘층(8)의 표면을 14nm이하의 산화막을 형성하기 위하여 열산화 한다. 이러한 열산화된 막 위에 CVD 방법 등으로 11nm이하의 실리콘 질화막(Nitridc Film)을 만든다. 이 표면은 2nm이하의 산화막을 형성하도록 열산화된다. 이러한 공정에 의하여 3층구조의 ONO막을 형성할 수 있다. 이 ONO막은 전류누설이 적고 막두께제어에 있어서 우수하다. 이 ONO막의 두께는 실리콘 산화막으로 변환되어 22nm를 넘지않는다.
다음은 제6e도에서 나타내는 바와같이, 선택게이트 트랜지스터(ST1, ST2)가 형성되어야할 영역의 중간절연막(9) 부분만이 선택적으로 제거되고, 그리고 나서 메모리셀 트랜지스터의 제어게이트(CG)를 형성하기 위한 제어게이트 다결정 실리콘층(10)과 선택게이트 트랜지스터의 게이트전극이 터널산화막(3)과 중간절연막(9)위에 다결정 실리콘을 이용하여 예를들면 CVD방법에 의해 형성된다. 이 제어게이트 다결정실리콘층(10)의 두께는 특별히 한정되지는 않으나 예를들면 200nm이하로 설정된다.
다음은 제6f도에서 나타내는 바와같이, 각 메모리셀(MT1∼MT8) 각각에 대해 제어게이트 다결정실리콘층(10), 중간절연막(9)과 부동게이트 다결정 실리콘층(8)의 영역을 확보하기 위해 제어게이트 다결정실리콘층(10), 중간절연막(9)과 부동게이트 다결정 실리콘층(8)이 연속적으로 에칭된다. 동시에 선택게이트 트랜지스터(ST1,ST2)의 게이트들이 형성된다.
다음은 제6g도에서 나타낸 바와같이, 메모리셀 트랜지스터(MT1∼MT8)와 선택 게이트 트랜지스터(ST1, ST2)에 대하여 자기 정열방법으로 P형웰(2)의 표면위에 N형 이온 주입을 하기 위하여 에칭시의 저항막(도시하지 않음)을 이용하고, 그것에 의해 불순물 확산층(5,6,7)을 형성한다.
다음은, 제6h도에서 나타내는 바와같이 층절연막(11)이 CVD방법 등으로 메모리 셀 트랜지스터(MT1∼MT8)와 선택게이트 트랜지스터(ST1, ST2)위에 놓여진다. 층절연막(11)은 예를들면, 실리콘산화층, 실리콘질화층, PSG층, BPSG층 등으로 구성된다. 층절연막(11)의 두께는 특별히 한정되지는 않으나 예를들면 200∼300nm로 할 수 있다.
다음은, 제 6i도에서 나타낸 바와같이, 비트선 접촉홀(12)이 에칭이나 그밖의 방법으로 층절연막(11)에 형성된 후, 접촉홀(12)로 들어가도록, 알루미늄(Al)으로 구성된 도전층이 스퍼터링(Sputtcring)둥의 방법으로 피복된다.
다음은 알루미늄 비트선(13)을 형성하기 위하여 도전층이 에칭된다.
이후 외피층이 형성되고, 패드전극이 형성되며, 그 외 다른 최종공정들이 행해져서 제 5도에 나타낸 회로구성을 가진 NAND형 플래쉬 EEPROM이 완성된다.
이 실시예에서 비트선(13)은 알루미늄으로 구성되어 있으나 다른 금속이나 다른 도전물질로도 구성될 수 있음은 물론이다.
상기 설명과 같이, 본 발명에 따른 NAND형 플래쉬 EEPROM에서는, N형 불순물이 소위 묻혀진 채널구조를 형성하기 의해 P형채널부에 주입되고, 부동게이트에 전하가 제로상태의 임계전압, 즉 자외선에 의한 삭제상태에서의 임계전압을 보통의 1∼2V에서 0∼-1V로 감소시키고, 그래서 데이터 "1"인 상태에서의 양전하량을 크게 감소시켜 데이터 읽기시의 읽기게이트 왜곡을 완화할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 발명의 범위내에서 다양한 형태로 변형될 수 있다.
상기 설명과 같이, 본 발명에 따르면 데이터 읽기시 읽기게이트 왜곡의 발생을 방지할 수 있다.
제 7도는 본 발명에 따른 NOR형 플래쉬 EEPROM의 제2실시예에 대한 단면도이다.
제 7도에서, (31)은 실리콘 기판을 나타내고, (32)는 터널 산화막을 나타내고, (33)은 소스확산충을 나타내고, (34)는 드레인확산층을 나타내고, (35)는 부동게이트 다결정 실리콘층을 나타내고, (36)은 다결정 실리콘과 다결정 실리콘층 사이의 절연막을 나타내고, (37)은 제어게이트 다결정 실리콘층을 나타내고, (38)은 층절연막을 나타내고, (39)는 비트선 접촉홀을 나타내고, (40)은 알루미늄 비트선을 나타낸다.
예를들면 이 플래쉬 EEPR0M에서, B+와 BF2 +이온들은 가해진 P형 불순물과 함께 다결정 실리콘게이트를 형성하기 위하여 메모리셀 트랜지스터의 부동게이트 다결정층(35)에 주입된다. 이로써 임계전압(Vth)이 N형 다결정 실리콘과 P형 다결정 실리콘의 동작기능의 차이만큼 즉 약 1V정도 높아지게 된다.
메모리셀의 부동게이트에 양전하가 존재하는 데이터 "0"인 상태의 임계전압(Vth0)은 약 1∼2V정도이다. 한편 부동게이트(FG)에 음전하가 존재하는 데이터 "1"인 상태의 임계전압(Vth1)은 적어도 5V이다.
게다가, 부동게이트에 전하가 존재하지 않는 때의 임계전압(VTHINIT)은 2∼3V이다.
말하자면, 이 메모리셀에서, 부동게이트에 전하가 존재하지 않는 상태에서의 임계전압(VTHINIT)은 아래에서와 같이 부동게이트(FG)에 양전하가 존재하는 데이터 "0"일때의 임계전압(Vth0)과 부동게이트(FG)에 음전하가 존재하는 데이터 "1"일 때의 임계전압(Vth1) 사이로 설정된다.
Vth1＞ VTHINIT＞ Vth0
이와같은 방법으로 자외선에 의한 데이터의 삭제시 임계전압(VTHINIT)을 보통의 1∼2V 정도에서 2∼3V 정도로 높게 설정함으로써, 데이터 "1"인 상태에서의 음전량은 크게 감소한다. 결과적으로, 상기 식 2의 제 2항 α(VTHINITVTH)]이 더욱 적어지고 데이터 기록시의 기록데이터 왜곡은 크게 완화된다.
다음은, 제 7도와 제 8a도∼제 8i도를 참조하면서 본 실시예에 따른 NOR형 플래쉬 EEPROM 의 제조방법을 설명한다.
먼저, 제 8a도에서 나타낸 바와같이, 실리콘 기판(31)위에 열산화방법 둥으로 10∼11nm정도 두께의 터널 산화막(32)을 형성시킨다.
다음으로 제8b도에서 나타낸 바와같이, 부동게이트(FG)를 형성하기 위한 부동게이트 다결정 실리콘층(35)을 다결정 실리콘을 이용하여 예를들면 CVD방법 등으로 터널 산화막(32)위에 형성시킨다. 이 부동게이트 다결정 실리콘층(35)의 두께는 특별히 한정되지는 않으나, 예를들면 100∼200nm정도로 설정될 수 있다.
다음으로 제8c도에서 나타낸 바와같이, P형 불순물로 입혀진 다결정 실리 콘을 형성하기 위하여 B+이온 또는 BF2 +이온들이 부동게이트 다결정 실리콘층(35)에 주입된다. 이로써, 임계전압(Vth)이 N형 다결정 실리콘과 P형 다결정 실리콘 사이의 동작기능의 차이, 즉 1V정도 높게된다.
다음으로, 제8d도에서 나타낸 바와같이, 층절연막(36)이 위에 피복된다. 층절연막(36)은 특별히 한정되지는 않으나, 예를들면 ONO막(SiO2/SiN/SiO2막)등이 이용될 수 있다. ONO막은 예를들면 다음과 같이 형성된다.
먼저, 14nm이하의 산화막을 형성하기 위하여 부동게이트 다결정 실리콘층(35)의 표면을 열산화시킨다. 이러한 일산화된 막 위에 CVD방법 등으로 11nm이하의 실리콘 질화막을 형성시킨다. 이 표면은 2nm이하의 산화막을 형성하도록 열산화된다. 이러한 공정에 의하여 3층구조의 ONO막을 형성할 수 있다. 이 ONO막은 전류누설이 적고, 막두께 제어에 있어서 우수하다. 이 ONO막의 두께는 실리콘 산화막으로 환산하여 22nm를 넘지 않는다.
다음으로 제8e도에 나타낸 바와같이 메모리셀 트랜지스터의 제어게이트(CG)를 형성하기 위한 제어게이트 다결정 실리콘층(37)은 층절연막(36)위에 다결정 실리콘을 이용하여 예를들면 CVD방법으로 형성된다. 이 제어게이트 다결정 실리콘층(37)의 두께는 특별히 한정되지는 않으나, 예를들면 200nm이하로 설정할 수 있다.
다음으로 제8f도에서 나타낸 바와같이, 각 메모리셀마다 제어게이트 다결정 실리콘층(37), 층절연막(36)과 부동게이트 다결정 실리콘층(35) 부분들을 얻기위해 제어게이트 다결정실리콘층(37), 층절연막(36)과 부동게이트 다결정 실리콘층(35)은 연속적으로 에칭된다,
다음으로 제8g도에서 나타낸 바와같이, 메모리셀 트랜지스터를 사용하여 자기 정열방법으로 실리콘기판(31)의 표면위에 N형이온을 주입하기 위해 에칭시의 저항막을 이용하고, 그것에 의해 소스확산층(33)과 드레인 확산층(34)을 형성한다.
다음으로 제8h도에서 나타낸 바와같이, 층절연막(38)이 CVD 방법 등으로 메모리셀 트랜지스터 위에 피복된다. 층절연막(38)은 예를들면, 실리콘산화층, 실리콘 질화층, PSG층, BPSG층 둥으로 구성된다. 층절연막(38)의 두께는 특별히 한정되지는 않으나 200∼300nm로 할 수 있다.
다음으로 제8i도에서 나타낸 바와같이, 비트선 접촉홀(39)이 에칭이나 그밖의 방법으로 층절연막(38)에 형성된후, 접촉홀(39)로 들어가도록 알루미늄(AL)으로 구성된 도전층이 스퍼터링(Sputtcring) 등에 의해 놓여진다.
다음으로 알루미늄 비트선(40)을 형성하기 위하여 도전층이 에칭된다.
이후 외피층이 형성되고, 패드전극이 형성되며, 그 외 다른 최종공정들이 제7도에 나타낸 바와같은 회로구조를 가진 NOR형 플래쉬 EEPROM을 완성하기 위하여 수행된다.
이 실시예에서 비트선(40)은 알루미늄으로 구성되어 있으나, 다른 금속 혹은 다른 전도물질로도 구성할 수 있음은 물론이다.
상기 설명과 같이, 본 발명에 따른 NOR형 플래쉬 EEPROM에서는, P형 불순물이 부동게이트 다결정 실리콘층(35)에 주입되도록 구성하여, 부동게이트에 제로전하가 존재하는 상태의 임계전압, 즉 자외선에 의한 삭제상태에서의 임계전압을 평상시의 1∼2V에서 2∼3V로 중가시키고, 그래서 데이터 "1"인 상태에서의 음전하량을 크게 감소시킬 수 있고 데이터 기록시의 기록게이트 왜곡을 완화할 수 있도록 하고 있다.
본 발명은 상기 실시예에 한정되지 않고 발명의 범위내에서 다양한 형태로 변형될 수 있다.
상기 설명과 같이 본 발명에 따르면 데이터 기록시 기록게이트 왜곡의 발생을 방지할 수 있다.

Claims (5)

  1. 기록왜곡(write disturbance)을 감소시키는 반도체 불휘발성 메모리 장치에 있어서, (a) 다수의 메모리 트랜지스터들로서, 각각의 메모리 트랜지스터가 실리콘 기판과, 상기 실리콘 기판위에 형성된 터널 산화막과, 상기 메모리 트랜지스터의 소스 전극을 형성하고 상기 실리콘 기판위에 형성된 소스확산층과, 상기 메모리 트랜지스터의 드레인 전극을 형성하고 상기 실리콘 기판위에 형성된 드레인확산층과, 플로팅 게이트 전극을 형성하고 전하를 저장하며 데이터에 따라 상기 메모리 트랜지스터의 임계 전압을 변화시키며, 상시 소스확산층과 상기 드레인확산층 사이에서 상기 터널 산화막위에 형성되어 있는 플로팅 게이트 다결정 실리콘과, 상기 플로팅 게이트 다결정 실리콘위에 형성된 절연막과, 상기 절연막위에 형성된 상기 메모리 트랜지스터의 제어 게이트 전극을 형성하는 제어 게이트 다결정 실리콘으로 구성되어 있는 상기 다수의 메모리 트랜지스터들과, (b) 다수의 워드 선들로서, 각각의 워드 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 제어 게이트 전극에 각각 연결되어 있는 상기 다수의 워드선들과, (c) 다수의 비트 선들로서, 각각의 비트 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 드레인 전극에 각각 연결되어 있는 상기 다수의 비트 선들과, (d) 다수의 소스 선들로서, 각각의 소스 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 소스 전극에 각각 연결되어 있는 상기 다수의 비트 선들로 구성되며, (e) 상기 다수의 메모리 트랜지스터들은 상기 다수의 워드 선들과 상기 다수의 비트 선들의 매트릭스내에 배열되어 있으며, 상기 메모리 트랜지스터들은 상기 동일한 비트 선과 소스 선 사이에서 병렬 접속 형태로 배열되어 있으며, P형 불순물은 상기 각각의 메모리 트랜지스터의 상기 플로팅 게이트 다결정층내에 주입되므로 상기 플로팅 게이트내에 0 전하를 가지는 상기 메모리 트랜지스터의 상기 임계전압은 N형 플로팅 게이트 다결정 실리콘의 동작 기능과 P형 플로팅 게이트 다결정 실리콘의 동작 기능의 차이 즉 일반적으로 1V 정도가 되는 차이만큼 상승하게 되는 반도체 불휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 플로팅 게이트내에 O 전하를 가지는 상기 메모리 트랜지스터의 상기 임계전압은 정 전압의 범위내에 있는 반도체 불휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 플로팅 게이트 다결정 실리콘내에 주입된 상기 P형 불순물은 주입된 B+ 또는 BF+ 이온이 되는 반도체 불휘발성 메모리 장치.
  4. 기록왜곡(write disturbance)을 감소시키는 반도체 불휘발성 메모리 장치에 있어서, (a) 다수의 메모리 트랜지스터들로서, 각각의 메모리 트랜지스터가 실리콘 기판과, 상기 실리콘 기판위에 형성된 터널 산화막과, 상기 메모리 트랜지스터의 소스 전극을 형성하고 상기 실리콘 기판위에 형성된 소스확산층과, 상기 메모리 트랜지스터의 드레인 전극을 형성하고 상기 실리콘 기판위에 형성된 드레인확산층과, 플로팅 게이트 전극을 형성하고 전하를 저장하며 데이터에 따라 상기 메모리 트랜지스터의 임계 전압을 변화시키며, 상시 소스확산층과 상기 드레인확산층 사이에서 상기 터널 산화막위에 형성되어 있는 플로팅 게이트 다결정 실리콘과, 상기 플로팅 게이트 다결정 실리콘위에 형성된 절연막과, 상기 절연막위에 형성된 제어 게이트 전극으로 동작하는 제어 게이트 다결정 실리콘으로 구성되어 있는 상기 다수의 메모리 트랜지스터들과, (b) 다수의 워드 선들로서, 각각의 워드 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 제어 게이트 전극에 각각 연결되어 있는 상기 다수의 워드선들과, (c) 다수의 비트 선들로서, 각각의 비트 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 드레인 전극에 각각 연결되어 있는 상기 다수의 비트 선들과, (d) 다수의 소스 선들로서, 각각의 소스 선은 상기 메모리 트랜지스터들중 한 개의 트랜지스터의 관련된 소스 전극에 각각 연결되어 있는 상기 다수의 비트 선들로 구성되며, (e) 상기 동일한 비트 선과 소스 선 사이에서 병렬 접속 형태로 배열되어 있는 상기 다수의 워드 라인들의 매트릭스내에 배열되어 있는 상기 다수의 메모리 트랜지스터들로 구성된 메모리 배열로 구성되며, P형 불순물은 상기 각각의 메모리 트랜지스터의 상기 플로팅 게이트 다결정층내에 주입되므로 상기 플로팅 게이트내에 0 전하를 가지는 상태에서의 상기 임계전압은 입력상태에서의 임계값과 삭제시의 임계값 사이에 존재하는 반도체 불휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 플로팅 게이트 다결정 실리콘내에 주입된 상기 P형 불순물은 주입된 B+ 또는 BF+ 이온이 되는 반도체 불휘발성 메모리 장치.
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