JPH11163173A

JPH11163173A - 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法

Info

Publication number: JPH11163173A
Application number: JP13903398A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村; Hiroyuki Moriya; 博之守屋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-09-26
Filing date: 1998-05-20
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】選択メモリトランジスタのゲート閾値電圧を、
拡散層や他のトランジスタの抵抗変動の影響を受けない
で高精度に読み出す。【解決手段】半導体の素子形成領域（ｐウェルＷ１，Ｗ
２）にソース領域とドレイン領域とを有するメモリトラ
ンジスタ（Ｍ１１等）を行列状に複数配置してメモリア
レイ１が構成され、また素子形成領域が少なくとも行方
向で個々に電位設定可能にＷ１とＷ２に分離され、読み
出しに際し、ソースまたはドレイン領域の何れか一方と
選択メモリトランジスタＭ１３が形成された素子形成領
域Ｗ１とを短絡した状態で、他方にバイアス電圧（ＣＢ
Ｌから３Ｖ）を印加し、一方（ＢＬ１）に抵抗素子（読
出制御回路に内蔵）を介して所定電圧を印加したとき
に、短絡ノードに現出する電圧値を（Ａ／Ｄコンバータ
４により）読み取る。一方または他方側に設けた内蔵電
流源によって所定の電流を流してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ，マ
スクＲＯＭまたはＭＦＳＦＥＴ等をメモリトランジスタ
として有する不揮発性半導体記憶装置と、その読み出し
方法、及び書き込み方法に関する。

【０００２】

【従来の技術】例えばＦＧ(Floating Gate) 型の不揮発
性メモリにおいて、そのデータ読み出しは、選択セルの
メモリデータに応じてビット線に流れる電流を、いわゆ
る電流センス形のセンスアンプで検知し、当該センスア
ンプで電圧変換と増幅を行った後、検出電圧の大小をコ
ンパレータで比較し、比較結果をデータ線に読み出して
いる。

【０００３】一方、大容量な不揮発性メモリを実現する
ため、各メモリセルを構成するメモリトランジスタを多
値化し、単一トランジスタに複数ビットを記憶させて同
じ集積度で実質的に記憶容量を上げる多値メモリ技術
が、現在、精力的に検討されている。多値メモリにおけ
るデータ読み出し動作は、選択したワード線等の電位を
多値化したデータ数だけ変えながら繰り返し行う必要が
あるが、そのセンス方式は、ビット線に流れる電流を電
圧変換し、これを例えばリファレンスセルと比較してセ
ルデータの“０”と“１”の判定を行っており、基本的
には電流センス形である。一般的な、電流センス形アン
プによる読み出し方法の基本回路を、図１７に示す。

【０００４】一方、書き込み動作においては、選択列の
ビット線電位と、選択行のワード線電位との差を高く
（例えば、２０Ｖ程度に）することによって、当該高い
電位差が選択メモリトランジスタにのみ、そのフローテ
ィングゲートが埋め込まれた絶縁膜にかかり、これによ
りフローティングゲートに対し電荷の注入又は引き抜き
が行われる。このとき、非選択列に配置され選択ワード
線に連なる非選択メモリトランジスタがディスターブを
受けやすいことから、これを有効に防止する必要があ
る。

【０００５】この書き込みディスターブの防止策とし
て、一般には、当該ディスターブを受けやすい非選択列
のメモリトランジスタのゲート絶縁膜の印加電圧が上記
書き込み時に比べて十分に緩和される（例えば、半減す
る）ように、非選択列のビット線には中間電圧（例え
ば、１０Ｖ程度）が設定される。また、特にＮＡＮＤ型
の不揮発性メモリでは、非選択ビット線に電源電圧程度
（例えば、３．３Ｖ）の電圧印加ですみ中間電位の生成
の必要を無くすために、いわゆるセルフブーストと称さ
れ、非選択ＮＡＮＤ列のチャネルをビット線から切り離
した後はワード線との容量結合により自動昇圧する技術
が用いられている。

【０００６】

【発明が解決しようとする課題】しかし、この従来の読
み出し方法と書き込み方法には、それぞれ以下に述べる
課題が存在する。

【０００７】まず、従来の読み出し方式についての課題
として、この従来方式が電流センス形アンプによって低
いレベルの電流値を読み取ることから、特に多値化した
場合の電流値の分解能が精度よく得られにくいといった
難点がある。つまり、セルデータ間で異なる検出電流Ｉ
d はおおよそ次式で表すことができるが、ゲート閾値電
圧Ｖthが異なっても、その係数倍でしか検出電流値の変
化がない。この検出電流値の差は、例えばＮＯＲ型セル
の場合は１０μＡ〜５０μＡ程度であり、高集積化およ
び多値化が益々進みＶth分布で隣り合うデータ間におけ
る蓄積電荷量の差が縮小化傾向にあることを考慮する
と、この電流値差は充分とは言いがたい。

【０００８】

【数１】Ｉd ≒（Ｗg ／Ｌg _eff）μＣox〔（Ｖgs−Ｖth) Ｖds−0.5 Ｖds²〕 …（１）ここで、Ｗg はゲート幅、Ｌg _effは実効ゲート長、μ
は平均表面移動度、Ｃoxは単位面積あたりのゲート容
量、Ｖgsはソースとゲート間電圧（ゲート印加電圧）、
Ｖdsはソースとドレイン間電圧（ドレイン印加電圧）で
ある。

【０００９】また、多値メモリにおけるメモリセルの電
流値（セル電流値）の分解能はリファレンスセル電流と
の比較で決まるが、この分解能を高くするには電流値を
大きくするほかに、セル電流値を読み出すセンスアンプ
自体の分解能を上げる必要がある。通常、電流センス形
のセンスアンプでは、セル電流を電圧変換した後の微小
電位変化を少なくともセンスアンプ側に対するビット線
の容量比（通常、約１０倍）以上増幅して読み出すが、
主にメモリアレイの大規模化にともないビット線容量が
大きなことが要因で、また読み出し速度との兼ね合いも
あり増幅前の微小電位変化を充分に得にくい。例えばビ
ット線容量が１０ｐＦでセル電流値ΔＩ＝５μＡを１０
０ｎｓｅｃで読み出す場合、ビット線の電荷量変位をΔ
Ｑ、電圧振幅（微小電位変化量）をΔＶとすると、ΔＱ
＝ＣΔＶより次式が成り立つ。

【００１０】

【数２】５μＡ×１００ｎｓｅｃ＝１０ｐＦ×ΔＶ …（２）

【００１１】したがって、この場合の微小電位変化量Δ
Ｖは僅かに０．０５Ｖであり、これでは充分なセンスア
ンプ入力とならないことから、センスアンプの分解能向
上に一定の限界がある。

【００１２】一方、ＮＡＮＤ型不揮発性メモリでは、選
択セルに直列接続された非選択セルを通してデータ読み
出しが行われるが、この非選択セルのプログラム状態に
よりゲート閾値電圧が異なっていると、バイアス設定に
よっては非選択セルのオン抵抗が多少なりともばらつ
き、これが読み出し精度を低下させる要因となることが
ある。ＮＡＮＤ型メモリでは、一般に、共通ソース線側
に近いセルから順にプログラムが行われ、読み出しがビ
ット線側から行われる。このため、読み出し時にパスト
ランジスタとして機能するビット線側の非選択トランジ
スタは必ず選択トランジスタより後にプログラムされ
る。したがって、このビット線側の非選択トランジスタ
のプログラムによる抵抗値変動があると、その値は選択
セルのプログラム時にどの程度か判らない。よって、た
とえ、選択セルがビット毎に正しくプログラムされたか
を読み出しながら、即ちビット毎ベリファイ（検証）を
繰り返しながら正確にプログラムしたとしても、後でデ
ータを読み出すときには期待した読み出し電流値が得ら
れず、この電流差だけ選択セルの読み出し精度が低下す
ることとなる。

【００１３】また、ＡＮＤ型等の不揮発性メモリでは、
副ビット線やソース線の拡散抵抗が何らかの原因で変化
すると、これによってデータ読み出し時の電流値が変動
することとなる。この抵抗値変動は、ＮＡＮＤ型やＮＯ
Ｒ型にも共通する問題である。しかし、特にＡＮＤ型等
では、副ビット線や共通ソース線が不純物拡散層によっ
て構成され、その不純物拡散層がＬＯＣＯＳに先立って
形成される。このようなＬＯＣＯＳ下に埋め込まれた埋
込拡散層は、その抵抗率がＬＯＣＯＳ酸化時に変化する
といったプロセス上の変動要因を構造上内在している。
また、ＡＮＤ型やＮＡＮＤ型等、比較的に多くの拡散層
を読み出し電流経路に有するセル方式では、ＮＯＲ型に
比べると拡散層の経時変化による抵抗値変動が外乱とな
って読み出し精度が低下しやすい。以上述べてきたプロ
グラム状態又は経時変化（プロセス変動を含む）によっ
て起こる抵抗値変動は、ＮＡＮＤ型やＡＮＤ型の不揮発
性メモリについて、多値化によって分布範囲が狭くなっ
たＶth分布データを書き込み或いは読み出すことをＮＯ
Ｒ型に比べて困難なものとし、この結果、ＮＡＮＤ型等
の不揮発性メモリはＮＯＲ型よりも少ないビット数しか
多値化できない。

【００１４】つぎに、従来の書き込み方法の課題とし
て、非選択列の書き込み禁止電圧の設定において、メモ
リトランジスタのソース・ドレイン不純物領域とウェル
間のｐｎ接合の耐圧が問題となる。すなわち、メモリト
ランジスタのサイズ縮小（スケーリング）に伴って特に
チャネル形成領域の高濃度化が進むため、ソース・ドレ
イン領域とウェル間のｐｎ接合のブレイクダウン耐圧が
低下する傾向にある。したがって、将来的に今以上にス
ケーリングが進むと、ビット線を介して非選択セルのチ
ャネルに印加するインヒビット電圧を下げざるを得ず、
この結果、非選択列の書き込み禁止が不十分となり、当
該選択ワード線に接続された非選択メモリトランジスタ
が誤書き込みされてしまうといった不都合が生じ得る。

【００１５】本発明は、このような実情に鑑みてなさ
れ、選択セルのメモリトランジスタのゲート閾値電圧を
高い検出電圧で、しかも拡散層や他のトランジスタの抵
抗変動の影響を極力排除して高精度に読みだすことが可
能なデータ読み出し方法を提案し、その読み出し方法に
好適な不揮発性半導体記憶装置を提供することを目的と
する。また、本発明は、データ書き込み時に非選択列の
メモリトランジスタについて、そのソース・ドレイン領
域及びチャネルとウェル間の耐圧が低くても、そのソー
ス・ドレイン不純物領域及びチャネルとウェルとによる
ｐｎ接合をブレイクダウンさせずに書き込み禁止電圧の
設定を行う不揮発性半導体記憶装置の書き込み方法を提
供することを他の目的とする。

【００１６】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、半導体基板の主面側に形成された素子
形成領域にソース不純物領域とドレイン不純物領域とが
形成され、当該両不純物領域に挟まれたチャネル形成領
域上に少なくとも絶縁膜を介してゲート電極を積層して
なるメモリトランジスタを行列状に複数配置してメモリ
アレイが構成されている半導体記憶装置の読み出し方法
であって、前記読み出しに際し、前記ソース不純物領域
またはドレイン不純物領域の何れか一方の不純物領域と
選択メモリトランジスタが形成された前記素子形成領域
（例えば、少なくとも行方向に分離されて個々に電位設
定可能な複数の単位素子形成領域）とを短絡した状態
で、他方の不純物領域にバイアス電圧を印加し、前記一
方の不純物領域に抵抗素子を介して所定電圧を印加した
ときに、当該抵抗素子と前記一方の不純物領域との接続
ノードに現出する電圧値を読み取る。前記所定電圧の印
加に代えて、前記一方の不純物領域または他方の不純物
領域側に設けた電流源によって所定の電流を当該両不純
物領域間に流してもよい。この場合、前記抵抗素子は必
ずしも必要でない。

【００１７】前者の所定電圧を印加して行う読み出し方
法では、ソースまたはドレインと素子形成領域を短絡
し、その短絡ノードに抵抗素子を介して所定電圧を印加
すると、基板バイアス効果によってメモリトランジスタ
のチャネルが自動的にピンチオフ状態に制御される。た
とえば、ｎ型チャネルのエンハンスメント形メモリトラ
ンジスタでは、負の所定電圧を抵抗素子を介してソース
不純物領域および素子形成領域に加えると、ソースとド
レイン間に電圧が印加され、かつゲート閾値電圧が基板
バイアス効果により低下するためチャネル電流が流れ始
める。しかし、チャネル電流が増大すると、抵抗素子に
おける電圧降下も大きくなることからソース電位は負の
印加電圧より大きくなり、このためソースとドレイン間
の印加電圧が小さくなり、また基板側に印加される電圧
が高くなるためゲート閾値電圧が上昇する。この結果、
抵抗素子における電圧降下量の増大はトランジスタをオ
フする方向に働き、最終的なソース電位はチャネルが形
成されるかされないかの臨界付近で一定電圧をとる。こ
の自己安定化するソース電位は、上記測定原理から明ら
かなようにチャネル形成のされやすさにより異なる値を
とる。したがって、ソース電位を測定することによって
ゲート閾値電圧を読みだすことができ、データ記憶の有
無（多値の場合、記憶レベル）を判定することが可能と
なる。この読み出し方法では、従来のように非選択トラ
ンジスタや拡散層を介して流れる電流を読みだすのでは
なく、例えば、メモリアレイの外部に接続された抵抗素
子の反メモリアレイ側ノードに電圧を印加し、非選択ト
ランジスタや拡散層を介して現れる抵抗素子のメモリア
レイ側ノードの電圧を読み取るので、非選択トランジス
タのオン抵抗や拡散層による抵抗変動の影響を受けるこ
とがない。後者の所定電流を流して行う読み出し方法で
は、上述とほぼ同様な測定原理、即ち電流源による所定
電流を例えばゲート閾値電圧が定義されるときの微小電
流値とすることにより、素子形成領域が接続されたソー
スまたはドレイン電位が自己安定化するので、この電位
を測定することで、非選択トランジスタのオン抵抗や拡
散層による抵抗変動の影響を受けることなくゲート閾値
電圧を読みだすことが可能となる。

【００１８】これらの読み出し方法は、ゲート閾値電圧
を変化させてデータを記憶するものであれば種々の半導
体記憶装置に適用できる。本方法が好適に実施できる不
揮発性半導体記憶装置としては、例えば、ＥＥＰＲＯＭ
(Electrically Erasable andProgrammable ROM) ，マス
クＲＯＭ，ＭＦＳＦＥＴ(Metal-Ferroelectric-Semicon
ductor FET) がある。また、セル方式にも制限はない
が、本発明は、特にＮＡＮＤ型不揮発性メモリに好適で
ある。ＮＡＮＤ型不揮発性メモリでは、ビット線と共通
ソース線との間に選択トランジスタを介してメモリトラ
ンジスタが複数個、例えば８個〜１６個直列に接続さ
れ、選択メモリトランジスタの読み出しは、トランジス
タ列の非選択トランジスタを導通した状態で行う。この
ため、個々の非選択トランジスタのプログラム状態に応
じオン抵抗が異なると、読み出しの都度、選択トランジ
スタからビット線までの読み出し経路の抵抗値が変化す
ることが多い。本発明の読み出し方法で、原理的に、こ
の読み出し経路の抵抗値変動の影響を受けないことか
ら、高精度な読み出しが可能である。

【００１９】また、本発明の読み出し方法は、特に、多
値メモリに好適である。なぜなら、多値メモリでは、一
記憶レベルに相当するゲート閾値電圧の分布幅が通常の
２値記憶メモリに比べ狭く、このぶん高精度なデータ読
み出しが要求されるからである。

【００２０】さらに、本発明の読み出し方法は、電荷蓄
積手段が少なくともチャネル形成領域と対向する面内で
離散化されている不揮発性メモリに好適である。このよ
うな不揮発性メモリとしては、例えばＭＮＯＳ(Metal-N
itride-Oxide Semiconductor) 型，ＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide Semiconductor) 型，粒径がナノオ
ーダの小粒径導電体により電荷蓄積手段が構成されてい
るナノ結晶型、フローティングゲートがナノオーダに微
細分割されている微細分割ＦＧ型等がある。本発明の読
み出し方法ではゲート電極とチャネル形成領域との間に
は、ゲート閾値電圧程度しか電圧がかからないので、ゲ
ート電極に高電圧を印加する必要がなく、これとワード
線を共有する同一行の非選択メモリトランジスタが読み
出しディスターブを受けにくい。この作用は、通常のＦ
Ｇ型でも同様であるが、特にＭＮＯＳ型等の電荷蓄積手
段が離散化されている場合、ゲート絶縁膜が薄膜化され
ディスターブを受けやすいことから、これら電荷蓄積手
段が離散化されている不揮発性メモリについて、その読
み出し時のディスターブによる誤書込み／誤消去を本発
明によって特に有効に防止することができる。

【００２１】本発明に係る不揮発性半導体記憶装置は、
上述した読み出し時のバイアス電圧（又は電流）の制御
と電圧読み出しを行う手段として、読出制御回路がメモ
リアレイに接続されている。また、好ましくは、入力さ
れる制御信号に応じて非導通状態から導通状態に遷移
し、前記ソース不純物領域またはドレイン不純物領域の
何れか一方の不純物領域と選択メモリトランジスタが形
成された単位素子形成領域とを非接続状態から接続状態
に移行させる短絡制御用のトランジスタが、前記単位素
子形成領域ごとに設けられている。さらに、相互分離さ
れている単位素子形成領域について充分な絶縁分離を達
成するためには、前記複数の単位素子形成領域の間隔内
に、隣接した単位素子形成領域よりも前記半導体基板の
深部側方向に深くまで達する素子分離領域を設けるとよ
い。

【００２２】本発明に係る不揮発性半導体記憶装置の書
き込み方法では、非選択列の前記ソース不純物領域とド
レイン不純物領域の少なくとも何れかに例えば（ＶSG1
−Ｖth）以上の所定電圧を設定した後に、当該非選択列
の前記単位素子形成領域に、前記所定電圧と同じ極性の
電圧を印加する。ＮＡＮＤ型の不揮発性半導体記憶装置
の書き込み方法として、好適には、非選択なトランジス
タ列の共通線側の選択トランジスタを非導通、前記ビッ
ト線側の選択トランジスタを導通とし、前記ゲート電極
を行方向にそれぞれ共通接続した複数のワード線に高電
圧（パス電圧）を印加して前記トランジスタ列のチャネ
ル電位を昇圧した後、選択行のワード線に所定のプログ
ラム電圧を印加する前に、前記単位素子形成領域への電
圧印加を行う。また、前記所定電圧を印加する前に、前
記単位素子形成領域への電圧印加を行ってもよい。さら
に、前記メモリトランジスタに少なくとも３値以上の記
憶状態で順次情報を書き込むに際し、選択列の前記単位
素子形成領域への電圧印加は、各記憶状態の書き込みご
とに電圧値を変えて行うとよい。

【００２３】この書き込み方法では、非選択列の単位素
子形成領域に書き込み禁止のための所定電圧と同じ極性
の電圧を印加することから、書き込み禁止電圧が設定さ
れるソース不純物領域またはドレイン不純物領域及び形
成チャネル（反転層）と、単位素子形成領域との印加電
圧差が小さくなる。このため、特にソース・ドレイン不
純物領域と単位素子形成領域によるｐｎ接合の耐圧が小
さい場合でも、これがブレイクダウンしにくくなる。こ
れは、書き込み禁止電圧の設定値を決めるに際し、上記
ｐｎ接合の耐圧による制限を受けにくくなることを意味
する。とくに多値メモリ等では、書き込み禁止電圧設定
の自由度増大によって、書き込み禁止電圧の制御を多値
化の度合いに応じて高精度に行うことができる。

【００２４】

【発明の実施の形態】先に記述したように、本発明に係
る、或いは本発明が好適に実施される不揮発性半導体記
憶装置の種類、セル方式、２値メモリか多値メモリか等
に限定はなく、ゲート閾値電圧を変えることによりデー
タ記憶するものであれば、前記した種々の形態が存在す
る。

【００２５】以下、本発明に係る不揮発性半導体記憶装
置とその読み出し方法および書き込み方法の実施形態
を、フラッシュＥＥＰＲＯＭ（フラッシュメモリ）を例
として図面を参照しながら詳細に説明する。

【００２６】第１実施形態本実施形態は、ＮＡＮＤ型フラッシュメモリについてで
ある。図１は、本実施形態に係るＮＡＮＤ型フラッシュ
メモリのメモリアレイの回路構成と要部周辺回路を示す
概略構成図である。また、図２はメモリアレイの一部に
ついて示す平面図であり、図３は図２のＡ−Ａ線に沿っ
た断面図、図４は図２のＢ−Ｂ線に沿った断面図、図５
は図２のＣ−Ｃ線に沿った断面図である。

【００２７】このＮＡＮＤ型フラッシュメモリは、図１
に示すように、メモリアレイ１、読み出し時の制御回路
２およびＡ／Ｄコンバータ４を有する。制御回路２とＡ
／Ｄコンバータ４により本発明における“読出制御回
路”を構成する。

【００２８】図１〜図５において、ＳＴ１１，ＳＴ１
２，ＳＴ２１，ＳＴ２２は選択トランジスタ、Ｍ１１〜
Ｍ１１６およびＭ２１〜Ｍ２１６はメモリトランジス
タ、ＳＧ１，ＳＧ２選択信号線、ＢＬ１，ＢＬ２はビッ
ト線、ＷＬ１〜ＷＬ１６はワード線、ＣＬは共通線を示
す。ＮＡＮＤ型メモリアレイ１は、２つの選択トランジ
スタと所定数（例えば、１６個）のメモリトランジスタ
とを直列接続させたトランジスタ列を行列状に複数配置
させて構成されている。すなわち、ビット線ＢＬ１と共
通線ＣＬとの間に、ビット線ＢＬ１に接続された選択ト
ランジスタＳＴ１１と、共通線ＣＬに接続された選択ト
ランジスタＳＴ１２とが設けられ、選択トランジスタＳ
Ｔ１１，ＳＴ１２間に、メモリトランジスタＭ１１〜Ｍ
１１６が直列接続されている。同様に、ビット線ＢＬ２
と共通線ＣＬとの間に、ビット線ＢＬ２に接続された選
択トランジスタＳＴ２１と、共通線ＣＬに接続された選
択トランジスタＳＴ２２とが設けられ、選択トランジス
タＳＴ２１，ＳＴ２２間に、メモリトランジスタＭ２１
〜Ｍ２１６が直列接続されている。なお、図１では、行
方向に隣り合う２つのトランジスタ列のみ示すが、メモ
リアレイ内は同様な隣接関係でトランジスタ列が繰り返
し配置されている。なお、本例における共通線ＣＬは、
行方向に並ぶ複数のトランジスタ列間で共通に設けられ
た配線であり、後述するように、例えば書き込み時には
共通ソース線として機能する一方で、読み出し時には所
定のドレイン読み出し電圧を供給する共通バイアス線と
して機能する。

【００２９】本発明における不揮発性半導体記憶装置で
は、少なくとも行方向に素子形成領域が分離されてい
る。ここで、“素子形成領域”とは、メモリトランジス
タが形成される領域をいい、半導体基板そのもののほ
か、基板内の表面側に形成されたウェル、基板表面に形
成したエピタキシャル成長層、或いはＳＯＩ(Silicon O
nInsulator)形の絶縁分離構造を有する半導体層など、
素子形成領域には種々の形態がある。また、行方向に分
離された個々の素子形成領域を、本発明においては“単
位素子形成領域”という。本実施形態では、図３〜図５
に示すように、ｐ型の半導体基板１０の表面側にｎ型不
純物が導入されたｎウェル１２が形成され、更にｎウェ
ル１２内の表面側にｐ型不純物が導入されたｐウェルが
形成されている。このｐウェルが本発明における“素子
形成領域”に該当する。なお、ｎウェル１２は基板がｎ
型の場合省略可能であるが、本例では基板をｐ型とした
ことから基板との電気的な分離を確保する必要があり、
しかも周辺回路ではＣＭＯＳトランジスタを形成するた
めｎ型ウェルが必要であることから、これと同時形成で
きるｎウェル１２を基板との分離層として配置させたも
のである。ｐウェルは、トランジスタ列間で個別に電圧
が印加可能となるように、行方向には素子分離領域とし
てのトレンチ１４により、列方向の一方側（共通線側）
ではパターン上でｐウェルＷ１とｐウェルＷ２とに空間
的、電気的に分離されている。トレンチ１４は半導体基
板の溝に絶縁物を埋め込んで形成したもので、本例にお
いては少なくともｐウェルＷ１，Ｗ２より基板深部側に
深く達し、隣り合うｐウェルＷ１，Ｗ２間の絶縁分離を
完全なものとしている。このように電位の個別設定が可
能となるように分離された各ｐウェルＷ１，Ｗ２等が、
本発明における“単位素子形成領域”に当該する。

【００３０】図２の平面図に示すように、列方向に細長
いトレンチ１４が行方向で所定間隔をおいて配置され、
このトレンチの間隔内にトランジスタ列のチャネルが形
成される能動領域が形成されている。列方向に長い各能
動領域と交差して、選択トランジスタＳＴ１１，ＳＴ２
１のゲート電極（コントロールゲート）を兼用する選択
信号線ＳＧ１、メモリトランジスタＭ１１〜Ｍ１１６及
びＭ２１〜Ｍ２１６のゲート電極を兼用する各ワード線
ＷＬ１〜ＷＬ１６、及び選択トランジスタＳＴ１２，Ｓ
Ｔ２２のゲート電極を兼用する選択信号線ＳＧ２が列方
向に配線されている。選択トランジスタＳＴ１１，ＳＴ
２１の反メモリトランジスタ列側の能動領域には、トラ
ンジスタ列のチャネルを図示せぬ上層のビット線ＢＬ
１，ＢＬ２にそれぞれ接続するビットコンタクトＢＣ
１，ＢＣ２が設けられている。

【００３１】このトランジスタ列を図２のＡ−Ａ線に沿
った列方向断面図（図３）で見ると、前記ｐウェルＷ２
内の表面側に、メモリトランジスタのソース・ドレイン
領域１６（ｎ型の不純物領域）が所定間隔をおいて形成
されている。ソース・ドレイン領域１６の間隔内の各ｐ
ウェル領域上に、少なくとも電荷蓄積手段を含む絶縁膜
を介して、メモリトランジスタＭ２１〜Ｍ２１６の制御
電極（ワード線を兼用するコントロールゲート）が積層
されている。本例では、ｐウェルＷ２（又はＷ１）上
に、順にトンネル絶縁膜１３、フローティングゲートＦ
Ｇ、ゲート間絶縁膜１５、コントロールゲート（ワード
線）が積層されている。トンネル絶縁膜１３、フローテ
ィングゲートＦＧ、ゲート間絶縁膜１５は、たとえば、
それぞれ熱酸化シリコン膜、不純物がドープされたポリ
シリコン膜、ＯＮＯ(Oxide-Nitride-Oxide) 膜等から構
成される。このような構造のトランジスタ列上に、層間
絶縁層１８を介してビット線ＢＬ２（又はＢＬ１）が配
線されている。ビット線ＢＬ１，ＢＬ２は、通常、Ａｌ
等から構成され、層間絶縁層１８に開口されたビットコ
ンタクトＢＣを介して、選択トランジスタと後述するウ
ェル選択トランジスタとを相互接続する不純物領域１７
（ｎ型不純物拡散領域）に接続されている。一方、ビッ
トコンタクトと反対側のトランジスタ列端には、選択ト
ランジスタＳＴ２２の不純物領域に接続する共通線ＣＬ
が、例えば第３層目のポリシリコン膜を加工することに
より形成されている。

【００３２】ここで“電荷蓄積手段”とは、ウェル上に
おけるゲート電極の積層構造内に形成され、ゲート電極
への印加電圧に応じて基板側との間で電荷をやり取り
し、電荷保持する電荷保持媒体をいう。本例では、上記
フローティングゲートＦＧが電荷蓄積手段に該当する。
本例以外では、たとえば、ＯＮＯ膜またはＮＯ(Nitride
-Oxide) 膜等の窒化膜中或いは酸化膜と窒化膜との界面
付近に形成されたキャリアトラップ、シリコン等からな
り粒径がナノメータ（ｎｍ）オーダのナノ結晶、導電化
ポリシリコン等からなり微細なドット状に分割された微
細分割フローティングゲート等、電荷蓄積手段が平面的
に離散化されていてもよい。また、ＮＡＮＤ型で実現さ
れることは一般的でないが、ＭＦＳＦＥＴにおいては、
素子形成領域上の強誘電体薄膜が電荷蓄積手段として機
能する。なお、書き換えが不可能なマスクＲＯＭでは、
電荷蓄積手段を有しないため、イオン注入等でメモリト
ランジスタをデプリージョン化してデータが予めプログ
ラムされている。

【００３３】本実施形態では、ｐウェルＷ１またはＷ２
と、対応するＮＡＮＤ列のビット線とを電気的に接続／
遮断するウェル選択トランジスタが、各ＮＡＮＤ列ごと
に設けられている。このウェル選択トランジスタは、本
発明における“短絡制御用トランジスタ”に該当する。
具体的には、図１に示すように、ウェル選択トランジス
タＳＷＴ１は、そのドレインが選択トランジスタＳＴ１
１のソースに接続され、ソースがウェルコンタクトＷＣ
１を介してｐウェルＷ１に接続されている。同様に、ウ
ェル選択トランジスタＳＷＴ２は、そのドレインが選択
トランジスタＳＴ２１のソースに接続され、ソースがウ
ェルコンタクトＷＣ２を介してｐウェルＷ２に接続され
ている。これらウェル選択トランジスタＳＷＴ１，ＳＷ
Ｔ２は、ウェル選択線ＳＷＬにより制御される。ウェル
選択線ＳＷＬは、図２に示すように、ウェル選択トラン
ジスタＳＷＴ１，ＳＷＴ２のゲート電極を兼用しワード
線と同様に行方向に配線されている。このウェル選択線
ＳＷＬは、選択信号線ＳＧ１およびＳＧ２とともに、例
えば図示せぬロウデコーダ等により制御される。

【００３４】このウェル選択トランジスタＳＷＴ１，Ｓ
ＷＴ２及び前記選択トランジスタＳＴ１１〜ＳＴ２２
は、メモリトランジスタでフローティングゲートＦＧと
なる層と、最上層の各種信号線（ウェル選択線ＳＷＬ、
選択信号線ＳＧ１，ＳＧ２）が直接接触して積層されて
いるか、図３の断面図に示すようにゲート間絶縁膜に接
続孔が設けられて電気的に短絡され、通常のＭＯＳ電極
構造が形成されている。また、ウェルコンタクトＷＣ
１，ＷＣ２は、図４に示すように、ウェル選択トランジ
スタＳＷＴ１，ＳＷＴ２のソース不純物領域１９（ｎ型
不純物拡散領域）を単位素子形成領域（ｐウェルＷ１．
Ｗ２）に接続する導電性物質、例えば埋め込みメタルに
より構成されている。

【００３５】図１に示すように、各ビット線ＢＬ１，Ｂ
Ｌ２はメモリアレイ外部に引き出され、前記制御回路２
に接続されている。この制御回路２は、本発明の読み出
し方法を達成するために、ビット線を介してトランジス
タ列のチャネル一端側と、単位素子形成領域（本例で
は、ｐウェルＷ１またはＷ２）に所定電圧を内蔵抵抗素
子を介して印加する回路である。

【００３６】また、各ビット線ＢＬ１，ＢＬ２には、前
記Ａ／Ｄコンバータ４が接続されている。Ａ／Ｄコンバ
ータ４は、制御回路２による電圧印加によってビット線
ＢＬ１またはＢＬ２に現出する電圧値を読みとり、２値
情報に変換して出力する。

【００３７】つぎに、上記構成のＮＡＮＤ型フラッシュ
メモリに適用した場合を例に、本発明の読み出し方法の
実施形態を説明する。本読み出し方法は、ソースフォロ
アでメモリトランジスタの記憶データを読み出すもの
で、ここでは、図１のメモリトランジスタＭ１３の読み
出しを例にとる。図６および図７は、それぞれ本例に係
る２つの読み出し方法の基本原理を示す回路図である。
図６中、Ｒは前記制御回路２に内蔵された抵抗素子を示
す。

【００３８】メモリトランジスタＭ１３を読み出すに際
し、まず、図１に付記したようにバイアス電圧の設定が
される。すなわち、ウェル選択線ＳＷＬ，選択信号線Ｓ
Ｇ１およびＳＧ２にハイレベルの電圧（例えば、５Ｖ）
が印加され、ウェル選択トランジスタＳＷＴ１，選択ト
ランジスタＳＴ１１およびＳＴ１２がオンする。また、
選択ワード線ＷＬ３にローレベルの電圧（例えば、０
Ｖ）が印加され、選択トランジスタＭ１３がオフ状態を
とる。非選択ワード線ＷＬ１，ＷＬ２およびＷＬ４〜Ｗ
Ｌ１６にハイレベルの電圧（例えば、５Ｖ）が印加さ
れ、非選択メモリトランジスタＭ１１，Ｍ１２およびＭ
１４〜Ｍ１１６がオン状態をとる。これにより、選択ト
ランジスタを含むメモリトランジスタ列がビット線ＢＬ
１に接続されるとともに、当該メモリトランジスタ列の
チャネルとｐウェルＷ１が短絡される。

【００３９】図６に示す読み出し方法では、上記バイア
ス設定後、前記制御回路２によって抵抗素子Ｒを介して
所定電圧を印加すると、基板バイアス効果によってメモ
リトランジスタＭ１３のチャネルが自動的にピンチオフ
状態に制御される。たとえば、ｎ型チャネルのメモリト
ランジスタのゲート閾値電圧が正であるエンハンスメン
ト形の場合、所定電圧として振幅Ｖinの負のトリガーパ
ルスを抵抗素子Ｒを介してソースおよびｐウェルＷ１に
加えると、ソースとドレイン間に電圧が印加され、かつ
ゲート閾値電圧Ｖthが基板バイアス効果により低下する
ためドレイン電流Ｉd が流れ始める。しかし、ドレイン
電流Ｉd が増大すると、抵抗素子Ｒにおける電圧降下も
大きくなることからソースに入力したパルス振幅Ｖinよ
り小さな振幅Ｖｓのパルスが抵抗素子Ｒとメモリトラン
ジスタＭ１３の接続ノードに現出し、このためソースと
ドレイン間電圧が小さくなり、またｐウェルＷ１に印加
されるパルス電圧の振幅が小さくなるためゲート閾値電
圧Ｖthが上昇する。この結果、抵抗素子Ｒにおける電圧
降下量の増大はメモリトランジスタＭ１３をオフする方
向に働き、ソースに現出するパスルの振幅Ｖｓは最終的
に、メモリトランジスタＭ１３にチャネルが形成される
かされないかの臨界付近で決まる一定値をとる。この自
己安定化するソースのパルス振幅Ｖｓは、上記測定原理
から明らかなようにメモリトランジスタＭ１３のチャネ
ル形成のされやすさにより異なる値をとる。したがっ
て、ソース電位が入力される前記Ａ／Ｄコンバータ４に
よってゲート閾値電圧Ｖthを読みとることができ、Ａ／
Ｄコンバータ４からはデータ記憶の有無（多値の場合、
記憶レベル）に応じた２値情報が出力される。

【００４０】この読み出し方法では、従来のように非選
択メモリトランジスタ（本例では、Ｍ１１，Ｍ１２）や
不純物拡散層を介して流れる電流を読みだすのではな
く、メモリアレイ１の外部に接続された抵抗素子Ｒの反
メモリアレイ側ノードに電圧を印加し抵抗素子Ｒのメモ
リアレイ側ノードの電圧を読み取るので、非選択メモリ
トランジスタのオン抵抗や不純物拡散層による抵抗変動
の影響を殆ど受けることがない。ドレイン電流Ｉd が大
きい間は抵抗変動は多少あるが、ソース電位が自己安定
化する付近では殆ど電流が流れないので抵抗変動はソー
ス電位に影響しないからである。

【００４１】図７に示す読み出し方法では、図６の場合
と同じバイアス設定を行った後、前記制御回路２内の電
流源から所定電流Ｉを流す。この所定電流Ｉは、メモリ
トランジスタＭ１３のゲート閾値電圧Ｖthが定義される
ときの電流値程度（例えば、１０μＡ程度）でよく、こ
のため前記抵抗変動の影響を殆ど受けることなく、ソー
ス電位Ｖｓが前記図６の場合と同様に自己安定化する。
したがって、この自己安定化したソース電位ＶｓをＡ／
Ｄコンバータ４で読みとることで、非選択メモリトラン
ジスタＭ１１，Ｍ１２のオン抵抗や不純物拡散層による
抵抗変動の影響を受けることなくゲート閾値電圧Ｖthを
読みだすことが可能となる。

【００４２】なお、図７における電流源はメモリトラン
ジスタＭ１３のドレイン側に設けてもよい。また、電流
源で流す所定電流Ｉの値も、上記した１０μＡ程度に限
らず、むしろ更に小さな電流値にすることが望ましい。
たとえば、非選択トランジスタのオン抵抗が支配的な非
選択セルの抵抗値を１０ｋΩとすると、トランジスタ列
内の非選択セル数が１５なので非選択セルの抵抗値合計
は１５０ｋΩとなるが、この場合、判定電流Ｉを１ｎＡ
とすると、全非選択セルの抵抗値による電圧変動分はΔ
Ｖは、ΔＶ＝１５０ｋΩ×１ｎＡ＝０．１５ｍＶとなり
極めて小さいので、非選択メモリトランジスタによる抵
抗変動の影響を極めて小さくすることができる。

【００４３】本実施形態の不揮発性メモリでは、メモリ
トランジスタ列とｐウェルの接続をスイッチするウェル
選択トランジスタ（短絡制御用トランジスタ）をｐウェ
ルごとに有し、また当該短絡ノードに所定電圧を印加
し、或いはメモリトランジスタに所定電流を流す回路
（制御回路２）と、当該短絡ノードに現出する電圧を読
みとる手段（Ａ／Ｄコンバータ４）を有していることか
ら、ソースフォロアによるゲート閾値電圧Ｖthの読み出
しが可能である。

【００４４】このソースフォロアによるゲート閾値電圧
Ｖthの読み出し方法は、基板バイアス効果により選択メ
モリトランジスタがピンチオフ状態に自動的に制御さ
れ、前記短絡ノードの電位が自己安定的に決まる。この
ため、非選択メモリトランジスタ等の不純物拡散層を流
れる電流値が極めて小さくてすみ、非選択メモリトラン
ジスタ等の不純物拡散層の抵抗変動がＶth読み出しに与
える影響を極めて小さくでき、この結果、読み出し精度
が従来に比べて格段に向上する。また、読み出し時にチ
ャネル形成領域とゲート間の電位差を、少なくともチャ
ネルが反転する程度（２φF ＋φ程度）の小さい値にで
き、この結果、読み出しディスターブを有効に抑制する
ことができる。ここで、φF はフェルミポテンシャル、
φはゲートとの仕事関係差である。この読み出しディス
ターブの抑制効果は、例えばＭＯＮＯＳ型、ＭＮＯＳ
型、ナノ結晶型、微細分割ＦＧ型等、電荷蓄積手段が平
面的に離散化され、ディスターブを受けやすいとされる
不揮発性メモリにおいて特に有効である。

【００４５】また、ｐウェルは少なくとも行方向、即ち
行方向のトランジスタ列ごとに個々に電圧が印加可能な
ように分離されているので、上記ソースフォロアによる
ゲート閾値電圧Ｖthの読み出しに好適である。なお、制
御回路２による所定電圧印加を選択的に行うこととすれ
ば、ｐウェルを複数のトランジスタ列ごとに分離するこ
とも可能である。

【００４６】このｐウェルが少なくとも行方向に分離さ
れていることは、データ読み出しのみならず、書き込み
時又は消去時においても種々の利点をもたらす。以下、
この書き込み時又は消去時におけるバイアス電圧設定
と、ウェル分離により可能となる本発明の書き込み方法
の実施形態を、メモリトランジスタＭ１３に書き込む場
合を例に詳しく説明する。

【００４７】〔書き込み時のバイアス電圧設定例１〕図
８に、書込み時のバイアス電圧設定例１を、消去時のバ
イアス設定例とともに示す。書き込みの前では、選択信
号線ＳＧ１，ＳＧ２、ウェル選択線ＳＷＬ、全てのワー
ド線ＷＬ１〜ＷＬ１６、全てのビット線ＢＬ１，ＢＬ
２、及び全てのウェルＷ１，Ｗ２の電位を０Ｖとする。
なお、ウェル電位の設定は、別にウェル電圧設定端子を
設けてもよいが、ここではビット線への接続／非接続を
制御することにより、ビット線からウェル電位を付与す
ることとする。したがって、この初期状態では、ウェル
選択線ＳＷＬをハイレベルとして、ウェル電位をビット
線（０Ｖ）に接続することによって０Ｖに設定してい
る。

【００４８】まず、非選択ビット線ＢＬ２にインヒビッ
ト電圧Ｖinhibit （例えば、１０Ｖ）を印加する。ま
た、選択信号線ＳＧ１に電源電圧Ｖ_CC（１Ｖ〜３Ｖ程
度）を印加して選択トランジスタＳＴ１１，ＳＴ２１を
オンする一方で、選択信号線ＳＧ２の印加電圧を０Ｖと
し選択トランジスタＳＴ１２，ＳＴ２２をオフさせて、
各メモリトランジスタ列を共通線ＣＬ（バイアス電圧：
１０Ｖ）から切り離す。さらに、選択ウェルＷ１に０
Ｖ、非選択ウェルＷ２にインヒビット電圧Ｖinhibit
（例えば、１０Ｖ）を印加し、非選択ワード線ＷＬ１，
ＷＬ２およびＷＬ４〜ＷＬ１６にパス電圧Ｖpass（例え
ば、１０Ｖ）を印加する。この状態で、選択ワード線Ｗ
Ｌ３に高電圧Ｖpp（例えば、２０Ｖ）を印加すると、選
択メモリトランジスタのチャネルとゲート電極（例え
ば、コントロールゲート）間に２０Ｖの高電圧がかか
り、電子がチャネル側から電荷蓄積手段（例えば、フロ
ーティングゲートＦＧ）に注入されプログラムが行われ
る。また、同じトランジスタ列の非選択メモリトランジ
スタＭ１１等については、チャネルとゲート電極間に１
０Ｖと半分程度の電圧しかかからないので書き込みは行
われない。一方、非選択トランジスタ列については、非
選択ウェルＷ２に１０Ｖ印加されているので、非選択ト
ランジスタＭ２１等のインヒビット電圧設定がウェル側
から行われる。本例では非選択ビット線ＢＬ２にも１０
Ｖが印加されているが、ウェル側にも同じ電圧が印加さ
れていることから、メモリトランジスタのスケーリング
に伴って非選択トランジスタＭ２１等のソース・ドレイ
ン領域とウェル間の耐圧が低い場合でも、このｐｎ接合
をブレイクダウンさせずに１０Ｖと充分に高いインヒビ
ット電圧Ｖinhibit の設定を可能としている。

【００４９】つぎに、本発明に係る書き込み方法の実施
形態を、以下のバイアス電圧設定例２，３において説明
する。

【００５０】〔書き込み時のバイアス電圧設定例２〕図
９は、本例における書き込みオペレーションを示す各電
圧のタイミングチャートである。前記バイアス電圧設定
例１と同様、書き込み前には全ての電圧が０Ｖに設定さ
れ、この初期状態から、まず、選択信号線ＳＧ１，非選
択のビット線ＢＬ２および共通線ＣＬに所定の正の電圧
を印加する。例えば、ＳＧ１に電源電圧Ｖ_CC，ＢＬ２に
インヒビット電圧Ｖinhibit ，共通線ＣＬにインヒビッ
トＶinhibit 以上の電圧（ここで、Ｖ_CC≦Ｖinhibit ）
を印加する。これにより、選択トランジスタＳＴ１１，
ＳＴ２１がオンする。

【００５１】次いで、全てのワード線ＷＬ１〜ＷＬ１６
に、より高い正のパス電圧Ｖpass（＞Ｖ_CC）を印加す
る。これにより、ワード線に容量結合したチャネルの電
位が上昇しようとする。選択列では、ソース選択トラン
ジスタＳＴ１１がオンしたままでチャネル電位Ｖch1 は
０Ｖから殆ど上昇しないが、非選択列では、チャネル電
位Ｖch2 が（選択トランジスタＳＴ２１のゲート印加電
圧Ｖ_CC）−（選択トランジスタＳＴ２１のゲート閾値電
圧Ｖth）以上に上昇すると選択トランジスタＳＴ２１が
カットオフし、後は当該非選択列のチャネルがフローテ
ィング状態となって、インヒビット電圧Ｖinhibit 以上
の所定の電圧Ｖ１にまで自動昇圧（セルフブースト）さ
れる。このときの容量カップリングによる最終電圧Ｖ１
は、パス電圧Ｖpassの値のほか、制御電極（ワード線Ｗ
Ｌ１〜ＷＬ１６）とフローティングゲートＦＧ、フロー
ティングゲートＦＧとチャネル、フローティングゲート
ＦＧとソース・ドレイン領域、ソース・ドレイン領域と
ウェル、或いはチャネルとウェルとの結合容量を総合し
て決まる値に設定される。

【００５２】つぎに、ウェル選択線ＳＷＬをハイレベル
にすることにより、ビット線電位を各ウェルに印加す
る。選択列のビット線は元々０Ｖなので、この電圧印加
の影響はないが、非選択列では、そのウェルＷ２の電位
が０Ｖから正の電圧（例えば、インヒビット電圧Ｖinhi
bit ）に上昇するので、チャネル電位Ｖch2 が更に高い
所定の電圧Ｖ２にまで高められる。

【００５３】そして、最後に選択ワード線ＷＬ３に、最
も高いプログラム電圧Ｖ_PP（例えば、２０Ｖ程度）を印
加する。選択列のチャネル電位Ｖch1 はほぼ０Ｖである
から、このプログラム電圧Ｖ_PPの印加により、選択列内
で当該ワード線ＷＬ３に連なるメモリトランジスタＭ１
３のトンネル絶縁膜にかかる電界が増大し、これにより
フローティングゲートＦＧ中に電子が基板側から注入さ
れて、選択メモリトランジスタＭ１３のゲート閾値電圧
が正方向にシフトし、情報が書き込まれる。このとき、
同じ選択列内の他のワード線ＷＬ１，２及びＷＬ４〜Ｗ
Ｌ１６に連なる非選択のメモリトランジスタＭ１１，Ｍ
１２，Ｍ１４〜Ｍ１１６は、その絶縁膜への印加電圧が
パス電圧Ｖpassに前述した各種結合容量の比を乗じた程
度なので、フローティングゲートＦＧに電子が注入され
ず書き込みには至らない。一方、非選択列では、プログ
ラム電圧Ｖ_PPの印加によって、そのチャネル電位Ｖch2
が更に上昇して最終的な所定電圧Ｖ３にまで高められ、
当該非選択列、特に選択ワード線ＷＬ３に連なる非選択
メモリトランジスタＭ２３への書き込みが禁止される。
すなわち、プログラム電圧Ｖ_PPから所定電圧Ｖ３を引い
た電圧差によっては、当該非選択メモリトランジスタＭ
２３において電荷注入が起こらず、また、その最後のチ
ャネル昇圧中にも電荷注入が起きないように、その前段
階の電圧Ｖ２と最終電圧Ｖ３の値が予め決められてい
る。

【００５４】〔書き込み時のバイアス電圧設定例３〕図
１０は、本例における書き込みオペレーションを示す各
電圧のタイミングチャートである。このバイアス電圧設
定例３では、第１段階の非選択列のチャネル昇圧（電圧
Ｖ１’）と、第２段階のチャネル昇圧（電圧Ｖ２’）が
上記バイアス電圧設定例２と逆の手順で行う。すなわ
ち、例えば非選択ビット線ＢＬ２の電圧（インヒビット
電圧Ｖinhibit ）設定と同時か前後して、まず、ウェル
選択線ＳＷＬをハイレベルにしてウェル選択トランジス
タＳＷＴ２（及びＳＷＴ１）をオンさせる。このとき、
選択トランジスタＳＴ２１がオフ状態であり、ウェル選
択トランジスタＳＷＴ２を介してウェルＷ２に電圧Ｖ
１’が印加される（Ｖ１’≦Ｖinhibit ）。なお、この
時点で非選択列のメモリセルにはチャネルが形成されて
いないが、フローティングゲートＦＧ直下のｐウェルの
表面電位の意味で、図１０では、チャネル電位Ｖｃｈ２
がこのときＶ１’であると表記している。つぎに、選択
信号線ＳＧ１をハイレベル（例えば、電源電圧Ｖ_CC）に
した後、全てのワード線ＷＬ１〜ＷＬ１６にパス電圧Ｖ
passを印加して、これにより第２段階のチャネル昇圧
（電圧Ｖ２’）を行う。なお、この選択信号線ＳＧ１を
電源電圧Ｖ_CCにする制御では、既にウェルＷ２に電圧Ｖ
１’が印加されているので非選択列の選択トランジスタ
ＳＴ２１はオフ状態のままである一方、選択列の選択ト
ランジスタＳＴ１１はオンし、これにより選択列のチャ
ネルにビット線ＢＬ１の電位（０Ｖ）が伝えられる。そ
の後のバイアス電圧制御（プログラム電圧Ｖ_PP印加）、
及び、基本的なプログラムと書き込み禁止電圧の設定の
原理は、先のバイアス電圧設定例２と同様である。した
がって、プログラム電圧Ｖ_PPの印加により、先のバイア
ス電圧設定例２と同様、メモリトランジスタＭ１３の電
荷蓄積手段（フローティングゲートＦＧ）中に電子が注
入されて情報が書き込まれる一方、他の非選択メモリト
ランジスタへの書き込みが禁止される。

【００５５】書き込み情報が３値以上の多値メモリで
は、選択ワード線のプログラム電圧Ｖ_PPを段階的に変え
る、又は、選択ビット線を段階的に変えることで多値記
憶が可能である。上述した書き込み時のバイアス電圧設
定例１〜３における多値化は、それぞれ基本的な書き込
みサイクルを、選択ワード線ＷＬ３のプログラム電圧Ｖ
_PP、又は選択ビット線ＢＬ１を段階的に変えて繰り返
す。たとえば、図９，図１０の例では、各図（ａ）〜
（ｊ）を一書き込みサイクルとして、各図（ｂ）の選択
ビット線電位を０Ｖ固定でなく各書き込みサイクルごと
に例えば正の方向に段階的に変化させるか、各図（ｅ）
におけるプログラム電圧Ｖ_PPの値を各書き込みサイクル
ごとに段階的に変化させる。このうちプログラム電圧Ｖ
_PPを段階的に変化させる多値記憶では、選択ワード線Ｗ
Ｌ３に連なる非選択メモリトランジスタの誤書き込みを
有効に防止するのに、場合によっては、プログラム電圧
Ｖ_PPに応じて非選択ビット線ＢＬ２又はパス電圧Ｖpass
を変化させて書き込み禁止電圧の設定値を段階的に変え
る必要がある。この制御は、上記バイアス電圧設定例１
〜３の基本的な書き込みサイクルの電圧値、即ち図９，
図１０の例では各図（ｃ）における非選択ビット線への
印加電圧又は各図（ｆ）のパス電圧値を適宜変更するこ
とで対応できる。

【００５６】選択ビット線ＢＬ１の電位を変化させる多
値記憶では、選択ワード線ＷＬ３に印加するプログラム
電圧Ｖ_PPが一定であり、誤書き込み防止のため非選択ビ
ット線電圧を変化させる必要がないばかりか、ワード線
電位に比べ元々低い選択ビット線電圧を変化させるので
制御が容易である等の利点がある。たとえば、いま、選
択ビット線ＢＬ１の電位を０Ｖ，Ｖａ（例えば１Ｖ），
Ｖｂ（例えば２Ｖ），Ｖinhibit （Ｖ１≧Ｖinhibit ≧
Ｖ_CC，０Ｖ＜Ｖａ＜Ｖｂ＜Ｖinhibit ）とした時に書き
込みセルの書き込み後のゲート閾値電圧Ｖthが、それぞ
れ３Ｖ，２Ｖ，１Ｖ，−３Ｖになるとする。このときの
チャネル電位は、それぞれ０Ｖ，１Ｖ，２Ｖ，Ｖ３（又
はＶ３’）となり、ビット線電位に応じて０Ｖから書き
込み禁止電位Ｖ３（又はＶ３’）まで段階的な値をと
る。一方、非選択ビット線ＢＬ２は、常に、書き込み禁
止電圧Ｖ３（又はＶ３’）に設定され、誤書き込みが防
止される。このような多値記憶では、ビット線に印加す
る電圧は比較的に低電圧でよく、ブースタプレート（Ｂ
Ｐ）を用いた多値記憶のようにＢＰに高電圧を印加する
必要がないことから、周辺回路上の負担および消費電力
が小さくて済むといった利点がある。つまり、ブースタ
プレート方式ではビット線の他にもＢＰにも電圧を与え
る必要があり、その電圧が１２Ｖ〜１７Ｖ程度と高電圧
なため、高耐圧な高電圧用トランジスタでデコーダ等の
回路を構成する必要があり周辺回路面積が大きくなり消
費電力も増大するといった不利益がある。これに対し、
このビット線電位を多段変化させる多値記憶では、かか
る不利益がなく高集積、低コスト及び低消費電力である
といった利点を有する。

【００５７】以上の書き込み方法では、上記ブースタプ
レート方式に対する利点に加え、メモリセル列ごとに素
子形成領域（例えば、ウェル）ごとの電圧設定が可能と
なる様に電気的に分離されていることを利用して、非選
択のトランジスタ列のチャネルと素子形成領域との電位
差を緩和することができる。よって、素子形成領域と、
トランジスタ列のチャネル又はソース・ドレイン領域と
ウェルとにより形成されたｐｎ接合にかかる逆方向バイ
アス電圧を、従来より低減できる。このため、従来では
当該ｐｎ接合をブレイクダウンさせないように狭い範囲
でしか設定できなかった書き込み禁止電圧（非選択列の
ドレイン，ソース及びチャネル電位）設定の電圧範囲
（自由度）が、本実施形態では拡大し、素子微細化によ
り益々耐圧が低下する傾向にあるソース・ドレイン領域
又はチャネルとウェル間耐圧を気にすることなく、書き
込み禁止電圧の設定ができるようになる。また、このｐ
ｎ接合の逆方向電圧の低減、書き込み禁止電圧設定の範
囲拡大によって、単一メモリトランジスタに複数ビット
の記憶を行い細かな電圧ステップでの書き込み禁止電圧
設定が要求される多値メモリについて、その書き込み精
度及び信頼性向上が進展する。さらに、単位素子形成領
域（ウェル）への電圧印加により書き込み禁止電圧が昇
圧されるので、ワード線への電圧印加のみによって書き
込み禁止電圧を昇圧する場合に比べ、同じ書き込み禁止
電圧を得るために非選択ワード線に印加するパス電圧を
低くできる。これにより、選択メモリトランジスタと同
じ単位素子形成領域に形成された非選択トランジスタの
書き込みディスターブ（誤書き込み等）を有効に防止で
きる。

【００５８】一方、消去時のバイアス設定は、図８に示
す如く、両ビット線ＢＬ１，ＢＬ２を共に０Ｖ印加と
し、かつ選択ワード線ＷＬ３に０Ｖを印加した状態で、
選択ウェルＷ１に例えば２０Ｖを印加する。このとき、
非選択ウェルＷ２に０Ｖが印加されているので、選択メ
モリトランジスタＭ１３の保持電荷（電子）が基板側に
引き抜かれる一方で、同一ワード線ＷＬ３に連なる非選
択メモリトランジスタＭ２３のチャネルとゲート電極間
には電圧がかからず、当該非選択メモリトランジスタＭ
２３の消去は行われない。つまり、従来はワード線単位
でしか消去できなかったのに対し、本例では個々に電圧
設定可能にウェル分離を行うことによって、選択的にメ
モリトランジスタごとのランダム消去が可能となる。

【００５９】第２実施形態本実施形態は、ＡＮＤ型不揮発性メモリについてであ
る。図１１は、本実施形態に係るＡＮＤ型フラッシュメ
モリのメモリアレイの回路構成と、要部周辺回路を示す
概略構成図である。また、図１２はメモリアレイの一部
について示す平面図、図１３は図１２のＤ−Ｄ線に沿っ
た断面図である。

【００６０】このＡＮＤ型フラッシュメモリは、メモリ
アレイ２０のほかに、第１実施形態と同様、読出制御回
路として制御回路２およびＡ／Ｄコンバータ４を有す
る。

【００６１】本例のＡＮＤ型メモリアレイ２０が、第１
実施形態のＮＡＮＤ型メモリアレイ１と異なるのは、選
択トランジスタＳＴ１１，ＳＴ２１と選択トランジスタ
ＳＴ１２，ＳＴ２２の間に、メモリトランジスタＭ１１
〜Ｍ１１６またはＭ２１〜Ｍ２１６が並列接続されてい
る点である。本例のＡＮＤ型メモリアレイ２０では、図
１２に示すように、このメモリトランジスタを並列接続
する配線層と選択トランジスタのチャネル層を兼ねるソ
ース不純物拡散層２２とドレイン不純物拡散層２４とが
列方向に配置されている。その他の構成、即ちウェル選
択トランジスタＳＷＴ１，ＳＷＴ２、選択トランジスタ
ＳＴ１１，ＳＴ２１，ＳＴ１２，ＳＴ２２、トランジス
タ列ごとに分離されたｐウェルＷ１，Ｗ２、ウェルコン
タクトＷＣ１，ＷＣ２およびビットコンタクトＢＣ１，
ＢＣ２の位置、ビット線ＢＬ１，ＢＬ２の接続関係、共
通線ＣＬとの接続関係等は、第１実施形態と同様であ
る。

【００６２】上記ソース不純物拡散層２２とドレイン不
純物拡散層２４は、図１３に断面で示すように、トレン
チ１４に挟まれたｐウェルＷ１の表面部分で互いに離間
して配置され、これにより、それぞれメモリトランジス
タのソース領域２６とドレイン領域２８とが形成されて
いる。その他の断面構成、即ちｐ型の半導体基板１０、
ｎウェル１２、ｐウェルＷ１、トレンチ１４、層間絶縁
層１８、ビット線ＢＬ１は、第１実施形態と同様であ
る。

【００６３】また、各ビット線ＢＬ１，ＢＬ２に接続さ
れた制御回路２およびＡ／Ｄコンバータ４の構成も、第
１実施形態と同様であり、これによる読み出し動作も基
本的に同じである。したがって、図６および図７の測定
原理を示す図も本実施形態に適用される。

【００６４】ただし、バイアス電圧の値が第１実施形態
と若干異なる。メモリトランジスタＭ１３を読み出す場
合、まず、図１１に示すように、ウェル選択線ＳＷＬ，
選択信号線ＳＧ１，ＳＧ２にハイレベルの電圧（例え
ば、５Ｖ）、選択ワード線ＷＬ３にハイレベルの電圧
（例えば、３Ｖ）、非選択ワード線ＷＬ１，ＷＬ２およ
びＷＬ４〜ＷＬ１６にローレベルの電圧（例えば、−５
Ｖ）をそれぞれ印加する。これにより、ウェル選択トラ
ンジスタＳＷＴ１、選択トランジスタＳＴ１１，ＳＴ１
２および選択メモリトランジスタＭ１３がオンし、非選
択メモリトランジスタＭ１１等がオフする。

【００６５】その後は、第１実施形態と同じ原理でゲー
ト閾値電圧Ｖthを読み出すことができ、第１実施形態と
同様な効果が得られる。すなわち、従来のＡＮＤ型のよ
うに不純物拡散層２２，２４を介して流れる電流を読み
だすのではなく、ソース不純物拡散層２２とｐウェルＷ
１を短絡した状態で、この短絡ノードに所定電圧Ｖinを
印加し、或いはメモリトランジスタＭ１３に所定電流Ｉ
を流したときに、短絡ノードに現出する電圧Ｖｓを読み
とり、しかもこの電圧Ｖｓが自己安定化する際のドレイ
ン電流Ｉd は極めて小さいので、不純物拡散層２２，２
４に従来のように比較的に大きな電流が流れることによ
る変動要因をほぼ排除することができ、高精度な読み出
しが可能となる。とくに、素子分離をＬＯＣＯＳで達成
するＡＮＤ型の場合、不純物拡散層２２，２４の形成後
の酸化によって素子分離領域（ＬＯＣＯＳ）を形成して
いたことから、この酸化時の加熱によって不純物拡散層
２２，２４の抵抗率が設計値からずれてしまい、従来の
読み出し方法では、この抵抗値変動が原因で正確な読み
出しができないといった課題があったが、本読み出し方
法では、そのような抵抗変動があっても読み出し時の電
流値が極めて小さいことから、抵抗変動の影響を受ける
ことがない。その他、何らかの要因で抵抗が経時変化し
ても、これにより高精度な読み出しが阻害されることが
ない。

【００６６】また、ｐウェルは少なくとも行方向、例え
ば行方向の並列トランジスタ群ごとに個々に電圧印加可
能に分離されているので、上記ソースフォロアによるゲ
ート閾値電圧Ｖthの読み出しに好適である。なお、第１
実施形態と同様、制御回路２による所定電圧印加を選択
的に行うこととすれば、ｐウェルを複数のトランジスタ
列ごとに分離することも可能である。

【００６７】ｐウェルが少なくとも行方向に分離されて
いることは、データ読み出しのみならず、書き込み時又
は消去時において第１実施形態と同様な利点をもたら
す。すなわち、書き込みにおいては、メモリトランジス
タのスケーリングに伴うソース・ドレイン又はチャネル
とウェル間の耐圧が低下しても、非選択ウェルに直接、
インヒビット電圧を印加することができるので高いイン
ヒビット電圧の確保が達成される。また、消去において
は、ランダム消去が可能となる。なお、図１４には、本
実施形態のＡＮＤ型フラッシュメモリについての、書込
み時と消去時のバイアス設定値を例示する。

【００６８】第３実施形態本実施形態は、ＮＯＲ型不揮発性メモリについてであ
る。図１５および図１６は、本実施形態に係るＮＯＲ型
フラッシュメモリのメモリアレイの回路構成と、要部周
辺回路を示す概略構成図である。とくに、ＮＯＲ型のう
ち、図１５は書き込みをチャネル全面のＦＮトンネリン
グ注入により行う方式のソース分離ＮＯＲ型、図１６は
ソース線が行方向のセル間で共有された、いわゆるＨｉ
ＣＲ型を示す。なお、ソース線とビット線を兼用化す
る、いわゆる仮想接地型も本発明の適用範囲であるが、
ここでの説明は省略する。特に図示しないが、ＮＯＲ型
においても、読出制御回路として制御回路およびＡ／Ｄ
コンバータを有することは、第１および第２実施形態と
同様である。

【００６９】図１５のソース分離ＮＯＲ型メモリアレイ
３０が第２実施形態のＡＮＤ型メモイアレイ２０と異な
るのは、ウェル分離がメモリアレイの列方向のトランジ
スタＭ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎ（ｎは、例えば数
百〜千数百）ごとになされていること、ビット線ＢＬ
１，ＢＬ２とソース線（この場合、共通線ＣＬ１，ＣＢ
Ｌ２）が列方向に配線されてメモイアレイ外部に引き出
され、これに伴って共通線ＣＬ１，ＣＢＬ２がビット線
ＢＬ１，ＢＬ２と同じ上層配線層（Ａｌ層）で形成され
ること、ビットコンタクト及びソースコンタクトがメモ
リセル毎に（又は、列方向に隣接するセル間で共通に）
設けられていること、選択トランジスタが省略され、ビ
ット線ＢＬ１，ＢＬ２と共通線ＣＬ１，ＣＬ２を図示し
ないカラムデコーダで選択することである。さらに図１
６のＨｉＣＲ型メモリアレイ４０は、ウェル及び共通線
が行方向に隣接するトランジスタ間で共有されている。
この共有された共通線は、この場合、各メモリトランジ
スタのソース側に接続され、この場合のビット線ＢＬ
１，ＢＬ２は各メモリトランジスタのドレイン側に接続
されている。ＨｉＣＲ型では、ウェル及び共通線が行方
向に隣接する２列間で共通化されているので、この共通
化された列を同時に選択することはできない。したがっ
て、書き込み，消去又は読み出し時には、偶数列と奇数
列を分けて制御される。その他の構成、即ちウェル選択
トランジスタＳＷＴ１，ＳＷＴ２、ウェルコンタクトＷ
Ｃ１，ＷＣ２等は、第２実施形態と同様である。

【００７０】また、各ビット線ＢＬ１，ＢＬ２に接続さ
れた制御回路およびＡ／Ｄコンバータの構成も、第１実
施形態と同様であり、これによる読み出し動作も基本的
に同じである。したがって、図６および図７の測定原理
を示す図も本実施形態に適用される。

【００７１】ただし、バイアス電圧の値が第１実施形態
と若干異なる。ソース分離ＮＯＲ型においてメモリトラ
ンジスタＭ１３を読み出す場合、まず、図１５に示すよ
うに、ウェル選択線ＳＷＬにハイレベルの電圧（例え
ば、５Ｖ）、選択ワード線ＷＬ３にハイレベルの電圧
（例えば、３Ｖ）、非選択ワード線ＷＬ１，ＷＬ２およ
びＷＬ４〜ＷＬ１６にローレベルの電圧（例えば、−５
Ｖ）をそれぞれ印加する。これにより、ウェル選択トラ
ンジスタＳＷＴ１および選択メモリトランジスタＭ１３
がオンし、非選択メモリトランジスタＭ１１等がオフす
る。

【００７２】その後は、第１および第２実施形態と同じ
原理でゲート閾値電圧Ｖthを読み出すことができ、同様
な効果が得られる。すなわち、従来のＡＮＤ型のように
不純物拡散層を介して流れる電流を読みだすのではな
く、ソース線（この場合、共通線ＣＬ）とｐウェルＷ１
を短絡した状態で、この短絡ノードに所定電圧Ｖinを印
加し、或いはメモリトランジスタＭ１３に所定電流Ｉを
流したときに、短絡ノードに現出する電圧Ｖｓを読みと
り、しかもこの電圧Ｖｓが自己安定化する際のドレイン
電流Ｉd は極めて小さいので、ソース線抵抗等による読
み出し電流の変動要因をほぼ排除することができ、高精
度な読み出しが可能となる。なお、特に図示しないが、
ＮＯＲ型においてソース線を不純物拡散層等で形成する
ことも可能である。この場合、従来の読み出し方法で
は、ＡＮＤ型と同様にＬＯＣＯＳ酸化時に不純物拡散層
の抵抗率が設計値からずれてしまい、これが原因で正確
な読み出しができないといった課題があったが、本発明
の読み出し方法では、そのようなプロセス上の抵抗変動
があっても読み出し時の電流値が極めて小さいことか
ら、読み出し電圧Ｖｓが抵抗変動の影響を受けることが
ない。その他、なんらかの要因で抵抗が経時変化して
も、これにより高精度な読み出しが阻害されることがな
い。

【００７３】また、ｐウェルは少なくとも行方向、即ち
行方向の並列レストランジスタ群ごとに個々に電圧印加
可能に分離されているので、上記ソースフォロアによる
ゲート閾値電圧Ｖthの読み出しに好適である。なお、第
１および第２実施形態と同様、ｐウェルを複数の並列ト
ランジスタ群ごとに分離することも可能である。ｐウェ
ルが少なくとも行方向に分離されていることは、書き込
み時又は消去時においても第１および第２実施形態と同
様に、すなわち、書き込みにおいてはメモリトランジス
タのソース・ドレイン又はチャネルとウェル間の耐圧が
低下しても高いインヒビット電圧の確保が達成され、ま
た消去においてはランダム消去が可能となる、といった
利点がある。

【００７４】

【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、メモリトランジスタ列と素子形成領域（例え
ば、ｐウェル）の接続をスイッチするウェル選択トラン
ジスタを素子形成領域ごとに有し、また当該短絡ノード
に所定電圧を印加し、或いはメモリトランジスタに所定
電流を流し、かつ当該短絡ノードに現出する電圧を読み
とる読出制御回路を有していることから、ソースフォロ
アによるゲート閾値電圧の読み出しが可能である。

【００７５】本発明に係る不揮発性半導体記憶装置の読
み出し方法によれば、基板バイアス効果により選択メモ
リトランジスタがピンチオフ状態に自動的に制御され、
前記短絡ノードの電位が自己安定的に決まる。このた
め、非選択メモリトランジスタや他の拡散層を流れる電
流値が極めて小さくてすみ、非選択メモリトランジスタ
や他の拡散層の抵抗変動がゲート閾値電圧の読み出しに
与える影響を極めて小さくでき、この結果、読み出し精
度が従来に比べて格段に向上することが可能となる。ま
た、読み出し時にチャネル形成領域とゲート間の電位差
を、少なくともチャネルが反転する程度の小さい値にで
き、この結果、読み出しディスターブを有効に抑制する
ことができる。

【００７６】本発明に係る不揮発性半導体記憶装置の書
き込み方法によれば、行方向に分離された単位素子形成
領域に電圧を印加することから、いわゆるセルフブース
トによる書き込み禁止電圧の設定においてチャネル電位
が高い電圧まで到達でき、ディスターブ耐性を高めて非
選択列への誤書き込みを有効に防止できる。その際に、
メモリトランジスタの微細化によって単位素子形成領域
とソース・ドレイン不純物領域又はチャネルとの間の耐
圧が低下しても、単位素子形成領域に電圧が印加されて
いることにより当該両領域間のｐｎ接合がブレイクダウ
ンしないので、素子信頼性が高い。また、単位素子形成
領域の電圧印加により、非選択ワード線に印加されるパ
ス電圧を低くでき、選択メモリトランジスタと同じ単位
素子形成領域に形成された非選択トランジスタの書き込
みディスターブ（誤書き込み等）を有効に防止できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＮＡＮＤ型フラッ
シュメモリのメモリアレイの回路構成と要部周辺回路を
示す概略構成図である。

【図２】図１のメモリアレイの一部について配置を示す
平面図である。

【図３】図２のＡ−Ａ線に沿った断面図である。

【図４】図２のＢ−Ｂ線に沿った断面図である。

【図５】図２のＣ−Ｃ線に沿った断面図である。

【図６】本発明の読み出し方法の基本原理を示す回路図
である。

【図７】本発明の他の読み出し方法の基本原理を示す回
路図である。

【図８】第１実施形態における書込み時と消去時のバイ
アス電圧設定例を示す表である。

【図９】第１実施形態における書込み時のバイアス電圧
設定例２のオペレーションを示すタイミングチャートで
ある。

【図１０】第１実施形態における書込み時のバイアス電
圧設定例３のオペレーションを示すタイミングチャート
である。

【図１１】本発明の第２実施形態に係るＡＮＤ型フラッ
シュメモリのメモリアレイの回路構成と要部周辺回路を
示す概略構成図である。

【図１２】図１１のメモリアレイの一部について配置を
示す平面図である。

【図１３】図１２のＤ−Ｄ線に沿った断面図である。

【図１４】第２実施形態における書込み時と消去時のバ
イアス設定値を例示する表である。

【図１５】本発明の第３実施形態に係るＮＯＲ型のう
ち、ソース分離ＮＯＲ型フラッシュメモリのメモリアレ
イの回路構成と要部周辺回路を示す概略構成図である。

【図１６】第３実施形態に係るＮＯＲ型のうち、ＨｉＣ
Ｒ型フラッシュメモリのメモリアレイの回路構成と要部
周辺回路を示す概略構成図である。

【図１７】一般的な電流センス形アンプによる読み出し
方法の原理を示す基本回路図である。

【符号の説明】

１…ＮＡＮＤ型メモリアレイ、２…制御回路（読出制御
回路）、４…Ａ／Ｄコンバータ（読出制御回路）、１０
…半導体基板、１２…ｎウェル、１３…トンネル絶縁
膜、１４…トレンチ（素子分離領域）、１５…ゲート間
絶縁膜、１６，１７…ソース・ドレイン領域、１８…層
間絶縁層、１９…ウェル選択のソース領域、２０…ＡＮ
Ｄ型メモリアレイ、２２…ソース不純物拡散層、２４…
ドレイン不純物拡散層、２６…ソース領域、２８…ドレ
イン領域、３０…ソ−ス分離ＮＯＲ型メモリアレイ、５
０…ＨｉＣＲ型メモリアレイ、Ｍ１１等…メモリトラン
ジスタ、ＳＴ１１等…選択トランジスタ、ＳＷＴ１等…
ウェル選択トランジスタ、Ｗ１，Ｗ２…個々に電圧設定
可能に分離されたｐウェル（単位素子形成領域）、ＢＬ
１等…ビット線、ＷＬ１等…ワード線、ＳＧ１，ＳＧ２
…選択信号線、ＣＬ…共通線（共通バイアス線または共
通ソース線）、ＳＷＬ…ウェル選択線、ＢＣ１等…ビッ
トコンタクト、ＷＣ１等…ウェルコンタクト、Ｒ…抵抗
素子、Ｉ…電流源による電流値、Ｖin…印加電圧（又
は、その振幅）、Ｖｓ…ソース電位（又は、その振
幅）。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面側に形成された素子形成
領域にソース不純物領域とドレイン不純物領域とが形成
され、当該両不純物領域に挟まれたチャネル形成領域上
に少なくとも絶縁膜を介してゲート電極を積層してなる
メモリトランジスタを行列状に複数配置してメモリアレ
イが構成されている不揮発性半導体記憶装置の読み出し
方法であって、前記読み出しに際し、前記ソース不純物領域またはドレ
イン不純物領域の何れか一方の不純物領域と選択メモリ
トランジスタが形成された前記素子形成領域とを短絡し
た状態で、他方の不純物領域にバイアス電圧を印加し、
前記一方の不純物領域に抵抗素子を介して所定電圧を印
加したときに、当該抵抗素子と前記一方の不純物領域と
の接続ノードに現出する電圧値を読み取る不揮発性半導
体記憶装置の読み出し方法。
【請求項２】半導体基板の主面側に形成された素子形成
領域にソース不純物領域とドレイン不純物領域とが形成
され、当該両不純物領域に挟まれたチャネル形成領域上
に少なくとも絶縁膜を介してゲート電極を積層してなる
メモリトランジスタを行列状に複数配置してメモリアレ
イが構成されている不揮発性半導体記憶装置の読み出し
方法であって、前記読み出しに際し、前記ソース不純物領域またはドレ
イン不純物領域の何れか一方の不純物領域と選択メモリ
トランジスタが形成された前記素子形成領域とを短絡し
た状態で、当該一方の不純物領域または他方の不純物領
域側に設けた電流源によって所定の電流を両不純物領域
間に流したときに、前記一方の不純物領域と素子形成領
域との接続ノードに現出する電圧値を読み取る不揮発性
半導体記憶装置の読み出し方法。
【請求項３】前記素子形成領域が、少なくとも行方向に
分離されて個々に電位設定可能な複数の単位素子形成領
域から構成されている請求項１に記載の不揮発性半導体
記憶装置の読み出し方法。
【請求項４】前記素子形成領域が、少なくとも行方向に
分離されて個々に電位設定可能な複数の単位素子形成領
域から構成されている請求項２に記載の不揮発性半導体
記憶装置の読み出し方法。
【請求項５】前記メモリトランジスタは、少なくとも３
値以上の記憶状態を有する請求項１に記載の不揮発性半
導体記憶装置の読み出し方法。
【請求項６】前記メモリトランジスタは、少なくとも３
値以上の記憶状態を有する請求項２に記載の不揮発性半
導体記憶装置の読み出し方法。
【請求項７】前記メモリトランジスタは、前記絶縁膜中
に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積された
電荷量に応じてゲート閾値電圧を変化させてデータの書
き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に列方向に直列接続された複数のメモ
リトランジスタとからなるトランジスタ列を行列状に複
数配置させて構成されている請求項１に記載の不揮発性
半導体記憶装置の読み出し方法。
【請求項８】前記メモリトランジスタは、前記絶縁膜中
に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積された
電荷量に応じてゲート閾値電圧を変化させてデータの書
き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に列方向に直列接続された複数のメモ
リトランジスタとからなるトランジスタ列を行列状に複
数配置させて構成されている請求項２に記載の不揮発性
半導体記憶装置の読み出し方法。
【請求項９】前記メモリトランジスタは、前記絶縁膜中
に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積された
電荷量に応じてゲート閾値電圧を変化させてデータの書
き込みと消去を行う不揮発性メモリトランジスタであ
り、前記電荷蓄積手段は、少なくとも前記チャネル形成領域
との対向面内で離散化されている請求項１に記載の不揮
発性半導体記憶装置の読み出し方法。
【請求項１０】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記電荷蓄積手段は、少なくとも前記チャネル形成領域
との対向面内で離散化されている請求項２に記載の不揮
発性半導体記憶装置の読み出し方法。
【請求項１１】半導体基板の主面側に形成された素子形
成領域にソース不純物領域とドレイン不純物領域とが形
成され、当該両不純物領域に挟まれたチャネル形成領域
上に少なくとも絶縁膜を介してゲート電極を積層してな
るメモリトランジスタを行列状に複数配置してメモリア
レイが構成されている不揮発性半導体記憶装置であっ
て、前記素子形成領域が、少なくとも行方向に分離されて個
々に電位設定可能な複数の単位素子形成領域から構成さ
れ、前記メモリアレイの読み出しに際し、前記ソース不純物
領域またはドレイン不純物領域の何れか一方の不純物領
域と選択メモリトランジスタが形成された前記単位素子
形成領域とを短絡した状態で、他方の不純物領域にバイ
アス電圧を印加し、前記一方の不純物領域に抵抗素子を
介して所定電圧を印加したときに、当該抵抗素子と前記
一方の不純物領域との接続ノードに現出する電圧値を読
み取る読出制御回路を有する不揮発性半導体記憶装置。
【請求項１２】半導体基板の主面側に形成された素子形
成領域にソース不純物領域とドレイン不純物領域とが形
成され、当該両不純物領域に挟まれたチャネル形成領域
上に少なくとも絶縁膜を介してゲート電極を積層してな
るメモリトランジスタを行列状に複数配置してメモリア
レイが構成されている不揮発性半導体記憶装置であっ
て、前記素子形成領域が、少なくとも行方向に分離されて個
々に電位設定可能な複数の単位素子形成領域から構成さ
れ、前記メモリアレイの読み出しに際し、前記ソース不純物
領域またはドレイン不純物領域の何れか一方の不純物領
域と選択メモリトランジスタが形成された前記単位素子
形成領域とを短絡した状態で、当該一方の不純物領域ま
たは他方の不純物領域側に設けた電流源によって所定の
電流を両不純物領域間に流したときに、前記一方の不純
物領域と素子形成領域との接続ノードに現出する電圧値
を読み取る読出制御回路を有する不揮発性半導体記憶装
置。
【請求項１３】入力される制御信号に応じて非導通状態
から導通状態に遷移し、前記一方の不純物領域と前記単
位素子形成領域とを非接続状態から接続状態に移行させ
る短絡制御用のトランジスタが、前記単位素子形成領域
ごとに設けられている請求項１１に記載の不揮発性半導
体記憶装置。
【請求項１４】入力される制御信号に応じて非導通状態
から導通状態に遷移し、前記一方の不純物領域と前記単
位素子形成領域とを非接続状態から接続状態に移行させ
る短絡制御用のトランジスタが、前記単位素子形成領域
ごとに設けられている請求項１２に記載の不揮発性半導
体記憶装置。
【請求項１５】前記複数の単位素子形成領域の間隔内
に、隣接した単位素子形成領域よりも前記半導体基板の
深部側方向に深くまで達する素子分離領域が形成されて
いる請求項１１に記載の不揮発性半導体記憶装置。
【請求項１６】前記複数の単位素子形成領域の間隔内
に、隣接した単位素子形成領域よりも前記半導体基板の
深部側方向に深くまで達する素子分離領域が形成されて
いる請求項１２に記載の不揮発性半導体記憶装置。
【請求項１７】前記短絡制御用のトランジスタの一方の
不純物領域と、前記単位素子形成領域とが導電性物質に
より接続されている請求項１１に記載の不揮発性半導体
記憶装置。
【請求項１８】前記短絡制御用のトランジスタの一方の
不純物領域と、前記単位素子形成領域とが導電性物質に
より接続されている請求項１２に記載の不揮発性半導体
記憶装置。
【請求項１９】前記メモリトランジスタは、少なくとも
３値以上の記憶状態を有する請求項１１に記載の不揮発
性半導体記憶装置。
【請求項２０】前記メモリトランジスタは、少なくとも
３値以上の記憶状態を有する請求項１２に記載の不揮発
性半導体記憶装置。
【請求項２１】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に列方向に直列接続された複数のメモ
リトランジスタとからなるトランジスタ列を行列状に複
数配置させて構成されている請求項１１に記載の不揮発
性半導体記憶装置。
【請求項２２】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に列方向に直列接続された複数のメモ
リトランジスタとからなるトランジスタ列を行列状に複
数配置させて構成されている請求項１２に記載の不揮発
性半導体記憶装置。
【請求項２３】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記電荷蓄積手段は、少なくとも前記チャネル形成領域
との対向面内で離散化されている請求項１１に記載の不
揮発性半導体記憶装置。
【請求項２４】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記電荷蓄積手段は、少なくとも前記チャネル形成領域
との対向面内で離散化されている請求項１２に記載の不
揮発性半導体記憶装置。
【請求項２５】半導体基板の主面側に形成された素子形
成領域にソース不純物領域とドレイン不純物領域とが形
成され、当該両不純物領域に挟まれたチャネル形成領域
上に少なくとも絶縁膜を介してゲート電極を積層してな
るメモリトランジスタを行列状に複数配置してメモリア
レイが構成され、前記素子形成領域が、少なくとも行方向に分離されて個
々に電位設定可能な複数の単位素子形成領域から構成さ
れている不揮発性半導体記憶装置の書き込み方法であっ
て、データ書き込み時に、非選択なトランジスタ列の前記ソ
ース不純物領域とドレイン不純物領域の少なくとも何れ
かに所定電圧を設定した後に、当該非選択列の前記単位
素子形成領域に、前記所定電圧と同じ極性の電圧を印加
する不揮発性半導体記憶装置の書き込み方法。
【請求項２６】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に接続された複数のメモリトランジス
タとからなるトランジスタ列を行列状に複数配置させて
構成されている請求項２５に記載の不揮発性半導体記憶
装置の書き込み方法。
【請求項２７】前記所定電圧の設定では、前記ビット線
側の選択トランジスタのゲート印加電圧をＶSG1 ，しき
い値をＶthとしたときに、非選択なトランジスタ列の前
記ソース不純物領域とドレイン不純物領域とが前記ビッ
ト線に電気的に接続されないように、（ＶSG1 −Ｖth）
以上の電圧を当該非選択なトランジスタ列のソース不純
物領域またはドレイン不純物領域に設定する請求項２６
に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２８】データ書き込み時に、非選択なトランジ
スタ列の前記共通線側の選択トランジスタを非導通、前
記ビット線側の選択トランジスタを導通して、前記メモリトランジスタのゲート電極を行方向にそれぞ
れ共通接続した複数のワード線にパス電圧を印加して前
記非選択なトランジスタ列のチャネル電位を昇圧した
後、選択行のワード線に所定のプログラム電圧を印加す
る前に、前記単位素子形成領域への電圧印加を行う請求
項２６に記載の不揮発性半導体記憶装置の書き込み方
法。
【請求項２９】前記メモリトランジスタに少なくとも３
値以上の記憶状態で順次情報を書き込むに際し、選択列
の前記単位素子形成領域への電圧印加は、各記憶状態の
書き込みごとに電圧値を変えて行う請求項２６に記載の
不揮発性半導体記憶装置の書き込み方法。
【請求項３０】半導体基板の主面側に形成された素子形
成領域にソース不純物領域とドレイン不純物領域とが形
成され、当該両不純物領域に挟まれたチャネル形成領域
上に少なくとも絶縁膜を介してゲート電極を積層してな
るメモリトランジスタを行列状に複数配置してメモリア
レイが構成され、前記素子形成領域が、少なくとも行方向に分離されて個
々に電位設定可能な複数の単位素子形成領域から構成さ
れている不揮発性半導体記憶装置の書き込み方法であっ
て、データ書き込み時に、非選択なトランジスタ列の前記ソ
ース不純物領域とドレイン不純物領域の少なくとも何れ
かに所定電圧を設定する前に、当該非選択列の前記単位
素子形成領域に、前記所定電圧と同じ極性の電圧を印加
する不揮発性半導体記憶装置の書き込み方法。
【請求項３１】前記メモリトランジスタは、前記絶縁膜
中に電荷蓄積手段を有し、当該電荷蓄積手段に蓄積され
た電荷量に応じてゲート閾値電圧を変化させてデータの
書き込みと消去を行う不揮発性メモリトランジスタであ
り、前記メモリアレイは、ビット線と共通線の何れか一方と
他方に接続された２つの選択トランジスタと、当該両選
択トランジスタ間に接続された複数のメモリトランジス
タとからなるトランジスタ列を行列状に複数配置させて
構成されている請求項３０に記載の不揮発性半導体記憶
装置の書き込み方法。
【請求項３２】前記所定電圧の設定では、前記ビット線
側の選択トランジスタのゲート印加電圧をＶSG1 ，しき
い値をＶthとしたときに、非選択なトランジスタ列の前
記ソース不純物領域とドレイン不純物領域とが前記ビッ
ト線に電気的に接続されないように、（ＶSG1 −Ｖth）
以上の電圧を当該非選択なトランジスタ列のソース不純
物領域またはドレイン不純物領域に設定する請求項３１
に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３３】データ書き込み時に、前記単位素子形成
領域に電圧を印加した後に、非選択なトランジスタ列の前記共通線側の選択トランジ
スタを非導通、前記ビット線側の選択トランジスタを導
通して、前記メモリトランジスタのゲート電極を行方向にそれぞ
れ共通接続した複数のワード線にパス電圧を印加して前
記トランジスタ列のチャネル電位を昇圧し、選択行のワード線に所定のプログラム電圧を印加する請
求項３１に記載の不揮発性半導体記憶装置の書き込み方
法。
【請求項３４】前記非選択ビット線の印加電圧を（ＶSG
1 −Ｖth）以上とし、非選択なトランジスタ列の前記単位素子形成領域への印
加電圧を、当該非選択トランジスタ列のチャネル電位以
下に設定する請求項３３に記載の不揮発性半導体記憶装
置の書き込み方法。
【請求項３５】前記メモリトランジスタに少なくとも３
値以上の記憶状態で順次情報を書き込むに際し、選択列
の前記単位素子形成領域への電圧印加は、各記憶状態の
書き込みごとに電圧値を変えて行う請求項３０に記載の
不揮発性半導体記憶装置の書き込み方法。