KR100297629B1

KR100297629B1 - 반도체집적회로

Info

Publication number: KR100297629B1
Application number: KR1019980014904A
Authority: KR
Inventors: 다카아키 스즈키
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-10-20
Filing date: 1998-04-27
Publication date: 2001-08-07
Also published as: US5952857A; KR19990036474A; JP3908356B2; JPH11126479A

Abstract

본 발명은 1클록 사이클의 기간 내에서 데이타 변화를 허용하여, 변화후의 신호 레벨을 데이타로서 판독할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

반도체 집적 회로는 소정 기간 내에서 신호 레벨이 변화하는 복수의 입력 신호에 관하여 소정 기간 내에서 가장 늦은 신호 변화 타이밍을 검출하는 타이밍 검출 회로와, 가장 늦은 신호 변화 타이밍에 동기하도록 복수의 입력 신호를 지연시켜 지연 입력 신호를 생성하는 제1 지연 조정 회로와, 지연 입력 신호를 동일한 타이밍에서 판독하는 래치 회로를 포함하는 것을 특징으로 한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT ACHIEVING RELIABLE DATA LATCHING}

본 발명은 일반적으로 반도체 집적 회로에 관한 것이며, 상세하게는 클록 신호에 동기시켜 입력 신호를 래치하는 반도체 집적 회로에 관한 것이다.

클록 신호에 동기하여 동작하는 반도체 장치는 클록 신호 CLK를 입력으로서 수신하여, 클록 신호 CLK를 동기 신호로서 사용하고, 다른 신호의 데이타를 취입한다. 이 때, 클록 신호 CLK의 상승 에지에서 확실히 데이타를 취입하기 위해서는, 상승 에지 보다 셋업 타임 Ts 이전에 데이타가 확정되어 있어야 하며, 상승 에지 후에는 적어도 홀드 타임 Th 동안은 데이타를 유지하여야 한다. 이들 셋업 타임 Ts 및 홀드 타임 Th는 카탈로그에 기재되어 있고, 사용자는 이 카탈로그에 기재한 셋업 타임 Ts 및 홀드 타임 Th가 확보되도록 클록 신호 CLK 및 다른 신호를 반도체 장치에 공급할 필요가 있다.

예컨대, 클록 사이클이 l0ns이고, 셋업 타임 Ts 및 홀드 타임 Th가 각각 3ns인 경우, 클록 신호 CLK의 상승 에지를 중심으로 하여 전후 6ns 동안은 데이타 신호의 유효한 값을 지속시킬 필요가 있다.

반도체 장치의 동작 속도를 향상시키기 위해서는, 클록 신호 CLK의 주파수를 높게 하여, 데이타 입출력 속도를 증가시킬 필요가 있다. 그러나, 예컨대, 클록 사이클을 5ns로 한 경우에는, 셋업 타임 Ts 및 홀드 타임 Th는 비례적으로 각각 1.5ns가 되어, 클록 사이클 5ns 중 3ns인 기간에 사용자는 데이타 유효 기간을 일치시키지 않으면 안된다. 바꾸어 말하면, 클록 사이클 5ns 중 2ns인 동안에 데이타를 변화시키지 않으면 안된다. 이와 같이, 클록 신호 CLK의 주파수가 높아짐에 따라서, 데이타 공급 타이밍에 관하여 사용자측에 요구되는 정밀도가 엄격하게 되기 때문에, 시스템을 구축하는 것이 어렵게 된다.

따라서, 사용자측에게는 이와 같이, 셋업 타임 Ts 및 홀드 타임 Th에서 요구되는 데이타 공급 타이밍이 아니라, 보다 원만한 조건에서 데이타를 공급할 수 있는 것이 바람직하다. 예컨대, 클록 사이클이 5ns인 경우에, 요구되는 데이타 변화 타이밍이 이 클록 사이클과 동일한 5ns의 범위 내에서 허용된다면, 사용자측에게는 가장 원만한 조건이 된다. 즉, 1클록 사이클 기간 내에서 임의의 타이밍에서의 데이타 변화를 허용하여, 변화후의 신호 레벨을 데이타로서 판독하는 구성을 하면, 사용자측은 데이타 변화의 타이밍을 1클록 사이클 기간 내에만 머물게 하면 되고, 시스템을 구축하는 것이 용이하게 된다.

따라서, 본 발명은 1클록 사이클의 기간 내에서 데이타 변화를 허용하여, 변화후의 신호 레벨을 데이타로서 판독할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 의한 신호 입력 회로의 제1 실시예를 나타내는 도면.

도 2는 도 1의 신호 입력 회로의 동작을 설명하기 위한 타이밍 차트.

도 3은 위상 비교 회로(20)의 회로 구성을 나타내는 회로도.

도 4는 지연 제어 회로(21)의 회로 구성을 나타내는 회로도.

도 5는 도 1의 지연 회로(22)의 회로 구성을 나타내는 회로도.

도 6은 본 발명에 의한 신호 입력 회로의 제2 실시예를 나타내는 도면.

도 7은 도 6의 신호 입력 회로의 동작을 설명하기 위한 타이밍 차트.

도 8은 본 발명에 의한 신호 입력 회로의 제3 실시예를 나타내는 도면.

도 9는 본 발명에 의한 신호 입력 회로의 제4 실시예를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

11-1,11-2,15-1,15-2: 래치 회로

12,23,24: NAND 회로

13-1,13-2,13-3: DLL 회로

14,22: 지연 회로

16: 명령 검출 회로

17: 제어 신호 생성 회로

18: 온도·전원 변동 검출 회로

20: 위상 비교 회로

21: 지연 제어 회로

30: 에지 타이밍 비교 회로

60: 2진 카운터

80: 펄스 생성 회로

청구항 1의 발명에서는, 반도체 집적 회로는 복수의 입력 신호에 관하여 소정 기간 내에서 가장 느린 신호 변화 타이밍을 검출하는 타이밍 검출 회로와, 상기 가장 느린 신호 변화 타이밍에 동기하도록 상기 복수의 입력 신호를 지연시켜 지연 입력 신호를 생성하는 제1 지연 조정 회로와, 상기 지연 입력 신호를 동일한 타이밍에서 판독하는 래치 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는, 소정 기간 내에서 신호 레벨 변화를 허용하여, 신호 변화 타이밍이 가장 느린 신호에 모든 입력 신호의 타이밍을 일치시켜 타이밍이 일치하는 입력 신호를 래치 회로에 취입할 수 있다. 따라서, 소정 기간 내에서 신호 레벨이 변화할 때에, 신호 레벨 변화후의 데이타를 확실히 판독하는 것이 가능하게 된다.

청구항 2의 발명에서는, 청구항 1의 반도체 집적 회로에 있어서, 클록 신호를 수신하고, 상기 가장 느린 신호 변화 타이밍에 동기하도록 상기 클록 신호를 지연시키는 제2 지연 조정 회로와, 상기 제2 지연 조정 회로로부터 지연된 클록 신호를 수신하여 소정 지연량 만큼 더 지연시켜 지연 클록 신호를 생성하는 클록 지연 회로를 더 포함하며, 상기 래치 회로는 상기 지연 클록 신호를 동기 신호로서 사용하여 상기 지연 입력 신호를 판독하는 것을 특징으로 한다.

상기 발명에서는, 래치 회로에 의한 데이타 판독을 신호 변화 타이밍이 가장 느린 신호의 타이밍으로부터 소정 시간 만큼 더 지연한 클록 신호를 사용하여 행한다. 따라서, 소정의 셋업 타임 및 홀드 타임을 확보하여, 확실한 데이타 판독을 할 수 있다.

청구항 3의 발명에서는, 청구항 2의 반도체 집적 회로에 있어서, 상기 제1 지연 조정 회로 및 상기 제2 지연 조정 회로는 각각 지연 대상의 신호를 수신하여 가변 지연량 만큼 지연시키는 신호 지연 회로와, 상기 신호 지연 회로에서 지연된 신호의 신호 변화 타이밍과 상기 가장 느린 신호 변화 타이밍을 비교하는 위상 비교 회로와, 상기 위상 비교 회로의 비교 결과에 기초하여 상기 신호 지연 회로에서 지연된 신호의 신호 변화 타이밍과 상기 가장 느린 신호 변화 타이밍이 대략 동일한 타이밍이 되도록 상기 신호 지연 회로의 상기 가변 지연량을 조정하는 지연량 제어 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는, 피드백 제어에 의해서 신호간의 타이밍을 일치시키는 것을 확실히 행할 수 있다.

청구항 4의 발명에서는, 청구항 2의 반도체 집적 회로에 있어서, 상기 타이밍 검출 회로는 상기 복수의 입력 신호의 각각에 대응하여 설치되고 대응하는 입력 신호의 신호 레벨이 변화하면 세트되는 복수의 래치 회로와, 상기 복수의 래치 회로가 모두 세트되면 출력을 변화시키는 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는, 단순한 회로 구성에 의해서 가장 느린 신호 변화 타이밍을 검출할 수 있다.

청구항 5의 발명에서는, 청구항 2의 반도체 집적 회로에 있어서, 상기 소정 기간은 상기 클록 신호의 1사이클인 것을 특징으로 한다.

상기 발명에서는, 1클록 사이클의 기간 내에서 데이타 변화를 허용하여, 변화후의 신호 레벨을 데이타로서 확실히 판독할 수 있다.

청구항 6의 발명에서는, 청구항 2의 반도체 집적 회로에 있어서, 상기 제1 지연 조정 회로 및 상기 제2 지연 조정 회로는 교정 모드에서 동작하는 것을 특징으로 한다.

상기 발명에서는, 교정 모드에서 입력 신호의 지연량 및 클록 신호의 지연량을 적절한 값으로 설정하여, 그 후의 통상의 동작 모드에서 이미 설정된 지연량을 사용하여 확실한 데이타 판독을 실현할 수 있다.

청구항 7의 발명에서는, 청구항 6의 반도체 집적 회로에 있어서, 명령 입력에 의해 상기 교정 모드를 설정하는 명령 검출 회로를 더 포함하는 것을 특징으로 한다.

상기 발명에서는, 교정 모드를 명령 입력에 의해 설정할 수 있다.

청구항 8의 발명에서는, 청구항 6의 반도체 집적 회로에 있어서, 전원 투입을 검출함으로써 상기 교정 모드를 설정하는 전원 투입 검출 회로를 더 포함하는 것을 특징으로 한다.

상기 발명에서는, 교정 모드를 전원 투입에 의해 설정할 수 있다.

청구항 9의 발명에서는, 청구항 6의 반도체 집적 회로에 있어서, 전원 전압 및 온도를 감시하여 변화를 검출함으로써 상기 교정 모드를 설정하는 검출·설정회로를 더 포함하는 것을 특징으로 한다.

상기 발명에서는, 전원 전압 혹은 온도에 변동이 있는 경우에, 자동적으로 교정 모드를 설정할 수 있다.

청구항 10의 발명에서는, 청구항 9의 반도체 집적 회로에 있어서, 상기 검출·설정 회로는 전원 전압 및 온도를 감시하여 변화를 검출하는 검출 회로와, 상기 검출 회로로부터의 통지에 의해 상기 교정 모드를 설정하는 동시에 상기 타이밍 검출 회로가 상기 가장 느린 신호 변화 타이밍을 검출한 횟수를 계산하여 계산치가 소정치가 되면 상기 교정 모드를 해제하는 설정 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는, 전원 전압 혹은 온도에 변동이 있는 경우에, 자동적으로 교정 모드를 설정하는 동시에, 지연량 조정을 소정 횟수 실행한 단계에서 교정 모드를 해제할 수 있다.

이하에 있어서, 본 발명의 실시예를 첨부 도면을 사용하여 설명한다. 도 1은 본 발명에 의한 신호 입력 회로의 제1 실시예를 나타낸다.

도 1의 신호 입력 회로는 래치 회로(11-1,11－2), NAND 회로(12), DLL 회로(13-1∼13-3), 지연 회로(14) 및 래치 회로(15-1,15-2)를 포함한다. DLL 회로(13-1∼13-3)의 각각은 신호의 지연량을 조정하는 지연 조정 회로이고, 위상 비교 회로(20), 지연 제어 회로(21) 및 지연 회로(22)를 포함한다. 래치 회로(11-1,11-2)의 각각은 NAND 회로(23,24)를 포함한다.

도 1의 신호 입력 회로에서는, 클록 신호 CLK의 하강 구간에서 래치회로(11-1,11－2)를 리셋하고, 래치 회로(11-1,11－2)의 출력을 모두 LOW로 한다. 리셋된 후, 래치 회로(11-1)는 입력 신호 A의 하강 구간에서 세트되고, 출력을 HIGH로 한다. 또한, 래치 회로(11-2)는 입력 신호 B의 하강 구간에서 세트되고, 출력을 HIGH로 한다. 래치 회로(11-1,11－2)의 출력은 NAND 회로(12)에 입력된다. 따라서, 래치 회로(11-1,11－2)가 동시에 세트된 타이밍에서, NAND 회로(12)는 LOW를 출력한다. 즉, NAND 회로(12)의 출력이 HIGH에서 LOW로 변화하는 타이밍이 입력 신호 A 및 B 중 가장 느린 신호의 변화 타이밍에 일치하게 된다.

이와 같이, 래치 회로(11-1,11－2)와 NAND 회로(12)는 가장 늦은 신호의 변화 타이밍을 검출하는 타이밍 검출 회로를 구성한다.

또한, 도 1에서는 입력 신호의 수는 2개로서 표시되지만, 입력 신호의 수는 2개 이상의 임의의 수 n이어도 좋다. 이 경우, n입력의 NAND 회로(12)가 출력하는 하강 에지는 n개의 신호 중에 가장 느린 신호의 변화 타이밍에 일치하게 된다.

NAND 회로(12)로부터 출력되는 하강 에지는 DLL 회로(13-1∼13-3)에 입력된다. DLL 회로(13-1)는 또한 클록 신호 CLK를 입력으로서 수신하여, 클록 신호 CLK의 상승 에지와 NAND 회로(12) 출력의 하강 에지가 일치하도록 클록 신호 CLK를 지연시켜 위상을 조정한다. DLL 회로(13-2)는 또한 입력 신호 A를 입력으로서 수신하여, 입력 신호 A의 하강 에지와 NAND 회로(12) 출력의 하강 에지가 일치하도록 입력 신호 A를 지연시켜 위상을 조정한다. 또한, DLL 회로(13-3)는 입력 신호 B를 입력으로서 수신하여, 입력 신호 B의 하강 에지와 NAND 회로(12) 출력의 하강 에지가 일치하도록 입력 신호 B를 지연시켜 위상을 조정한다.

또, DLL 회로(13-1∼13-3)는 하강 에지와 상승 에지의 어떤 조합에 대하여 위상 조정을 행하는가에 따라, 엄밀히 회로 구성이 다르다. 그러나, 후술하는 바와 같이, 대부분 동일한 회로 구성이기 때문에 설명의 간략화를 위해서 그 구성 요소인 위상 비교 회로(20), 지연 제어 회로(21) 및 지연 회로(22)는 동일한 번호로 참조되었다.

DLL 회로(13-1)에서 위상 조정된 클록 신호 CLK는 지연 회로(14)를 통해, 지연 클록 신호 CLK1로서 래치 회로(15-1,15-2)에 공급된다. 또한, DLL 회로(13-2, 13-3)에서 위상 조정된 입력 신호 A 및 B는 각각 지연 입력 신호 A1 및 B1으로서 래치 회로(15-1,15-2)에 공급된다.

DLL 회로(13-1)로부터 출력되는 위상 조정된 클록 신호 CLK는 입력 신호 A 및 B 중에 가장 느린 신호에 동기되어 있다. 또한, 입력 신호 A 및 B를 위상 조정하여 얻을 수 있는 지연 입력 신호 A1 및 B1도 입력 신호 A 및 B 중에 가장 느린 신호에 동기되어 있다. 이 위상 조정된 클록 신호 CLK를 지연 회로(14)에서 소정의 셋업 타임 Ts분 만큼 지연시키고, 지연 클록 신호 CLK1로서 래치 회로(15-1,15-2)에 공급하고 있다. 따라서, 래치 회로(15-1,15-2)는 이 지연 클록 신호 CLK1을 동기 신호로서 사용하여 모든 입력 신호를 확실히 판독할 수 있다.

또한, 상기 동작은 도 1의 신호 입력 회로를 구비한 반도체 장치에 있어서, 교정 모드 중에 행하여진다. 즉, 교정 모드 중에 DLL 회로(13-1∼13-3)의 위상 조정량을 적절한 값으로 설정함으로써, 교정 모드후의 통상의 동작 모드에 있어서, 입력 신호를 확실히 판독하는 것이 가능하게 된다. 래치 회로(15-1,15-2)에 판독된데이타는 반도체 장치 내부의 내부 회로에 공급된다.

도 2는 도 1의 신호 입력 회로의 동작을 설명하기 위한 타이밍 차트이다.

도 2에 도시되는 바와 같이, 클록 신호 CLK가 LOW에서 HIGH로 변화하는 1사이클 내에서 변화하는 신호가 입력 신호 A 및 B로서 공급된다. 입력 신호 A 및 B는 신호선의 배선 길이의 차이, 배선 용량의 차이, 신호 출력 측의 회로 특성의 차이 등의 이유로, 도 2에 도시되는 바와 같이, 다른 타이밍에서 신호 입력 회로에 공급된다.

신호 입력 신호는 DLL 회로(13-2,13-3)에 의해서 입력 신호 A 및 B의 위상을 조정하고, 도 2에 도시되는 바와 같이, 가장 느린 입력 신호에 타이밍이 일치하는 지연 입력 신호 A1 및 B1을 생성한다. 또한, DLL 회로(13-1) 및 지연 회로(14)를 사용하여, 가장 느린 입력 신호의 타이밍으로부터 셋업 타임 Ts 만큼 지연된 지연 클록 신호 CLK1을 생성한다. 이 지연 클록 신호 CLK1을 사용하여 지연 입력 신호 A1 및 B1을 판독한다. 따라서, 지연 회로(14)가 설정하는 적절한 셋업 타임 Ts와 홀드 타임 Th을 확보하면서, 지연 입력 신호 A1 및 B1을 판독할 수 있다.

이렇게 하여 도 1의 신호 입력 회로는 가장 느린 입력 신호의 타이밍에 모든 입력 신호의 타이밍을 일치시키고, 가장 느린 입력 신호의 타이밍으로부터 셋업 타임 Ts 만큼 지연된 지연 클록 신호를 사용하여 이들의 입력 신호를 판독한다. 따라서, 입력 신호가 클록 신호 CLK의 1사이클 내의 어느 곳의 타이밍에서 변화하더라도, 소정의 셋업 타임 Ts 및 홀드 타임 Th을 확보하면서 확실히 입력 신호를 수신할 수 있다.

도 3은 위상 비교 회로(20)의 회로 구성을 나타내는 회로도이다.

도 3의 위상 비교 회로(20)는 에지 타이밍 비교 회로(30), 2진 카운터(60) 및 펄스 생성 회로(80)를 포함한다.

에지 타이밍 비교 회로(30)는 NAND 회로(31∼45), 인버터(46∼51), 커패시터(52,53) 및 NOR 회로(54)를 포함한다. 2진 카운터(60)는 NAND 회로(61∼68)와 인버터(69∼71)를 포함한다. 펄스 생성 회로(80)는 NAND 회로(81∼86)와 복수의 인버터(87∼92)를 포함한다.

에지 타이밍 비교 회로(30)는 입력 신호 S1 및 S2를 수신하여, 입력 신호 S1 및 S2 중 어느 것의 상승 에지가 먼저인지를 판단한다. 또, 하강 에지 사이의 시간적 전후 관계를 판정하는 경우에는, 입력 신호 S1 및 S2를 인버터로 반전하고 나서 에지 타이밍 비교 회로(30)에 입력하면 된다. 또한, 상승 에지 및 하강 에지 사이의 전후 관계를 판정하고 싶은 경우에는, 입력 신호 S1 및 S2 중 하나를 인버터로 반전하고 나서, 도 3의 에지 타이밍 비교 회로에 입력하면 좋다. 입력 신호 S1 및 S2 중 하나가 도 1의 NAND 회로(12)의 출력에 대응하고, 다른 하나가 클록 신호 CLK, 입력 신호 A 혹은 입력 신호 B에 대응한다.

예컨대, 입력 신호 S1의 상승 에지가 선행하는 경우에는, NAND 회로(31,32)로 이루어지는 래치의 출력 L1,L2는 각각 HIGH 및 LOW가 된다. 또한, NAND 회로(33,34)로 이루어지는 래치의 출력 L3,L4도 각각 HIGH 및 LOW가 된다.

그 후, 양방의 입력 신호 S1 및 S2가 HIGH가 되면, NAND 회로(37)의 출력이 LOW가 되고, NOR 회로(54)의 출력이 소정 기간 만큼 HIGH가 된다. 이 NOR 회로(54)로부터의 출력은 NAND 회로(38∼41)로 이루어지는 게이트를 열고, 래치 출력 L1∼L4가 반전되어 NAND 회로(42∼45)로 이루어지는 2개의 래치 회로에 입력된다. 따라서, NAND 회로(42,43)로 이루어지는 래치의 출력 M1,M2는 래치 출력 L1,L2와 같이 각각 HIGH 및 LOW가 된다. 또한, NAND 회로(44,45)로 이루어지는 래치의 출력 M3,M4는 래치 출력 L3,L4와 동일하게 각각 HIGH 및 LOW가 된다.

따라서, 입력 신호 S1의 상승 에지가 선행하는 경우에는, 펄스 생성 회로(80)의 NAND 회로(82)가 출력을 LOW로 변화시키는 것이 된다.

반대로, 입력 신호 S2의 상승 에지가 입력 신호 S1의 상승 에지 보다도 충분히 선행하는 경우에는, 래치 출력 M1,M2는 LOW 및 HIGH가 되고, 래치 출력 M3,M4도 LOW 및 HIGH가 된다. 따라서, 펄스 생성 회로(80)의 NAND 회로(81)가 출력을 LOW로 변화시키는 것이 된다.

입력 신호 S2의 상승 에지가 입력 신호 S1의 상승 에지 보다 선행하지만, 그 시간차가 작은 경우, NAND 회로(35) 및 인버터(49)에 의한 신호 지연의 영향으로 NAND 회로(33,34)로 이루어지는 래치의 출력 L3,L4는 각각 HIGH 및 LOW가 된다. 이 경우, 래치 출력 M1,M2는 LOW 및 HIGH가 되고, 래치 출력 M3,M4는 HIGH 및 LOW가 된다. 따라서, 펄스 생성 회로(80)의 NAND 회로(81,82)는 출력을 HIGH인 그대로 변화시키지 않는다.

이와 같이, 입력 신호 S1 및 S2의 상승 에지 사이의 시간차가 작고, 양방의 상승 에지가 일치하고 있다고 간주하여도 좋은 경우에는, 도 3의 위상 비교 회로는 출력을 생성하지 않는 구성으로 되어 있다.

2진 카운터(60)는 에지 타이밍 비교 회로(30)의 NAND 회로(36)로부터의 신호를 1/2 분주하고, 분주 신호 D1을 인버터(71)로부터 출력하는 동시에, 이 분주 신호의 반전 신호 D2를 인버터(70)로부터 출력한다. NAND 회로(36)로부터의 신호는 입력 신호 S1 및 S2와 동일한 주기의 신호이다. 따라서, 2진 카운터(60)로부터 출력되는 분주 신호 D1이 예컨대, 입력 신호의 짝수번째의 사이클에서 HIGH가 된다고 하면, 분주 신호 D2는 홀수번째의 사이클에서 HIGH가 된다.

펄스 신호 생성 회로(80)에서는 전술한 바와 같이 입력 신호 S1이 선행하는 경우에는 NAND 회로(82)의 출력이 LOW가 되고, 입력 신호 S2가 충분히 선행하는 경우에는 NAND 회로(81)의 출력이 LOW가 된다.

입력 신호 S1이 선행하는 경우에는, NAND 회로(82)의 출력이 복수의 인버터(88)에 의해서 반전되고, HIGH 신호가 NAND 회로(85,86)에 공급된다. NAND 회로(85)에는 분주 신호 D1이 공급되고, NAND 회로(86)에는 분주 신호 D2가 공급된다. 따라서, 이 경우, 펄스 신호 생성 회로(80)는 신호 A 및 B로서 교대로 HIGH 펄스를 출력하게 된다.

입력 신호 S2가 충분히 선행하는 경우에는, NAND 회로(81)의 출력이 복수의 인버터(87)에 의해서 반전되고, HIGH의 신호가 NAND 회로(83,84)에 공급된다. NAND 회로(83)에는 분주 신호 D1이 공급되고, NAND 회로(84)에는 분주 신호 D2가 공급된다. 따라서, 이 경우에는, 펄스 신호 생성 회로(80)는 신호 C 및 D로서 교대로 HIGH 펄스를 출력하게 된다.

이들의 신호 A 내지 D가 도 1의 지연 제어 회로(21)에 공급된다.

도 4는 지연 제어 회로(21)의 회로 구성을 나타내는 회로이다.

지연 제어 회로(21)는 NOR 회로(l01-0∼101-n), 인버터(102-1∼102-n), NAND 회로(103-1∼103-n), NMOS 트랜지스터(104-1∼104-n), NMOS 트랜지스터(105-1∼105-n), NMOS 트랜지스터(106-1∼106-n) 및 NMOS 트랜지스터(107-1∼107-n)를 포함한다. 리셋 신호 RESET가 LOW가 되면, 지연 제어 회로(21)는 리셋된다. 즉, 리셋 신호 RESET가 LOW가 되면, NAND 회로(103-1∼103-n)의 출력이 HIGH가 되고, 인버터(102-1∼102-n)의 출력이 LOW가 된다. NAND 회로(103-1∼103-n)와 인버터(102-1∼102-n)의 각 쌍은 서로의 출력을 서로의 입력으로 함으로써 래치 회로를 형성한다. 따라서, 상기 리셋 신호 RESET에서 설정된 초기 상태는 리셋 신호 RESET가 HIGH로 되돌아가도 유지된다.

이 초기 상태에서는, 도 14에 도시되는 바와 같이, NOR 회로(101-0)의 출력P0는 HIGH이고, NOR 회로(l01-0∼101-n)의 출력 P1∼Pn은 LOW이다. 즉, 출력 P0만이 HIGH이다.

위상 조정 대상의 신호에 관해서, 지연량을 크게 할 필요가 있는 경우에는, 신호선 A 및 B에 교대로 HIGH 펄스를 공급한다. 우선, 신호선 A에 HIGH 펄스가 공급되면, NMOS 트랜지스터(104-1)가 온이 된다. 이 때 NMOS 트랜지스터(106-1)가 온이기 때문에, NAND 회로(103-1)의 출력이 접지에 접속되고, 강제적으로 HIGH에서 LOW로 변화된다. 따라서, 인버터(102-1)의 출력은 HIGH가 되고, 이 상태가 NAND 회로(103-1)와 인버터(102-1)로 이루어지는 래치 회로에 유지된다. 또한, 이 때 출력 P0는 HIGH에서 LOW에 변화하고, 출력 P1은 LOW에서 HIGH로 변화한다. 따라서, 이상태에서는, 출력 P1만이 HIGH가 된다.

이어서, 신호선 B에 HIGH 펄스가 공급되면, NMOS 트랜지스터(104-2)가 온이 된다. 이 때 NMOS 트랜지스터(106-2)가 온으로 되어 있으므로, NAND 회로(103-2)의 출력이 접지에 접속되고, 강제적으로 HIGH에서 LOW로 변화된다. 따라서, 인버터(102-2)의 출력은 HIGH가 되고, 이 상태가 NAND 회로(103-2)와 인버터(102-2)로 이루어지는 래치 회로에 유지된다. 또한, 이 때 출력 P1은 HIGH에서 LOW로 변화하고, 출력 P2는 LOW에서 HIGH로 변화한다. 따라서, 이 상태에서는, 출력 P2만이 HIGH가 된다.

이와 같이, 신호선 A 및 B에 교대로 HIGH 펄스를 공급함으로써, 출력 P0 내지 Pn 중 하나만 HIGH인 출력을 하나씩 오른쪽으로 위치 이동시킬 수 있다.

지연량을 작게 할 필요가 있는 경우에는, 신호선 C 및 D에 교대로 HIGH 펄스를 공급한다. 이 경우의 동작은 상술의 동작과 반대이므로, 상세한 설명은 생략한다.

신호선 C 및 D에 교대로 HIGH 펄스를 공급함으로써, 출력 P0 내지 Pn 중 하나만 HIGH인 출력 P를 하나씩 왼쪽으로 위치 이동시킬 수 있다.

이들의 출력 신호 P0 내지 Pn을 지연 회로(22)에 공급함으로써, 위상 조정 대상의 신호의 지연량을 조정한다.

도 5는 도 1의 지연 회로(22)의 회로 구성을 나타내는 회로도이다.

도 5의 지연 회로(22)는 NAND 회로(111-0∼111-n), 인버터(112-0∼112-n), NAND 회로(113-0∼113-n) 및 인버터(114)를 포함한다. NAND 회로(113-0∼113-n)의입력에는 지연 제어 회로(21)의 출력 P0 내지 Pn이 입력되고, 다른 한편의 입력에는 입력 신호 SI를 인버터(114)에서 반전한 신호가 공급된다. 이 입력 신호 SI가 위상 조정 대상의 신호이다.

출력 P0 내지 Pn 중 하나만이 HIGH이기 때문에, 이 HIGH 신호를 수신하는NAND 회로(113-0∼113-n) 중 하나가 입력 신호 SI를 출력한다. 그 이외의 NAND 회로(113-0∼113-n)는 항상 HIGH를 출력한다. 이 HIGH 출력을 한편의 입력에 수신하는 NAND 회로(111-0∼111-n)는 다른 한편의 입력에 대한 인버터로서 동작한다.

따라서, 예컨대, 출력 Pn-1이 HIGH이고, NAND 회로(113-n-1)가 입력 신호 SI를 출력한다고 하자. 이 경우, 이 입력 신호 SI는 NAND 회로(111-n-1), 인버터(112-n-1),…, NAND 회로(111-0), 인버터(112-0)를 거쳐 전파되고, 출력 신호 SO로서 출력된다.

따라서, 출력 신호 P0 내지 Pn 중 유일하게 HIGH인 신호의 위치에 따라서, 출력 신호 SO의 지연량은 변화하게 된다. 출력 신호 P0가 HIGH인 경우에는, 지연량은 최소이고, 출력 신호 Pn이 HIGH인 경우에는, 지연량은 최대이다.

이와 같이, 도 3의 위상 비교 회로(20)를 사용하여 2개의 신호 사이에서 에지의 전후 관계를 비교하고, 이 전후 관계에 따라서, 도 4의 지연 제어 회로(21)에 의해 도 5의 지연 회로(2)의 지연량을 제어한다. 이로써, 2개의 신호의 에지 타이밍이 일치하도록 한편의 신호의 지연량을 조정할 수 있다. 즉, 도 1의 DLL 회로(13-1∼13-3)에 있어서, 클록 신호 CLK, 입력 신호 A 및 입력 신호 B를 가장느린 신호의 타이밍에 일치시킬 수 있다.

도 6은 본 발명에 의한 신호 입력 회로의 제2 실시예를 나타낸다.

도 6의 신호 입력 회로는 도 1의 래치 회로(11-1,11-2) 및 NAND 회로(12) 대신에, 래치 회로(11A-1,11A-2) 및 NOR 회로(12A)를 포함한다. 도 6의 래치 회로(11A-1,11A-2)의 각각은 NOR 회로(25,26)를 포함한다.

도 7은 도 6의 신호 입력 회로의 동작을 설명하기 위한 타이밍 차트이다. 도 7을 참조하면서, 도 6의 신호 입력 회로의 동작을 설명한다.

도 7에 도시되는 바와 같이, 클록 신호 CLK가 HIGH에서 LOW로 변화하는 1사이클 내에서 변화하는 신호가 입력 신호 A 및 B로서 공급된다. 입력 신호 A 및 B는 신호선의 배선 길이의 차이, 배선 용량의 차이, 신호 출력 측의 회로 특성의 차이 등의 이유로, 도 7에 도시되는 바와 같이, 다른 타이밍에서 신호 입력 회로에 공급된다.

도 6의 신호 입력 회로에서는, 클록 신호 CLK의 상승 래치 회로(11A-1,11A-2)를 리셋하고, 래치 회로(11A-1,11A-2)의 출력을 모두 HIGH로 한다. 리셋된 후, 래치 회로(11A-1)는 입력 신호 A의 상승 구간에서 리셋되어, 출력을 LOW로 한다. 또한, 래치 회로(11A-2)는 입력 신호 B의 상승 구간에서 리셋되어, 출력을 LOW로 한다. 래치 회로(11A-1,11A-2)의 출력은 NOR 회로(12A)에 입력된다. 따라서, 래치 회로(11A-1,11A-2)가 동시에 세트된 타이밍으로 NOR 회로(12A)는 HIGH를 출력한다. 즉, NOR 회로(12A)의 출력이 LOW에서 HIGH로 변화하는 타이밍이 입력 신호 A 및 B 중 가장 느린 신호의 변화 타이밍에 일치하게 된다.

NOR 회로(12A)에서 출력되는 상승 에지는 DLL 회로(13-1∼13-3)에 입력된다. DLL 회로(13-1)는 클록 신호 CLK를 입력으로서 수신하여, 클록 신호 CLK의 상승 에지와 NOR 회로(12A) 출력의 상승 에지가 일치하도록 클록 신호 CLK를 지연시켜 위상을 조정한다. DLL 회로(13-2)는 입력 신호 A를 입력으로서 수신하여, 입력 신호 A의 상승 에지와 NOR 회로(12A) 출력의 상승 에지가 일치하도록 입력 신호 A를 지연시켜 수신한다. DLL 회로(13-3)는 입력 신호 B를 입력으로서 수신하여, 입력 신호 B의 상승 에지와 NOR 회로(12A) 출력의 상승 에지가 일치하도록 입력 신호 B를 지연시켜 위상을 조정한다.

즉, 신호 입력 회로는 DLL 회로(13-2,13-3)에 의해서 입력 신호 A 및 B의 위상을 조정하고, 도 7에 도시되는 바와 같이, 가장 느린 입력 신호에 타이밍이 일치하는 지연 입력 신호 A1 및 B1을 생성한다. 또한, DLL 회로(13-1) 지연 회로(14)를 사용하여, 가장 느린 입력 신호의 타이밍으로부터 셋업 타임 Ts 만큼 지연한 지연 클록 신호 CLK1을 생성한다. 이 지연 클록 신호 CLK1을 사용하여 지연 입력 신호 A1 및 B1을 판독한다. 따라서, 지연 회로(14)가 설정하는 적절한 셋업 타임 Ts와 홀드 타임 Th을 확보하면서, 지연 입력 신호 A1 및 B1을 판독할 수 있다.

제1 실시예의 경우에는, 클록 신호의 1사이클 내에서 HIGH로부터 LOW가 되는 신호를 입력하였지만, 도 2의 실시예의 경우에는, 클록 신호의 1사이클 내에서 LOW로부터 HIGH가 되는 신호를 사용하여 클록 신호 및 입력 신호의 위상 조정을 할 수 있다.

도 8은 본 발명에 의한 신호 입력 회로의 제3 실시예를 나타낸다. 도 8에 있어서, 도 1과 동일한 구성 요소는 동일한 부호로 참조되고, 그 설명은 생략한다.

도 8의 신호 입력 회로에는 도 1의 신호 입력 회로에 덧붙여서, 명령 검출 회로(16)가 설치된다. 명령 검출 회로(16)는 교정 모드를 지정하는 명령 입력이 외부에서 이루어지면, 위상 비교 회로(20) 및 지연 제어 회로(21)를 구동시킨다. 그 후, 통상의 동작 모드를 지정하는 명령 입력이 이루어지면, 위상 비교 회로(20) 및 지연 제어 회로(21)를 정지시킨다. 명령 검출 회로(16)의 구성은 통상의 명령 디코더 등으로 구성하여도 좋고, 위상 비교 회로(20) 및 지연 제어 회로(21)의 구동·정지에 관한 제어는 예컨대, 회로의 전원 공급을 제어하면 좋고, 종래 기술의 범위 내이므로 설명을 생략한다.

또한, 도 8의 명령 검출 회로(16)의 대신에, 반도체 장치의 전원이 투입된 것을 감지하는 파워-온 검출 회로를 설치하여도 좋다. 이 경우, 전원 투입 검출로부터 예컨대, 소정 기간 동안을 교정 모드로 하고, 이 기간만 위상 비교 회로(20) 및 지연 제어 회로(21)를 구동시키는 구성으로 하면 좋다,

도 9는 본 발명에 의한 신호 입력 회로의 제4 실시예를 나타낸다. 도 9에 있어서, 도 1과 동일한 구성 요소는 동일한 부호로 참조되며, 그 설명은 생략한다.

도 9의 신호 입력 회로는 제어 신호 생성 회로(17) 및 온도·전원 변동 검출 회로(18)를 포함한다. 온도·전원 변동 검출 회로(18)는 온도의 변화 및 반도체 장치의 전원 전압의 변화를 감시하여, 변화가 검출된 경우에는 제어 신호 생성 회로(7)에 이것을 통지한다. 제어 신호 생성 회로(17)는 온도 변화 혹은 전원 전압의 변화를 통지 받으면, 동작 모드를 교정 모드로 하고, 위상 비교 회로(20) 및 지연 제어 회로(21)를 구동시킨다. 제어 신호 생성 회로(17)는 NAND 회로(12)로부터 출력되는 하강 에지를 카운트하고, 계산치가 소정치가 되면 교정 모드를 종료하고, 위상 비교 회로(20) 및 지연 제어 회로(21)를 정지시킨다.

온도 변화 혹은 전원 전압의 변화가 생긴 경우에는, 지연 회로(22)의 지연량이 최적치가 아니게 될 가능성이 높다. 도 9의 구성에서는, 이러한 경우에 자동적으로 교정 모드로 설정하는 것으로서, 지연 회로(22)의 지연량을 다시 최적치에 재설정하는 것이 가능하다. 또, 이 경우, 온도·전원 변동 검출 회로(18)의 출력을 반도체 장치 외부에 출력하는 구성으로 하는 것이 바람직하다. 이로써, 사용자는 교정 모드가 설정된 것을 알아서, 교정을 위한 입력 신호를 반도체 장치에 공급할 수 있다.

또한, 제어 신호 생성 회로(17)는 카운터를 포함하는 단순한 논리 회로로 구성가능하고, 온도·전원 변동 검출 회로(18)와 같이 온도 변동 혹은 전원 변동을 검출하는 회로는 종래 기술로 잘 알려진 회로이기 때문에, 상세한 설명은 생략한다.

이상, 본 발명을 실시예에 기초하여 설명하였으나, 본 발명은 전술한 실시예에 한정되지 않으며, 특허청구범위에 기재된 범위 내에서 자유롭게 변형 및 변경이 가능하다.

청구항 1의 발명에서는, 소정 기간 내에서 신호 레벨 변화를 허용하고, 신호 변화 타이밍이 가장 느린 신호에 모든 입력 신호의 타이밍을 일치시켜, 타이밍이일치한 입력 신호를 래치 회로에 취입할 수 있다. 따라서, 소정 기간 내에서 신호 레벨이 변화할 때에, 신호 레벨 변화후의 데이타를 확실히 판독하는 것이 가능하게 된다.

청구항 2의 발명에서는, 래치 회로에 의한 데이타 판독을 신호 변화 타이밍이 가장 느린 신호의 타이밍으로부터 소정 시간 만큼 더 지연된 클록 신호를 이용하여 행한다. 따라서, 소정의 셋업 타임 및 홀드 타임을 확보하여, 확실한 데이타 판독을 할 수 있다.

청구항 3의 발명에서는, 피드백 제어에 의해서 신호간의 타이밍을 일치시키는 것을 확실히 행할 수 있다.

청구항 4의 발명에서는, 단순한 회로 구성에 의해서 가장 느린 신호 변화 타이밍을 검출할 수 있다.

청구항 5의 발명에서는, 1클록 사이클의 기간 내에서 데이타 변화를 허용하여, 변화후의 신호 레벨을 데이타로서 확실히 판독할 수 있다.

청구항 6의 발명에서는, 교정 모드에 있어서 입력 신호의 지연량 및 클록 신호의 지연량을 적절한 값으로 설정하여, 그 후의 통상의 동작 모드에서 이미 설정된 지연량을 사용하여 확실한 데이타 판독을 실현할 수 있다.

청구항 7의 발명에서는, 교정 모드를 명령 입력에 의해 설정할 수 있다.

청구항 8의 발명에서는, 교정 모드를 전원 투입에 의해 설정할 수 있다.

청구항 9의 발명에서는, 전원 전압 혹은 온도에 변동이 있는 경우에, 자동적으로 교정 모드를 설정할 수 있다.

청구항 10의 발명에서는, 전원 전압 혹은 온도에 변동이 있는 경우에, 자동적으로 교정 모드를 설정하는 동시에, 지연량 조정을 소정 횟수 실행한 단계에서 교정 모드를 해제할 수 있다.

Claims

복수의 입력 신호에 관하여 소정 기간 내에서 가장 느린 신호 변화 타이밍을 검출하는 타이밍 검출 회로와,

상기 가장 느린 신호 변화 타이밍에 동기하도록 상기 복수의 입력 신호를 지연시켜 지연 입력 신호를 생성하는 제1 지연 조정 회로와,

상기 지연 입력 신호를 동일한 타이밍에서 판독하는 래치 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

클록 신호를 수신하여 상기 가장 느린 신호 변화 타이밍에 동기하도록 상기 클록 신호를 지연시키는 제2 지연 조정 회로와,

상기 제2 지연 조정 회로로부터 지연된 클록 신호를 수신하여 소정 지연량 만큼 더 지연시켜 지연 클록 신호를 생성하는 클록 지연 회로를 더 포함하며,

상기 래치 회로는 상기 지연 클록 신호를 동기 신호로서 사용하여 상기 지연 입력 신호를 판독하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서,

상기 제1 지연 조정 회로 및 상기 제2 지연 조정 회로의 각각은 지연 대상의 신호를 수신하여 가변 지연량 만큼 지연시키는 신호 지연 회로와,

상기 신호 지연 회로에서 지연된 신호의 신호 변화 타이밍과 상기 가장 느린 신호 변화 타이밍을 비교하는 위상 비교 회로와,

상기 위상 비교 회로의 비교 결과에 기초하여 상기 신호 지연 회로에서 지연된 신호의 신호 변화 타이밍과 상기 가장 느린 신호 변화 타이밍이 대략 동일한 타이밍이 되도록 상기 신호 지연 회로의 상기 가변 지연량을 조정하는 지연량 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서,

상기 타이밍 검출 회로는 상기 복수의 입력 신호의 각각에 대응하여 설치되고 대응하는 입력 신호의 신호 레벨이 변화하면 세트되는 복수의 래치 회로와,

상기 복수의 래치 회로가 모두 세트되면 출력을 변화시키는 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서, 상기 소정 기간은 상기 클록 신호의 1사이클인 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서, 상기 제1 지연 조정 회로 및 상기 제2 지연 조정 회로는 교정 모드에서 동작하는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 명령 입력에 의해 상기 교정 모드를 설정하는 명령 검출 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 전원 투입을 검출함으로써 상기 교정 모드를 설정하는 전원 투입 검출 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 전원 전압 및 온도를 감시하여 변화를 검출함으로써 상기 교정 모드를 설정하는 검출·설정 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제9항에 있어서,

상기 검출·설정 회로는 전원 전압 및 온도를 감시하여 변화를 검출하는 검출 회로와,

상기 검출 회로로부터의 통지에 의해 상기 교정 모드를 설정하는 동시에 상기 타이밍 검출 회로가 상기 가장 느린 신호 변화 타이밍을 검출한 횟수를 계산하여 계산치가 소정치가 되면 상기 교정 모드를 해제하는 설정 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.