KR100370129B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 레이아웃(Layout)의 변경 없이도 실효 채널 길이를 확장시킬 수 있는 반도체 소자에 관한 것으로서, 반도체 기판의 소정영역에 형성되어 필드영역 및 활성영역을 정의하는 소자 격리막과, 상기 활성영역의 상기 반도체 기판의 일영역이 그로브한 형태로 제거되어 정의되며 상기 그로브한 형태의 반도체 기판내에 변화되는 깊이를 갖고 형성되는 채널영역과, 상기 채널영역이 형성된 상기 반도체 기판상에 형성되며 전극물질이 절연물질에 의하여 감싸지는 구조를 갖는 게이트와, 상기 게이트 양측의 반도체 기판에 형성되는 LDD 영역과, 상기 게이트 양측면에 형성되는 절연막 측벽과, 상기 게이트 및 절연막 측벽 양측의 반도체 기판내에 형성되는 소오스 및 드레인 영역을 포함하여 구성된다.

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Method for the Same}
본 발명은 반도체 소자에 관한 것으로 특히, 레이아웃(Layout)의 변경 없이 실효 채널 길이를 확장시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가됨에 따라 동일면적에 필요한 셀의 수가 증가하여 단위 소자의 크기가 점점 줄어들고 있으며, 이로 인하여 숏 채널 효과(Short Channel Effect)가 강화되어 문턱전압(Threshold Voltage)의 롤-오프(Roll-off)가 증가하여 제품의 양산에 있어서 소자의 특성을 제어하기가 더욱 어려워지고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조공정 단면도이다.
종래의 반도체 소자는 도 1e에 도시된 바와 같이, 반도체 기판(11)에 형성되어 필드영역 및 활성영역을 정의하는 필드 산화막(12)과, 상기 반도체 기판(11)상의 일영역에 게이트 산화막(14)과 비정질 실리콘막(15)과 확산 장벽층(16)과 금속막(17)과 마스크막(18)이 차례로 적층되어 형성되는 게이트(19)와, 상기 게이트(19) 하부의 반도체 기판(11)에 형성되는 채널영역(13)과, 상기 게이트(19) 양측 상기 반도체 기판(11)에 형성되는 LDD(Lightly Doped Drain) 영역(20)과, 상기 게이트(19) 양측면에 형성되는 절연막 측벽(21)과, 상기 절연막 측벽(21) 양측 상기 반도체 기판(11)에 형성되는 소오스(22) 영역 및 드레인 영역(23)으로 구성된다.
상기한 종래의 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정으로 반도체 기판(11)에 필드 산화막(12)을 형성하여 필드영역 및 활성영역을 정의한다.
이어, 상기 활성영역의 반도체 기판(11)의 일부분을 노출시키는 마스크를 이용한 채널이온(Channel Ion)의 주입으로 상기 노출된 반도체 기판(11)에 소정깊이로 채널영역(13)을 형성한다.
그리고, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 게이트 산화막(14)을 형성하고, 상기 게이트 산화막(14)상에 비정질 실리콘(Amorphous Si)막(15)과 확산 장벽층(16)과 금속막(17)과 마스크막(18)을 차례로 증착한다.
그리고, 도 1c에 도시된 바와 같이, 포토 및 식각 공정으로 상기 채널 영역(13) 및 그에 인접한 반도체 기판(11)상에 남도록 상기 마스크막(18)과 금속막(17)과 확산 장벽층과(16) 비정질 실리콘막(15)과 게이트 산화막(14)을 선택적으로 제거하여 게이트(19)를 형성한다.
상기 식각 공정에서 도면의 A 부분에 도시된 바와 같이 비정질 실리콘막(15)의 양측이 과도하게 식각되는 언더컷(Undercut) 현상이 발생되어 하부의 실효 채널 길이가 감소하게 된다.
또한, 상기 게이트 산화막(14)과, 비정질 실리콘막(15)과, 확산 장벽층(16)과, 금속막(17)과, 마스크막(18)의 다층으로 구성되는 상기 게이트(19)는 큰 종횡비(aspect Ratio)를 갖게 되어 상기 게이트(19)에 인접한 상기 반도체 기판(11)은 상기 게이트(19)에 의해 쉐이딩(Shading)된다.
이어, 도 1d에 도시된 바와 같이, 상기 게이트(19)를 마스크로 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트(19) 양측의 반도체 기판(11)에 소정깊이로 LDD 영역(20)을 형성한다.
이때, 상기 종횡비가 큰 게이트(19)에 의해 쉐이딩(Shading)되는 상기 게이트(19) 양측의 상기 반도체 기판(11)에는 이온이 주입되지 못함으로 인하여 도면의 B 부분에 도시된 바와 같이 상기 게이트(19)와 LDD 영역(20)은 서로 오버랩(Overlap)되지 않게 된다.
그리고, 도 1e에 도시된 바와 같이 상기 게이트(19)를 포함한 반도체 기판(11)의 전면에 질화막을 증착하고 상기 게이트(19) 양측면에 남도록 상기 질화막을 에치백(Etch-back)하여 절연막 측벽(21)을 형성한다.
이어, 상기 게이트(19) 및 절연막 측벽(21)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 불순물 이온을 주입하여 상기 절연막 측벽(21) 양측의 상기 반도체 기판(11)에 소정 깊이로 소오스 영역(22) 및 드레인 영역(23)을 형성하여 종래 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 게이트의 패터닝(Patterning)시에 상기 비정질 실리콘막에 언더컷 현상이 발생되어 실효 채널 길이가 감소됨으로 인하여 숏 채널(Short Channel) 효과가 강화되므로 반도체 소자의 특성이 크게 열화된다.
둘째, 종횡비가 큰 게이트에 의하여 쉐이딩(Shading)되는 영역에 도펀트(Dopant)가 주사되지 못하여 게이트와 소오스 및 드레인 영역이 서로 오버랩되지 않으므로 반도체 소자에 심각한 불량이 유발된다.
셋째, 게이트 물질이 공기 중에 노출되어 상기 노출된 게이트가 산화됨에 따라서 워드라인이 플로팅(Floating)되는 등의 불량이 발생되므로 반도체 소자의 특성이 크게 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 실효 채널의 길이를 증가시키고 게이트 산화를 방지하여 소자의 신뢰성 및 생산 수율을 향상시키고 집적도를 증가시키는데 적당한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조공정 단면도
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 3a 내지 도 3h는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조공정 단면도
도 5a 내지 도 5d는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 반도체 기판 32 : 필드 산화막
32a : 산화막 33 : 제 1 폴리 실리콘막
34 : 포토레지스트 35 : 트랜치
36 : 채널영역 37 : 게이트 절연막
38 : 비정질 실리콘막 39 : 확산 장벽층
40 : 금속막 41 : 마스크막
42 : 게이트 43 : LDD 영역
44 : 절연막 측벽 45 : 소오스 영역
46 : 드레인 영역 47 : 제 2 폴리 실리콘막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판의 소정영역에 형성되어 필드영역 및 활성영역을 정의하는 소자 격리막과, 상기 활성영역의 상기 반도체 기판의 일영역이 그로브한 형태로 제거되어 정의되며 상기 그로브한 형태의 반도체 기판내에 변화되는 깊이를 갖고 형성되는 채널영역과, 상기 채널영역이 형성된 상기 반도체 기판상에 형성되며 전극물질이 절연물질에 의하여 감싸지는 구조를 갖는 게이트와, 상기 게이트 양측의 반도체 기판에 형성되는 LDD 영역과, 상기 게이트 양측면에 형성되는 절연막 측벽과, 상기 게이트 및 절연막 측벽 양측의 반도체 기판내에 형성되는 소오스 및 드레인 영역을 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성되는 본 발명의 반도체 소자의 제조방법은 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리막을 형성하는 단계와, 상기 반도체 기판상에 폴리 실리콘막을 증착하는 단계와, 상기 활성영역의 반도체 기판의 일영역이 노출되도록 상기 폴리 실리콘막을 제거하여 트랜치를 형성하고, 상기 트랜치 하부의 노출된 상기 반도체 기판을 그로브한 형태로 제거하여 채널 영역을 정의하는 단계와, 채널이온을 주입하여 상기 채널 영역이 정의된 반도체 기판에 채널 영역을 형성하는 단계와, 상기 트랜치를 포함한 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와, 상기 트랜치 포함한 상기 반도체 기판의 전면에 제 1 반도체막을 형성하고 상기 트랜치 하부에만 남도록 이를 에치백하는 단계와, 상기 제 1 반도체막을 포함한 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 제 2 반도체막을 형성하고 상기 트랜치 내부에만 남도록 이를 에치백하는 단계와, 상기 트랜치 내부가 모두 채워지도록 상기 제 2 반도체막상에 캡절연막을 형성하여 단계와, 상기 폴리 실리콘막상의 층간 절연막과 게이트 절연막을 차례로 제거하고, 상기 폴리 실리콘막을 제거하여 상기 게이트 절연막과 제 1 반도체막과 층간 절연막과 제 2 반도체막과 캡절연막으로 이루어진 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 3a 내지 도 3h는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 5a 내지 도 5d는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자는 도 2g에 도시된 바와 같이, 반도체 기판(31)의 소정영역에 활성영역 및 필드영역을 정의하는 필드 산화막(32)이 형성되고 상기 활성영역의 반도체 기판(31)의 일영역이 그로브(Groove)한 형태로 제거되어 채널영역(36)이 정의된다.
그리고, 상기 채널영역(36)이 정의된 반도체 기판(31)에 소정 깊이로 채널영역(36)이 형성되고, 상기 채널영역(36)이 형성된 반도체 기판(31)상에 실린더 형태의 게이트 절연막(37)이 형성된다.
그리고, 상기 게이트 절연막(37)의 실린더 구조의 하부에 일정한 높이로 비정질 실리콘막(38)이 형성되고, 상기 비정질 실리콘막(38)과 상기 게이트절연막(37)의 표면을 따라서 실린더 형태의 확산 장벽층(39)이 형성된다.
그리고, 상기 확산 장벽층(39)의 실린더 구조의 내부가 모두 채워지도록 금속막(40)과 마스크막(41)이 차례로 적층 형성되어, 상기 게이트 절연막(37)과 비정질 실리콘막(38)과 확산 장벽층(39)과 금속막(40)과 마스크막(41)으로 구성되는 게이트(42)가 형성된다.
여기에서 상기 게이트(42)는 비정질 실리콘막(38)과 금속막(40)으로 이루어진 이중 게이트(Dual Gate) 구조이며, 게이트 물질인 상기 비정질 실리콘막(38)과 금속막(40)은 확산 장벽층(39)으로 서로 절연되고 상기 게이트 절연막(37)과 마스크막(41)으로 완전히 감싸져서 상기 게이트 물질이 공기 중에 노출되어 산화되지 않도록 구성된다.
그리고, 상기 게이트(42) 양측의 상기 반도체 기판(31)에 LDD 영역(43)이 형성되고 상기 게이트(42) 양측면에 절연막 측벽(44)이 형성된다.
그리고, 상기 절연막 측벽(44) 양측의 상기 반도체 기판(31)에 소정 깊이로 소오스 영역(45) 및 드레인 영역(46)이 형성된다.
상기와 같이 구성되는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 도 2a에 도시된 바와 같이, STI 공정으로 반도체 기판(31)에 필드 산화막(32)을 형성하여 필드 영역 및 활성영역을 정의한다.
이어, 상기 반도체 기판(31)의 전면에 제 1 폴리 실리콘막(33)을 증착한다.
그리고, 도 2b에 도시된 바와 같이 상기 제 1 폴리 실리콘막(33)의 전면에 포토레지스트(34)를 도포하고 노광 및 현상 공정으로 상기 제 1 폴리 실리콘막(33)의 일부분이 노출되도록 상기 포토레지스트(34)를 패터닝한다.
그리고, 상기 패터닝된 포토레지스트(34)를 마스크로 이용하여 상기 노출된 제 1 폴리 실리콘막(33)을 제거하여 트랜치(35)를 형성한 후에, 그 하부의 반도체 기판(31)을 그로브(Groove)한 형태로 식각하여 채널영역(36)을 정의한다.
이어, 상기 패터닝된 포토레지스트(34)를 마스크로 이용한 채널이온 주입으로 상기 그로브한 형태로 식각된 반도체 기판(31)에 소정깊이로 채널영역(36)을 형성한 후, 상기 포토레지스트(34)를 제거한다.
그리고, 도 2c에 도시된 바와 같이 상기 트랜치(35)를 포함한 반도체 기판(31)의 전면에 게이트 절연막(37)을 형성하고 화학기상증착법(CVD : Chemical Vapor Deposition)으로 상기 게이트 절연막(37)상에 비정질 실리콘막(38)을 증착한 후, 상기 트랜치(35) 하부의 게이트 절연막(37)상에만 남도록 상기 비정질 실리콘막(38)을 블랭킷 에치(Blanket etch)한다.
여기에서 상기 게이트 절연막(37)은 산화막을 성장시키어 형성하거나, 화학기상증착법(CVD)으로 산화물, 질화물, 산화질화물(Oxynitride) 등을 증착하여 형성하거나, 산화막을 성장시킨 후 플라즈마(Plasma), 열처리, 이온주입(Implant) 등의 후속공정으로 상기 산화막상에 질화물 또는 산화질화물(Oxynitride) 등을 증착하여 형성한다.
그리고, 도 2d에 도시된 바와같이 상기 트랜치(35)를 포함한 반도체 기판(31)의 전면에 확산 장벽층(39)과 금속막(40)을 차례로 증착하고 상기 트랜치(35) 하부의 상기 확산 장벽층(39)상에만 남도록 상기 금속막(40)을 블랭킷에치(Blanket etch)한 후, 상기 트랜치(35)를 포함한 반도체 기판(31)의 전면에 마스크막(41)을 증착한다.
이때, 상기 확산 장벽층(39)은 텅스텐 질화막 내지 실리콘 질화막(SiNx) 등을 포함하는 질화물질 중 어느 하나로 구성되며, 상기 금속막(40)은 텡스텐(W), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 고융점 금속 중 어느 하나를 사용하여 형성한다.
그리고, CMP 공정으로 도 2e에 도시된 바와 같이 상기 제 1 폴리 실리콘막(33)의 상부면이 노출되도록 상기 마스크막(41)과 확산 장벽층(39)과 게이트 절연막(37)을 제거한다.
이어, 도 2f에 도시된 바와 같이 상기 제 1 폴리 실리콘막(33)을 제거하여 게이트 절연막(37)과 비정질 실리콘막(38)과 확산 장벽층(39)과 금속막(40)과 마스크막(41)으로 구성되는 게이트(42)를 형성한다.
이어, 상기 게이트(42)를 마스크로 이용하여 저농도 불순물 이온을 주입하여 상기 게이트(42) 양측의 상기 반도체 기판(41)에 LDD 영역(43)을 형성한다.
그리고, 도 2g에 도시된 바와 같이 상기 반도체 기판(31)의 전면에 절연막을 증착한 후, 상기 게이트(42) 양측면에 남도록 상기 절연막을 에치백하여 절연막 측벽(44)을 형성한다.
여기에서 상기 절연막은 산화막 또는 질화막을 증착하여 형성하거나, 산화막을 증착한 후 산화막상에 질화막을 적층하여 형성하거나, 질화막을 증착한 후 질화막상에 산화막을 적층하여 형성한다.
이어, 상기 게이트(42) 및 상기 절연막 측벽(44)을 마스크로 이용한 고농도 불순물 이온의 주입으로 상기 절연막 측벽(44) 양측의 상기 반도체 기판(31)에 소정 깊이로 소오스 영역(45) 및 드레인 영역(46)을 형성하여 본 발명의 제 1 실시예에 따른 반도체 소자를 완성한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 구조는 본 발명의 제 1 실시예와 동일하며, 그 제조방법은 도 3a 내지 도 3h에 도시된 바와 같이 반도체 기판(31)에 필드 산화막(32)을 형성하여 필드영역 및 활성영역을 정의한다.
그리고, 상기 반도체 기판(31)의 전면에 제 1 폴리 실리콘막(33)을 증착하고, 상기 활성영역의 반도체 기판(31)의 일영역이 노출되도록 제 1 폴리 실리콘막(33)을 제거하여 트랜치(35)를 형성한 후에 열산화 공정으로 상기 노출된 반도체 기판(31)에 산화막(32a)을 성장시킨다.
이때, 상기 산화막(32a)은 노출된 반도체 기판(31)의 상부뿐만아니라, 상기 반도체 기판(31)의 내부에까지 그로브한 형태로 형성된다.
이어, 상기 산화막(32a)을 제거하여 상기 반도체 기판(31)에 채널영역(36)을 정의한다.
그리고, 이후 공정은 본 발명의 제 1 실시예에의 공정과 동일하므로 이하 생략한다.
본 발명의 제 3 실시예에 따른 반도체 소자는 도 4d에 도시된 바와 같이 싱글 게이트(Single Gate) 구조를 갖는다.
즉, 상기 본 발명의 제 1 실시예에 따른 반도체 소자의 게이트는 비정질 실리콘막(38)과 금속막(40)으로 이루어진 이중 게이트 구조이고, 게이트 물질인 상기 비정질 실리콘막(38)과 금속막(40)은 확산 장벽층(39)으로 서로 절연되고 게이트 절연막(37)과 마스크막(41)으로 상기 게이트 물질이 완전히 감싸지는 구조를 갖는다.
반면에 본 발명의 제 3 실시예에 따른 게이트(42)는 제 2 폴리 실리콘막(47)으로 이루어진 싱글 게이트이며, 게이트 물질인 상기 제 2 폴리 실리콘막(47)은 게이트 절연막(37)과 마스크막(41)으로 완전히 감싸지는 구조를 갖는다.
그리고, 본 발명의 제 4 실시예에 따른 반도체 소자의 제조방법은 도 5a 내지 도 5에 도시되어 있다.
본 발명의 제 1 실시예에 따른 반도체 소자는 게이트(42)를 형성할 때에 비정질 실리콘막(38)과 금속막(40)을 각각 증착한 직후에 상기 게이트 절연막(37) 내지 확산 장벽층(39)의 하부에만 남도록 이를 블랭킷 에치(Blanket etch)하여 공정을 진행하였다,
그러나, 본 발명의 제 4 실시예에서는 상기 비정질 실리콘막(38)과 금속막(40)을 블랭킷 에치(Blanket etch)하는 공정없이 게이트(42)를 형성하는 방법이다.
즉, 채널영역(36)이 형성된 상기 반도체 기판(31) 및 상기 제 1 폴리 실리콘막(33)상에 게이트 절연막(37)과 비정질 실리콘막(38)과 확산 장벽층(39)과 금속막(40)과 마스크막(41)을 차례로 적층 형성한 후에 CMP(Chemical Mechanical Poilshing) 공정으로 상기 제 1 폴리 실리콘막(33)이 노출되도록 상기마스크막(41)과 금속막(40)과 확산 장벽층(39)과 비정질 실리콘막(38)과 게이트 절연막(37)을 제거하고, 상기 제 1 폴리 실리콘막(33)을 제거하여 게이트(42)를 형성하는 방법이다.
따라서, 상기 게이트(42)의 구조는 도 5d에 도시된 바와 같이, 트랜치(35)가 형성된 반도체 기판(31)상에 적층 형성되는 실린더 형태의 게이트 절연막(37)과, 비정질 실리콘막(38)과, 확산 장벽층(39)과, 금속막(40)과, 상기 실린더 형태의 금속막(40)의 오목한 부분을 채워 형성되는 마스크막(41)으로 구성된다.
그 외의 구조는 본 발명의 제 1 실시예에 따른 반도체 소자의 구조와 동일하므로 이하 생략한다.
상기와 같은 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 하부의 구조를 그로브한 형태로 형성하여 레이아웃의 변경 없이 실효 채널 길이를 효과적으로 확장시킬 수 있으므로 반도체 소자의 집적도를 증가시킬 수 있다.
둘째, 실효 채널 길이를 효과적으로 확장할 수 있으므로 보다 안정적이고 신뢰성 높은 반도체 소자를 얻을 수 있다.
셋째, 폴리 실리콘막의 언더컷(Under Cut) 현상을 방지하여 실효 채널 길이를 효과적으로 증가시킬 수 있으므로 보다 신뢰성 높은 반도체 소자를 얻을 수 있다.
넷째, 게이트 하부 패턴에 의하여 소오스 및 드레인의 측면 크기를 정확히 조절할 수 있으므로 반도체 소자의 신뢰도를 향상시킬 수 있다.
다섯째, 게이트가 모두 절연막으로 감싸져 있으므로 게이트 물질의 노출로 인한 게이트 산화를 방지하여 워드라인 플로팅(Floating) 현상과 같은 불량을 방지할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판의 소정영역에 형성되어 필드영역 및 활성영역을 정의하는 소자 격리막과;
    상기 활성영역의 상기 반도체 기판의 일영역이 그로브한 형태로 제거되어 정의되며 상기 그로브한 형태의 반도체 기판내에 변화되는 깊이를 갖고 형성되는 채널영역과;
    상기 채널영역이 형성된 상기 반도체 기판상에 형성되며 전극물질이 절연물질에 의하여 감싸지는 구조를 갖는 게이트와;
    상기 게이트 양측의 반도체 기판에 형성되는 LDD 영역과;
    상기 게이트 양측면에 형성되는 절연막 측벽과;
    상기 게이트 및 절연막 측벽 양측의 반도체 기판내에 형성되는 소오스 및 드레인 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 게이트는 상기 채널영역이 형성된 반도체 기판상에 형성되는 실린더 형태의 게이트 절연막과;
    상기 게이트 절연막의 실린더 구조의 내부에 일정한 높이로 형성되는 제 1 반도체막과;
    상기 게이트 절연막 및 제 1 반도체막의 표면상에 형성되는 실린더 형태의 층간 절연막과;
    상기 층간 절연막의 실린더 구조의 내부가 모두 채워지도록 적층하여 형성되는 제 2 반도체막과 캡절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서, 상기 게이트는 상기 채널영역이 형성된 반도체 기판상에 형성되는 실린더 형태의 게이트 절연막과;
    상기 게이트 절연막의 실린더 구조 내부에 일정한 높이로 형성되는 반도체막과;
    상기 게이트 절연막의 실린더 구조의 내부가 모두 채워지도록 상기 반도체막상에 형성되는 캡절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서, 상기 게이트는 상기 채널영역이 형성된 반도체 기판상에 형성되는 실린더 형태의 게이트 절연막과;
    상기 게이트 절연막의 실린더 구조 내부에 차례로 적층 형성되는 실린더 구조의 제 1 반도체막과, 층간 절연막과, 제 2 반도체막과;
    상기 제 2 반도체막의 실린더 구조의 내부를 모두 채워서 형성되는 캡절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  5. 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리막을 형성하는 단계;
    상기 반도체 기판상에 폴리 실리콘막을 증착하는 단계;
    상기 활성영역의 반도체 기판의 일영역이 노출되도록 상기 폴리 실리콘막을 제거하여 트랜치를 형성하고, 상기 트랜치 하부의 노출된 상기 반도체 기판을 그로브한 형태로 제거하여 채널 영역을 정의하는 단계;
    채널이온을 주입하여 상기 채널 영역이 정의된 반도체 기판에 채널 영역을 형성하는 단계;
    상기 트랜치를 포함한 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;
    상기 트랜치 포함한 상기 반도체 기판의 전면에 제 1 반도체막을 형성하고 상기 트랜치 하부에만 남도록 이를 에치백하는 단계;
    상기 제 1 반도체막을 포함한 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 트랜치를 포함한 반도체 기판의 전면에 제 2 반도체막을 형성하고 상기 트랜치 내부에만 남도록 이를 에치백하는 단계;
    상기 트랜치 내부가 모두 채워지도록 상기 제 2 반도체막상에 캡절연막을 형성하여 단계;
    상기 폴리 실리콘막상의 층간 절연막과 게이트 절연막을 차례로 제거하고, 상기 폴리 실리콘막을 제거하여 상기 게이트 절연막과 제 1 반도체막과 층간 절연막과 제 2 반도체막과 캡절연막으로 이루어진 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서, 상기 반도체 기판의 일영역을 노출시키는 상기 폴리 실리콘을 마스크로 이용하여 그 하부의 반도체 기판을 그로브한 형태로 식각하여 상기 채널 영역을 정의함을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5항에 있어서, 상기 반도체 기판의 일영역을 노출시키는 상기 폴리 실리콘을 마스크로 이용한 열산화 공정으로 그 하부의 반도체 기판에 산화막을 형성한 후에 상기 산화막을 제거하므로써 상기 반도체 기판을 그로브한 형태로 형성하여 채널 영역을 정의함을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5항에 있어서, 상기 제 1 반도체막과 제 2 반도체막을 에치백하는 공정 없이 상기 게이트 절연막상에 제 1 반도체막과 층간 절연막과 제 2 반도체막과 캡절연막을 차례로 증착하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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