KR100277308B1 - 반도체장치 - Google Patents

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KR100277308B1
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semiconductor device
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토시야 이시오
히로유키 나카니시
토모요 마루야마
카츠노부 모리
카츠유키 타루이
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

다이 패드의 적어도 한쪽 면에 절연재료 및 배선 패턴을 제공한다. 배선 패턴의 배선은 2개의 리드군중 한쪽의 리드군에 포함되는 적어도 한 개의 이너 리드가 그 리드군과 대향하는 반도체 칩 측변을 제외한 측변 근방의 소자 형성면상에 배치되어 있는 전극 패드와 전기적으로 접속되도록 패터닝됨과 동시에 다른 쪽의 리드군에 포함되는 적어도 한 개의 이너 리드가 그 리드군과 대향하는 반도체 칩 측변을 제외한 측변 근방의 소자 형성면상에 배치되어 있는 전극 패드와 전기적으로 접속되도록 패터닝된다. 모든 종류의 반도체 칩에 대한 복수칩-1-팩케이지화를 도모할 수 있는 반도체 장치를 실현한다. 반도체 칩의 설계 변경을 피하여 장치의 비용 절감 및 개발 기간의 단축화를 도모한다.

Description

반도체 장치
본 발명은 경량 및 소형의 전자 기기에 탑재시킬 수 있는 반도체 장치에 관한 것이다.
종래부터, 도 38 및 도 39에 도시한 바와 같이, 반도체 칩(51)을 1개만 내장하는 반도체 장치가 종종 제안되고 있다 (종래 기술 1로 한다). 상기 반도체 장치는 통상 이하와 같이 하여 제조된다. 즉, 리드 프레임(54)에 형성된 다이 패드(55)상에 은 페이스트 등의 열경화형의 다이 접착재료(53)를 사용하여 반도체 칩(51)을 탑재한다(이하, 다이 본딩이라 칭한다). 이어, 상기 다이 접착재료(53)를 열처리에 의해 경화시키고 반도체 칩(51)을 다이 패드(55)에 고정한다(다이 본딩 공정).
그후, 반도체 칩(51)의 소자 형성면에 형성된 전극 패드(52)와 리드 프레임(54)에 형성된 이너 리드(56)를 금 와이어 등의 본딩 와이어(59)에 의해 전기적으로 접속한다(와이어 본딩 공정). 또한 이들을 몰딩 수지(60) 등으로 몰딩시킨 후 몰딩 수지(60)가 아우터 리드(57) 사이에 유출되지 않도록 리드 프레임(54)에 형성된 타이 바(tie bar, 도시되지 않음) 및 다이 패드(55)를 유지하기 위해 형성된 서포트 리드(58)를 절단하고 아우터 리드(57)를 소망하는 형상으로 굽혀(포밍) 완성품으로 된다.
한편, 근년에는 전자 기기의 소형화, 경량화의 요구에 따라 반도체 장치의 메모리의 증대화도 요구되고 있다. 따라서 상기 종래 기술 1을 진전시켜 도 40 및 도 41에 도시한 바와 같이 다이 패드(55)의 표리 양면에 2개의 반도체 칩(51a, 51b)을 탑재하도록한 반도체 장치도 제안되어 있다(종래 기술 2로 한다). 상기 반도체 장치는 반도체 칩(51a, 51b)의 표리(반도체 칩(51a, 51b)의 소자 형성면과는 반대측 면) 사이가 서로 대향하도록 예컨대 일본국 특허출원 평성 6-297059호 등에서 제안된 방법에 의해 제조된다.
요컨대, 먼저 다이 패드(55)의 한쪽 면에 은 또는 무은 페이스트 등의 페이스트상의 다이 접착 재료(53)를 사용하여 반도체 칩(51a)을 탑재한다. 이어, 상기 다이 접착재료(53)를 열경화시켜 반도체 칩(51a)을 다이 패드(55)에 고정한다. 이어서, 다이 패드(55)의 다른 쪽 면에 대해서도 동일한 페이스트상의 다이 접착재료(53)를 사용하여 반도체 칩(51b)을 탑재하고 상기 다이 접착재료(53)를 열경화시켜 반도체 칩(51b)을 다이 패드(55)에 고정한다.
그후, 한쪽의 반도체 칩(51a)의 전극 패드(52a)와 이너 리드(56)를 금 와이어 등의 본딩 와이어(59a)로 와이어 본딩한다. 이어, 다른쪽의 반도체 칩(51b)에 대해서도 동일하게 전극 패드(52b)와 이너 리드(56)를 본딩 와이어(59b)로 와이어 본딩하여 접속한다. 그후 공정은 상기 종래 기술 1과 동일하다.
그런데, 메모리를 2배로 하기 위해 다이 패드(55)의 표리 양면에 반도체 칩(51a, 51b)을 탑재하는 종래의 반도체 장치에서는 본딩 와이어(59a, 59b)의 길이 및 각도는 전극 패드(52a, 52b)의 레이 아웃에 의존한다. 요컨대, 전극 패드(52a, 52b)의 배선 위치에 따라서 본딩 와이어(59a, 59b)가 길게되기도 하고 인접 와이어 들이 교차하는 수가 있다. 즉, 수지 몰딩 할 때의 응력에 의해 예컨대 본딩 와이어(59a)가 반도체 칩(51a) 또는 인접 와이어와 쇼트되기도 하고 본딩 와이어(59a)의 오픈(본딩 와이어가 끊어지는 등의 현상)이 발생하는 수가 있다.
이 때문에 반도체 칩(51a, 51b)이 예컨대 동종의 칩(동일 칩 크기, 동일 실리콘 기판, 및 동일 기판 전위로 동작하는 칩)인 경우, 도 40에 도시한 바와 같이 반도체 칩(51a) 및 반도체 칩(51b)의 각 소자 회로 패턴(전극 패드(52a, 52b)를 포함)을 미러(mirror) 반전시켜 형성하지 않으면 안된다.
한편, 반도체 칩(51a, 51b)이 예컨대 상이한 종류의 칩(상이한 칩 크기, 상이한 기판 전위로 동작하는 칩 등)인 경우에는 전극 패드(52a, 52b)가 각각 무질서하게 설치되어 있기 때문에 한방향 또는 양방향의 반도체 칩(51a, 51b)의 전극 패드(52a, 52b)의 배선을 변경하지 않으면 안된다.
이와 같이, 종래의 2칩 1팩케이지의 반도체 장치의 구성으로는 전극 패드(52a, 52b)의 레이 아웃상의 문제에 의해 반도체 칩(51a, 51b)의 적어도 한쪽의 설계를 변경하지 않으면 안된다. 그 결과, 장치의 개발 기간이 길게되는 문제가 생긴다.
또한, 반도체 칩(51a, 51b)이 동종의 칩인지의 여부에 상관없이 전극 패드(52a) 또는 전극 패드(52b)의 배선만을 변경하여 상기 문제를 피하는 편리한 방법이다. 그러나, 이 방법으로는 배선의 와이어링이 많기 때문에 전면적으로 설계 변경을 행한 경우 보다 반도체 칩(51a, 51b)의 크기가 크게 되는 문제가 새로이 발생한다.
한편, 예컨대 일본국 특개평 6-151641호 공보에는 상기와 같은 전극 패드(52a, 52b)의 레이 아웃상의 문제를 피하도록 시험한 반도체 장치가 개시되어 있다. 이 반도체 장치에서는 도 42에 도시한 바와 같이, 1개의 어레이계 반도체 칩(61)을 둘러싸도록 하여 리드 프레임(62)의 섬(63)상에 절연회로 기판(64)이 페이스트 등으로 다이 본딩되어 있다. 이어 예컨대 어레이계 반도체 칩(61)내의 전극 패드인 제 1패드(65)와 리드 프레임(62)이 절연 회로 기판(64)상의 연결대(66)의 일부의 제 1단자(67)를 통하여 전기적으로 접속되어 있다.
이와 같은 구성에 의하여 제 1패드(65)와 리드 프레임(62)의 결선 방법에 자유도를 부여할 수 있기 때문에 복수 칩이 탑재되는 멀티 칩 등에 사용되는 리드 프레임(62)의 설계를 용이하게 할 수 있게 되었다.
그러나, 상기 반도체 장치는 어디까지나 다이 패드의 한면에 반도체 칩을 탑재한 것이고 다이 패드의 한면에 복수개의 반도체 칩을 탑재하여 메모리의 증대화를 실행하여도 IC 팩케이지의 면적도 증대되어 버린다. 또한 상기 반도체 장치는 어레이계 반도체 칩(61)을 둘러싸도록하여 배선을 설치하기 때문에 배선의 개수에 제약이 있기 때문에 칩의 종류에 따라서는 제조 불가능한 경우가 있다. 또한 상기 반도체 장치는 어레이계 반도체 칩(61)만을 고려한 구성이고 스택 구조등에서 모든 종류의 반도체 칩을 고려한 구조로는 되어 있지 않다. 그 결과, 반도체 장치의 범용성을 넓힐 수가 없는 문제가 생긴다.
모든 종류의 반도체 칩에 대하여 복수칩-1-팩케이지화가 가능하고 더구나 반도체 칩의 설계를 변경하지 않아도 적정한 와이어 본딩이 가능한 반도체 장치를 제공하는 것이 본 발명이 이루고자 하는 기술적 과제이다.
여기서, 복수칩-1-팩케이지라는 것은 반도체 칩 탑재용 기판의 상하에 적어도 1개씩의 반도체 칩이 있는 반도체 장치이고, 예컨대 상하에 1개씩 있으면 2칩 1팩케이지로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 일개 구성예를 도시하는 평면 투시도이다.
도 2는 상기 반도체 장치의 측면 투시도이다.
도 3a 및 도 3b는 각 반도체 칩의 평면도이다.
도 4는 리드 프레임을 도시하는 평면도이다.
도 5a 내지 도 5e는 상기 반도체 장치의 제조 공정을 도시하는 측면 투시도이다.
도 6a 내지 도 6d는 상기 반도체 장치의 도 5e 이후의 제조 공정을 도시하는 측면 투시도이다.
도 7은 본 발명의 다른 실시예를 도시하며, 반도체 칩 탑재 영역 및 그의 외주부 근방에 창열기를 실행한 1층 배선 기판을 접합한 다이 패드의 표리 양면에 반도체 칩을 탑재시킨 구조의 반도체 장치의 평면 투시도이다.
도 8은 상기 반도체 장치의 측면 투시도이다.
도 9a 내지 도 9e는 상기 반도체 장치의 제조 공정을 도시하는 측면 투시도이다.
도 10a 내지 도 10d는 상기 반도체 장치의 도 9e 이후의 제조 공정을 도시하는 측면 투시도이다.
도 11은 본 발명의 다른 실시예를 나타내며, 반도체 칩 탑재용 기판상에 배선 패턴이 2개의 배선 패턴군으로 구별되어 형성되며, 상기 1개의 배선 패턴군을 구성하는 배선 패턴과 그 이외의 배선 패턴군을 구성하는 배선 패턴을 전기적으로 접속시킨 금속선을 포함하는 구조의 반도체 장치의 평면 투시도이다.
도 12는 상기 반도체 장치의 측면 투시도이다.
도 13은 본 발명의 다른 실시예를 나타내며, 미리 다이 패드에 설치한 절연재료를 통하여 반도체 칩 탑재 영역 및 그 외주부 근방에 창 열기를 실시한 1층 배선 기판을 다이 패드에 접합시킨 구조의 반도체 장치의 평면 투시도이다.
도 14는 상기 반도체 장치의 측면 투시도이다.
도 15a 내지 도 15e는 상기 반도체 장치의 제조 공정을 도시하는 측면 투시도이다.
도 16a 내지 도 16d는 상기 반도체 장치의 도 15e 이후의 제조 공정을 도시하는 측면 투시도이다.
도 17은 2분할 배선 기판이 접합된 다이 패드의 표리 양면에 반도체 칩을 탑재시킨 구조의 반도체 장치의 평면 투시도이다.
도 18은 상기 반도체 장치의 측면 투시도이다.
도 19는 본 발명의 다른 실시예를 나타내며, 2층 배선 기판을 접합시킨 다이 패드의 표리 양면에 반도체 칩을 탑재시킨 구조의 반도체 장치의 평면 투시도이다.
도 20은 상기 반도체 장치의 측면 투시도이다.
도 21a 및 도 21b는 각 반도체 칩의 평면도이다.
도 22a 내지 도 22e는 상기 반도체 장치의 제조 공정을 나타내는 측면 투시도이다.
도 23은 반도체 칩 탑재 영역 및 그 외주부 근방에 창 열기를 실행한 2층 배선 기판을 접합시킨 다이 패드의 표리 양면에 반도체 칩을 탑재시킨 구조의 반도체 장치의 평면 투시도이다.
도 24는 상기 반도체 장치의 측면 투시도이다.
도 25는 미리 다이 패드에 설치한 절연재료를 통하여 반도체 칩 탑재 영역 및 그 외주부 근방에 창 열기를 실행한 2층 배선 기판을 다이 패드에 접합시킨 구조의 반도체 장치의 평면 투시도이다.
도 26은 상기 반도체 장치의 측면 사시도이다.
도 27은 반도체 칩 사이를 절연하기 위한 와니스상의 절연재료가 사용되고 배선 기판의 크기가 다이 패드 보다 큰 구조의 반도체 장치의 평면 투시도이다.
도 28은 상기 반도체 장치의 측면 투시도이다.
도 29a 내지 도 29c는 상기 반도체 장치의 제조 공정을 실시하는 단면도이다.
도 30은 다이 패드의 표리 양면에 배선 기판을 접합시킨 구조의 반도체 장치의 평면 투시도이다.
도 31은 상기 반도체 장치의 측면 투시도이다.
도 32는 본 발명의 다른 실시예를 나타내며, 반도체 칩 탑재용 기판상의 배선 패턴이 약 수평면상에 서로 전기적으로 독립한 제 1 및 제 2배선군을 포함하며 제 1 및 제 2배선을 전기적으로 접속하기 위한 금속선을 포함하는 구조의 반도체 장치의 평면 투시도이다.
도 33은 상기 반도체 장치의 측면 투시도이다.
도 34는 본 발명의 다른 실시예를 나타내며, 웨이퍼 공정으로 절연층 및 배선 패턴을 형성시킨 반도체 기판을 리드 프레임의 반도체 칩 탑재용 기판의 한쪽 면에 반도체 칩과 나란하게 탑재시킨 구조의 반도체 장치의 평면 투시도이다.
도 35는 상기 반도체 장치의 측면 투시도이다.
도 36은 본 발명의 다른 실시예를 나타내며, 몰딩 수지와는 상이한 코팅 수지 필름을 반도체 칩 탑재용 기판에 형성된 배선 패턴의 일부와 반도체 칩 탑재용 기판이 직접 몰딩 수지와 접하는 면적이 적게 되도록 반도체 칩 탑재용 기판의 일부를 피복하도록 형성시킨 구조의 반도체 장치의 평면 투시도이다.
도 37은 상기 반도체 장치의 측면 투시도이다.
도 38은 종래의 1칩 1팩케이지의 반도체 장치의 평면 투시도이다.
도 39는 상기 종래의 반도체 장치의 측면 투시도이다.
도 40은 종래의 2칩 1팩케이지의 반도체 장치의 평면 투시도이다.
도 41은 상기 종래의 반도체 장치의 측면 투시도이다.
도 42는 종래의 다른 1칩 1팩케이지의 반도체 장치의 평면도이다.
*도면의 주요부분에 대한 부호의 설명
1a, 1b, 51a, 51b...반도체 칩 2a, 2b, 52a, 52b...전극 패드
3...다이 접착재료 4...리드 프레임
4a, 4b...리드군 5...다이 패드
6...이너 리드 7...아우터 리드 8...서포트 리드
9...크래들부 10, 11, 13...절연재료
12, 25, 26...배선 패턴 12a, 25a, 26a...배선
12b, 25b, 26b...전극
14a, 14b, 15a, 15b, 16, 16a, 16b, 59a...본딩 와이어
20...금속박 21...스프로킷 홀
22...몰딩 수지 22a...몰딩부 23...릴리프 홀
24...배선 기판
상기 목적을 달성하기 위해서는 본 발명에 관한 반도체 장치는 리드 프레임 반도체 칩 탑재용 기판의 양면에 이면들을 서로 대향시켜 반도체 칩을 탑재하는 반도체 장치에 있어서, 상기 반도체 칩 탑재용 기판의 적어도 한 면에는 소정의 패턴을 갖는 배선 패턴과 상기 반도체 칩 탑재용 기판과 상기 배선 패턴을 절연하기 위한 절연물질이 설치된다. 이 소자는 적어도 한쪽의 반도체 칩의 전극 패드는 상기 배선 패턴 및 금속선을 통하여 상기 리드 프레임에 형성된 소정의 리드와 전기적으로 접속되어 있는 것을 특징으로 한다.
그 때문에, 금속선이 반도체 칩 또는 인접 와이어와 쇼트하는 것과 금속선의 오픈(금속선이 끊어지는 등의 현상)이 발생하는 등의 불편함을 확실하게 회피할 수 있다. 또한 상기 배선 패턴을 설치하는 것에 의해 종래와 같이 반도체 칩의 설계를 변경할 필요가 없게되기 때문에 그 결과 반도체 장치의 비용을 절감할 수 있는 것과 동시에 반도체 장치의 개발 기간을 종래 보다 확실히 단축할 수 있다. 또한 상기 구성에 의하면 어레이계 반도체 칩 뿐만 아니라 모든 종류의 반도체 칩을 스택 구조로 적용할 수 있기 때문에 복수칩-1-팩케이지의 반도체 장치의 범용성을 확대할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한 본 발명의 이점은 첨부한 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
실시예 1
본 발명의 실시예에 관하여 도 1 내지 도 6d에 기본하여 설명하면, 이하와 같다.
본 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시한 바와 같이, 판상의 리드 프레임(4)에 있어서 다이 패드(5)의 표리 양면에 페이스트상의 열경화형의 다이 접착재료(3)를 사용하여 2개의 반도체 칩(1a, 1b)을 탑재시킨 구조로 되어 있다. 본 실시예에서는 반도체 칩(1a, 1b)은 동일 칩 크기, 동일 실리콘 기판 및 동일 기판 전위로 동작하는 칩이다.
다이 접착재료(3)는 반도체 칩(1a, 1b)이 동일 종류의 칩으로 구성되는 경우, 일반적으로 인편상 은분을 혼입시킨 열경화형의 은 페이스트로 구성된다. 단, 비용 등의 문제로 구상의 실리카 분말 등을 혼입시킨 무은 페이스트 등으로 구성할 수도 있다.
한편, 반도체 칩(1a, 1b)이 서로 상이한 종류의 칩인 경우, 다이 접착재료(3)의 종류로서는 이하와 같이 2개로 나누어 진다. 즉, 여기서 상이한 종류의 칩인 경우로서는 칩 크기가 상이한 (전극 패드 (2a, 2b)의 배선이 상이하다) 경우를 고려하고 있다.
반도체 칩(1a, 1b)이 동일 실리콘 기판이고 동일 기판 전위로 동작하는 칩인 경우는 일반적으로 인편상 은분을 혼입시킨 열경화형의 은 페이스트로 구성된다. 단, 비용 등의 문제로 구상 실리카 분말 등을 혼입시킨 무은 페이스트 등으로 구성되는 수도 있다.
한편, 반도체 칩(a, 1b)이 상이한 실리콘 기판인 경우 또는 상이한 기판 전위로 동작하는 칩인 경우에는 일반적으로 무은 페이스트로 구성된다.
도 1 및 도 4에 도시한 바와 같이, 몰딩부(22a) 보다 내측에 다이 패드(5) 및 이너 리드(6)가 형성되며, 몰딩부(22a) 보다 외측에 아우터 리드(7)가 형성되어 있다. 리드 프레임(4)은 다이 패드(5), 이너 리드(6), 아우터 리드(7), 서포트 리드(8), 크래들부(9)로 구성되어 있다. 다이 패드(5)는 그 표리 양면에 반도체 칩(1a, 1b)이 탑재되는 반도체 칩 탑재용 기판이다. 이 다이 패드(5) 및 이너 리드(6)는 후술하는 몰딩 수지(22) 등으로 반도체 칩(1a, 1b)과 함께 몰딩되도록 되어 있다. 서포트 리드(8)는 다이 패드(5)를 지지하기 위한 것이고 크래들부(9)는 리드 프레임(4)을 반송하는 경우에 사용된다.
본 실시예에서는 리드 프레임(4)은 도 1에 도시한 바와 같이, 복수의 이너 리드(6) 및 복수의 아우터 리드(7)로되며, 서로 대향하여 설치되는 2개의 리드군(4a, 4b)을 갖고 있다. 반도체 칩(1a, 1b)이 탑재되는 다이 패드(5)는 이 2개의 리드군(4a, 4b)의 사이에 설치되도록 되어 있다.
도 2에 도시된 바와 같이, 다이 패드(5)의 적어도 한쪽 면(본 실시예에서는 다이 패드(5)에서 반도체 칩(1a)이 탑재되는 측면)에는 절연재료(11), 절연재료(10), 배선 패턴(12) 및 절연재료(13)가 이 순서대로 적층되어 있다. 따라서, 배선 패턴(12)은 절연재료(10, 11)에 의해 다이 패드(5)와 절연됨과 동시에 절연재료(13)에 의해 반도체 칩(1a)과 각각 절연되게 된다.
절연재료(10)는 예컨대 폴리이미드계 수지이고 절연재료(11)는 일반적으로 다이 접착재료(3)로서도 사용되는 열가소성의 절연재료이다. 절연재료(13)는 예컨대 폴리이미드계 수지제의 절연막이다.
배선 패턴(12)은 동박 등의 금속박으로 소정의 패턴으로 형성된 배선(12a)과 전극(12b)을 공유하고 있다. 상기 소정의 패턴은 후술한다. 상기 전극(12b)은 반도체 칩(1a)의 전극 패드(2a)와 배선(12a)을 후술하는 본딩 와이어(14a, 14b)로 전기적으로 접속하기 쉽게되도록 또 상기 배선(12a)과 이너 리드(6)를 본딩 와이어(15a, 15b)로 전기적으로 접속하기 쉽도록 상기 배선(12a)과 전기적으로 접속되게 설치되어 있다. 또한 배선 패턴(12)에 따른 리드군(4a, 4b)과 각각 대향한 위치에는 복수의 전극(12b)으로된 전극군(12b1, 12b2)이 각각 형성되어 있다.
여기서, 이하에서의 설명의 편의상, 도 3a 및 도 3b에 도시한 바와 같이, 약 4변형을 형성하는 반도체 칩(1a, 1b)의 소자 형성면상으로부터 보아 해당 반도체 칩(1a, 1b)의 4개의 정점을 반시계 방향으로 각각 1a1, 1a2, 1a3, 1a4및 1b1, 1b2, 1b3, 1b4로 한다. 요컨대, 동일 위치의 정점에는 동일한 첨부 숫자를 부여하여 나타내는 것으로 한다.
반도체 칩(1a)은 그 소자 형성면상에 측변(1a1- 1a2)의 근방에 복수의 전극 패드(2a)로된 전극 패드(2a1)를 구비하는 한편, 측변(1a4- 1a3)의 근방에 복수의 전극 패드(2a)로된 전극 패드 군(2a2)을 구비하고 있다. 동일하게 반도체 칩(1b)은 그 소자 형성면상에 측변(1b1- 1b2)의 근방에 복수의 전극 패드(2b)로된 전극 패드군(2b1)을 구비하는 한편, 측변(1b4- 1b3)의 근방에 복수의 전극 패드(2b)로된 전극 패드군(2b2)을 구비하고 있다.
일반적으로, 반도체 장치가 메모리 디바이스인 경우, 칩 인에블 단자(스탠바이 상태 또는 액티브 상태를 선택하기 위해 설치된 전극 패드) 이외에는 동일 신호가 입출력되는 전극 패드를 동일한 이너 리드에 전기적으로 접속하면 좋다.
본 실시예에서는 동일 종류의 반도체 칩(1a, 1b)이 서로 좌우 반전된 상태에서 그 이면들이 대향하도록 다이 패드(5)상에 설치되어 있다. 요컨대, 반도체 칩(1a, 1b)은 그 이면들(소자 형성면과 반대측의 면 들)을 대향시킨 경우에 반도체 칩(1a)의 측변(1a1- 1a2)이 반도체 칩(1b)의 측변(1b4- 1b3)에 또한 반도체 칩(1a)의 측변(1a4- 1a3)이 반도체 칩(1b)의 측변(1b1- 1b2)에 각각 중첩되도록 설치된다.
또한, 입출력 단자(전극 패드)가 어느 정도 공용할 수 있는 반도체 칩을 사용한 경우에는 배선의 갯수가 감소되는 지 여부로 각 반도체 칩을 서로 좌우 반전시킬지 상하 반전시킬지(후술하는 실시예에서 설명한다)를 결정할 수 있다.
후에 기술하지만, 상기 배선 패턴(12)의 배선(12a)이 이하와 같이 패터닝되어 있다. 즉, 반도체 칩(1a)의 측변중, 측변(1a1- 1a2)은 리드군(4a)과 대향하고, 측변(1a4- 1a3)은 리드군(4b)과 대향하고 있다. 전극 패드(2a...)에는 반도체 칩(1a)의 측변중 리드군(4a)과 대향하고 있는 측변(1a1- 1a2) 근방의 소자 형성면상에 배치되어 있는 것(도 3a중, 전극 패드군(2a1))과 이 측변을 제외한 측변 근방의 소자 형성면상에 배치된 것(도 3a중, 전극 패드군(2a2))이 있다. 또 리드군(4a) 쪽에 포함되어 있는 적어도 한 개의 이너 리드(6)가 상기한 것중 후자, 즉 리드군(4a)와 대향한 측변을 제외한 측변 근방에 배치된 전극 패드(2a)에 전기적으로 접속된다. 동일하게, 리드군(4b) 쪽에 포함되는 적어도 1개의 이너 리드(6)가 상기 리드군(4b)과 대향하는 반도체 칩(1a)의 측변(1a4- 1a3)을 제외한 측변 근방의 소자 형성면상에 배치된 전극 패드(2a)에 전기적으로 접속된다. 배선(12a)은 이와 같이 패터닝되어 있다.
보다 상세하게는 전극 패드군(2a1)의 전극 패드(2a)가 리드 군(4b)의 이너 리드(6)에 전기적으로 접속되도록 되어 있다. 이 접속을 실현하기 위해 상기 전극 패드군(2a1)의 전극 패드(2a)가 본딩 와이어 (14a)를 통하여 전극군(12b1)의 전극(12b)에 전기적으로 접속되며 그 전극군(12b1)의 전극(12b)이 배선(12a)을 통하여 전극군(12b2)의 전극(12b)에 전기적으로 접속되며 이 전극군(12b2)의 전극(12b)이 본딩 와이어(15a)를 통하여 리드군(4b)의 이너 리드(6)에 전기적으로 접속되어 있다.
또한 동일하게, 전극 패드군(2a2)의 전극 패드(2a)가 리드군(4a)의 이너 리드(6)에 전기적으로 접속되도록 상기 전극 패드(2a)가 전극군(12b2)의 전극(12b)에 본딩 와이어(14b)에 의해 전기적으로 접속되며, 전극군(12b2)의 전극(12b)이 배선(12a)을 통하여 전극군(12b1)의 전극(12b)에 전기적으로 접속되며, 전극군(12b1)의 전극(12b)이 리드군(4a)의 이너 리드(6)에 본딩 와이어(15b)에 의해 전기적으로 접속되며, 전극군(12b1)의 전극(12b)이 리드군(4a)의 이너 리드(6)에 본딩 와이어(15)에 의해 전기적으로 접속되어 있다.
한편, 반도체 칩(1b)의 전극 패드(2b)중, 전극 패드군(2b1)쪽에 포함되는 전극패드(2b)는 이들의 전극 패드에 입출력되는 것과 동일한 신호가 입출력되는 전극 패드인 전극 패드군(2a1) 쪽에 포함되는 전극 패드(2a)에 전기적으로 접속된 리드군(4b)쪽의 이너 리드(6)에 본딩 와이어(16a)에 의해 전기적으로 접속되어 있다.
또한 동일하게 반도체 칩(1b)의 전극 패드(2b)중, 전극 패드군(2b2) 쪽에 포함되는 전극 패드(2b)는 그들의 전극 패드에 입출력되는 것과 동일한 신호가 입출력되는 전극 패드인 전극 패드군(2a2) 쪽에 포함되는 전극 패드(2a)에 전기적으로 접속된 리드군(4a) 쪽의 이너 리드(6)에 본딩 와이어(16b)에 의해 전기적으로 접속되어 있다.
이어, 본 실시예의 반도체 장치의 제조방법에 관하여 도 5a 내지 도 6d를 기본으로 설명한다. 다이 패드(5)상에 배선 패턴(12)을 형성하는 수단으로서는 다이 패드(5)상에 절연층과 배선 패턴(12)을 순차 적층시켜가는 방법을 필두로 모든 방법을 생각할 수 있다. 본 실시예에서는 TCP(Tape Carrier Package)등에서 사용되는 캐리어 테이프중에서 2층 테이프(TCP 등에서는 일반적으로 2층 테이프로 불린다)를 다이 패드(5)에 접착시키는 방법을 예로 들어 설명한다.
먼저, 도 5a에 도시한 바와 같이, Cu박 등의 금속박(20)상에 와니스상 폴리이미드계 수지로된 절연재료(10)를 균일하게 도포하고 가열처리를 실시하여 용매 부분을 증발시켜 박막을 형성한다. 이어, 도 5b에 도시한 바와 같이, 일반적으로 LOC(Lead On Chip)등에서 다이 접착재료로서도 사용되는 열가소성의 절연재료(11)를 와니스상의 절연재료(10)상에 균일하게 도포하고, 가열처리를 실행하여 박막을 형성한다. 이어 전송공으로서 스프로킷 홀(21)도 형성한다. 이때, 열응력의 완화를 위해 슬릿 등을 설치할 수 있다.
계속해서, 도 5c에 도시한 바와 같이, 금속박(20)을 에칭하고 소정 패턴의 배선(12a) 및 전극(12b)등으로된 배선 패턴(12)을 형성한다. 본 실시예에서는 또한 상기 배선 패턴(12)상에 전해 Ni 도금을 실시하고 또 그위에 전해 Au 도금을 실시한다.
상기 배선(12a)은 복수개 형성되고 (도 1 참조), 모든 나중에 배치되는 반도체 칩(1a)의 소정의 측변에 평행하게 되어 있다.
이후에서는 절연재료(10)와 배선 패턴(12)으로된 2층 테이프상 재료(단, 절연재료(11)는 포함하지 않는다)를 1층 배선 테이프(TCP 등에서는 일반적으로 2층 테이프로 불리고 있다)로 기재한다. 또한 1층 배선 테이프를 소망하는 형태로 절단한 것을 여기서 1층 배선 기판으로 기재한다.
이어, 도 5d에 도시한 바와 같이, 배선 패턴(12)에서 절연재료(10) 및 절연재료(11)가 적층된 면과 반대면, 즉 다이 패드(5)로의 접착면과는 반대측의 면상에 폴리이미드계 수지제의 절연재료(13)를 형성한다. 이들에 의해 배선 패턴(12)과 후술하는 반도체 칩(1a)이 절연되도록된다. 그래서 절연재료(11)와 절연재료(13)가 형성된 절연재료(10)와 배선 패턴(12)으로 구성되는 1층 배선 테이프를 소망하는 형상으로 절단하여 1층 배선기판으로 하고 다이 패드(5)에 접착한다.
이어, 도 5e에 도시한 바와 같이, 다이 패드(5)의 한면, 즉 여기서는 절연재료(13)가 형성된 면 상에 페이스트상의 다이 접착재료(3)를 사용하여 1개째의 반도체 칩(1a)을 다이 본딩하고, 180℃에서 1시간 조건으로 상기 다이 접착재료(3)를 열경화시킨다. 반도체 칩(1a) 보다 반도체 칩(1b)을 먼저 다이 본딩하여도 상관없다.
본 실시예에서는 반도체 칩(1a, 1b)이 동일 칩 크기, 동일 실리콘 기판 및 동일 기판 전위로 동작하는 칩이기 때문에 상기 다이 접착재료(3)로서는 인편상 은분을 혼입시킨 은 페이스트를 사용한다.
이어, 도 6a에 도시한 바와 같이, 리드 프레임(4) (도 4 참조)을 턴오버하고 다이 패드(5)의 반대면도 동일하게 하여 2개째의 반도체 칩(1b)을 다이 본딩한다. 이때 모든 다이 본딩을 마친 반도체 칩(1a)을 탄성체로 지지하는 등에 의해 반도체 칩(1a)에 손상을 주지 않게된다. 그래서 180℃에서 1시간 조건으로 다이 접착재료(3)를 열경화시킨다.
이어서, 반도체 칩(1a)의 전극 패드(2a)와 배선 패턴(12)의 전극(12b)을 본딩 와이어(14a, 14b)에 의해 전기적으로 접속(와이어 본딩)한다.
그후, 도 6b에 도시한 바와 같이, 전극(12b)과 리드 프레임(4)의 이너 리드(6)를 본딩 와이어(15a, 15b)에 의해 전기적으로 접속(와이어 본딩)한다.
다이 본딩시와 동일하게 반도체 칩(1a) 보다 먼저 반도체 칩(1b)에서 와이어 본딩을 실시하여도 상관없다. 또한 본딩 와이어(15a, 15b)에 의한 와이어 본딩을 본딩 와이어(14a, 14b)에 의한 와이어 본딩 보다 먼저 실시할 수도 있다.
이어, 도 6c에 도시한 바와 같이, 리드 프레임(4)을 턴오버하고, 동일하게 하여 반도체 칩(1b)의 전극 패드(2b)와 이너 리드(6)를 본딩 와이어(16a, 16b)로 전기적으로 접속(와이어 본딩)한다.
와이어 본딩시에는 초음파와 가열을 병용한 초음파 열압착법을 사용하고(가열온도 250℃), 다이 본딩시와 동일하게 탄성체에 의한 반도체 칩(1a, 1b)의 소자 형성면을 지지하여 와이어 본딩을 실시한다.
그후, 도 6d에 도시한 바와 같이, 이들을 몰딩 수지(22)등으로 몰딩한 후 몰딩 수지(22)가 아우터 리드(7) 사이에 유출되지 않도록 리드 프레임(4)에 형성된 타이 바(도시되지 않음) 및 다이 패드(5)를 지지하기 위해 형성된 서포트 리드(8)(도 4 참조)를 절단하고 아우터 리드(7)를 소망하는 형상으로 굽힌다.
상기 구성에 의하면, 각 반도체 칩(1a, 1b)이 다이 패드(5)의 표리 양면에 탑재되어 2칩 1팩케이지의 반도체 장치가 구성된다. 이것에 의해 1칩 1팩케이지의 반도체 장치에 비하여 메모리 용량이 증가하기 때문에 전자 기기내에 탑재되는 부품의 점수를 감소시킬 수 있다. 따라서, 경량이고 소형인 전자 기기의 제조에 크게 공헌할 수 있는 반도체 장치를 제공할 수 있다.
또한 배선 패턴(12)이 전극 패드(2a)와 이너 리드(6)의 중계점으로서 작용하기 때문에 상기 배선 패턴(12)과 상기 이너 리드(6)를 전기적으로 접속하는 본딩 와이어(14a, 14b)의 길이를 단축할 수 있다. 이 때문에 수지 몰딩시의 응력 등이 원인으로 본딩 와이어가 반도체 칩(1a) 또는 인접 와이어와 쇼트되기도하고 본딩 와이어의 오픈(본딩 와이어가 끊어진다)이 유발되는 등의 불편을 상기 구성에 의해 확실하게 피할 수 있다.
또한, 배선 패턴(12)을 설치하고 있다. 이 때문에 리드 프레임(4)의 각 이너 리드(6)에서 필요한 전기 신호의 순번이 상이하도록 전극 패드(2a, 2b)가 배열되어 있어도 동일 신호가 입출력되는 전극(2a, 2b)과 소정의 이너 리드(6)를 전기적으로 접속할 수 있다. 이것에 의해 복수의 반도체 칩(1a, 1b)을 탑재시킨 반도체 장치를 제조하는 경우에 각 반도체 칩(1a, 1b)의 전극 패드(2a, 2b)의 배선 위치를 변경하지 않아도 완성된다. 따라서, 상기 구성에 의하면 반도체 칩(1a, 1b)의 설계를 변경할 필요가 없기 때문에 반도체 장치의 비용을 절감할 수 있음과 동시에 반도체 장치의 개발 기간을 종래 보다 확실하게 단축할 수 있다.
본 발명에 의하면, 어레이계 반도체 칩뿐만 아니라 모든 종류의 반도체 칩들을 탑재시킨 스택 구조로한 복수칩-1-팩케이지의 반도체 장치를 구성할 수 있다. 따라서 복수칩-1-팩케이지의 반도체 장치의 범용성을 확대할 수 있다.
실시예 2
본 발명의 실시예의 다른 예에 관하여 도 7 내지 도 12를 기본하여 설명하면, 이하와 같다. 설명의 편의상, 실시예 1의 도면에 부착된 부재와 동일한 기능을 갖는 부재에는 동일한 부재 번호를 부여하고 그 설명을 생략한다.
실시예 1에서의 반도체 장치와 비교하여 상이한 것은 도 7 및 도 8에 도시한 바와 같이, 다이 패드(5)상의 적어도 배선 패턴(12)이 상기 반도체 칩(1a)의 존재 영역을 피하도록 요컨대 반도체 칩(1a)의 주변부에만 설치되어 있는 점이다. 본 실시예에서는 다이 패드(5)상의 절연재료(10, 11)도 또한 반도체 칩(1a)의 존재 영역을 피하도록 설치되어 있다. 이와 같은 반도체 장치의 제조 방법에 관하여 도 9a 내지 도 10e을 기본하여 설명한다.
먼저, 도 9a에 도시한 바와 같이, 실시예 1과 동일하게, Cu박 등의 금속박(20)상에 절연재료(10)를 와니스상으로 균일하게 도포하고 가열처리를 실시하여 용매 부분을 증발시켜 박막을 형성한다.
이어, 도 9b에 도시한 바와 같이, 절연재료(11)를 와니스상의 절연재료(10) 상에 균일하게 도포하고 가열처리를 실시하여 박막을 형성한다. 이어, 금속박(20) 및 절연재료(10, 11)에서 반도체 칩(1a)이 탑재되는 영역을 금형에 의해 타발하고, 반도체 칩 탑재용 릴리프 홀(23)을 형성함과 동시에 송환 구멍으로서 스프로킷 홀(21)도 형성한다. 이때, 열응력의 완화를 위하여 슬릿 등을 설치할 수 있다.
이어서, 도 9c에 도시한 바와 같이, 금속박(20)을 에칭하고, 소정 패턴의 배선(12a) 및 전극(12b) 등을 포함하는 배선 패턴(12)을 형성한다. 이때, 배선(12a)은 반도체 칩(1a)의 존재 영역을 피하도록 패터닝되며, 반도체 칩 탑재용 릴리프 홀(23)의 주변부에 형성된다. 그후 상기 배선 패턴(12)상에 전해 Ni 도금을 실시하고, 또한 그위에 전해 Au 도금을 실시한다.
상기 배선(12a)은 복수개 형성되며(도 7참조), 동일 배선내의 2개의 전극(12b, 12b)을 연결하는 직선은 모두 나중에 배치되는 반도체 칩(1a)의 소정의 측변에 평행하게 되어 있다.
이어, 도 9d에 도시한 바와 같이, 열압착에 의해 절연재료(11)에 의해 기판을 다이 패드(5)상에 접착한다.
그후는 실시예 1과 모두 동일하다. 도 9e에 도시한 바와 같이, 다이 접착재료(3)를 사용하여 반도체 칩(1a, 1b)을 다이 본딩한다. 그후 도 10a 내지 도 10d에 도시한 바와 같이, 반도체 칩(1a)의 전극 패드(2a)와 배선 패턴(12)의 전극(12b)의 와이어 본딩, 및 전극(12b)과 리드 프레임(4)의 이너 리드(6)의 와이어 본딩을 실시한다. 다이 패드(5)의 이면에 탑재되는 반도체 칩(1b)에 대하여도 동일하게 와이어 본딩을 실시한다. 그후, 수지 몰딩을 실시한다.
상기 구성에 의하면, 배선 패턴(12)으로되는 금속박(20) 및 절연재료(10, 11)에 관하여 예컨대 반도체 칩(1a)의 존재 영역의 부분을 타발하여 형성하는 것에 의해 반도체 칩(1a)의 존재 영역에 배선 패턴(12) 및 절연재료(10, 11)가 존재하지 않기 때문에 박형의 반도체 장치를 실현할 수 있다.
본 실시예에서는 반도체 칩(1a)의 탑재 영역이 타발된 1매의 1층 배선 기판을 사용하지만, 도 11 및 도 12에 도시한 바와 같이, 1층 배선기판을 2분할한 2분할 배선기판(12')을 설치할 수도 있다. 1매의 배선 기판을 사용한 경우에는 배선 기판과 다이 패드(5)를 접착한 후 상이한 열팽창 계수의 차이에 의해 왜곡이 생기지만, 2분할 배선기판(12')을 사용한 경우에는 이와 같은 왜곡은 감소되었다. 이와 같이 배선 패턴과 교차하는 방향으로 배선 기판을 분할하는 경우에는 금속선(70)(제 3도선)을 사용한 와이어 본딩에 의해 배선 패턴군(12x1)을 구성하는 배선(12a1)과 배선 패턴군(12x2)을 구성하는 배선(12a2) 사이를 접속한다.
실시예 3
본 발명의 다른 실시예에 관하여 도 13 내지 도 18을 기본하여 설명하면 이하와 같다. 설명의 편의상, 실시예 1 또는 2의 도면에 부착된 부재와 동일한 기능을 갖는 부재에는 동일 부재 번호를 부여하고, 그 설명을 생략한다.
본 실시예에서는 도 13 및 도 14에 도시한 바와 같이, 동일 종류의 반도체 칩(1a, 1b)이 서로 상하 반전된 상태에서 그 이면들이 대향하도록 다이 패드(5)상에 설치되어 이다. 요컨대, 반도체 칩(1a, 1b)은 그 이면들(소자 형성면과 반대측의 면들)을 대향시킨 경우에 도 3에 있어서 반도체 칩(1a)의 측변(1a1- 1a4)이 반도체 칩(1b)의 측변(1b2- 1b3)에 반도체 칩(1a)의 측변(1a2- 1a3)이 반도체 칩(1b)의 측변(1b1- 1b4)에 각각 중첩되도록 설치되어 있다. 따라서 동일 신호가 입출력되는 전극 패드(2a, 2b)들이 동일 이너 리드(6)에 전기적으로 접속되도록 배선(12a)이 이하와 같이 패터닝됨과 동시에 전극 패드(2a)와 전극(12b), 전극(12b)과 이너 리드(6)가 와이어 본딩되어 있다.
즉, 전극 패드군(2a1)내의 전극 패드(2a...)는 반도체 칩(1a)의 소자 형성면에서 측변 근방에 배치되어 있고 리드군(4a)의 이너 리드(6)에서 필요한 전기 신호의 순번과 전극 패드(2a)의 순번이 상이하게 배열되어 있다. 동일하게, 전극 패드군(2a2)내의 전극 패드(2a...)는 반도체 칩(1a)의 소자 형성면에서 측변 근방에 배치되어 있고, 리드군(4b)의 이너 리드(6)에서 필요한 전기 신호의 순번과 전극 패드(2a)의 순번이 상이하게 배열되어 있다. 따라서, 상기 배선(12a)에 의해 리드군(4a)의 각 이너 리드(6)에 필요한 전기 신호가 유도되도록 이너 리드(6)와 상기 전극 패드군(2a1)이 접속되며 또 리드군(4b)의 각 이너 리드(6)에 요구되는 전기 신호가 도입되도록 이너 리드(6)와 상기 전극 패드군(2a2)이 접속되도록 패터닝되어 있다.
즉, 배선(12a)은 도 13에 도시하는 대칭축(LL')에 대하여 상호 대칭하는 위치에 있는 전극(12b)들을 전기적으로 접속되도록 패터닝되어 있다. 또한 반도체 칩에 의해서는 입출력 단자(전극 패드)를 어느 정도 공용할 수 있지만, 그 경우에서는 대칭인 위치 관계로는 되지 않는 것이 많다.
그래서, 전극 패드군(2a1)의 전극 패드(2a)가 리드군(4a)의 이너 리드(6)와 전기적으로 접속되도록 상기 전극 패드(2a)와 전극 (12b)이 본딩 와이어(14a)로 본딩됨과 동시에 상기 전극(12b)과 대칭축(LL')에 대하여 대칭인 위치에 있는 전극(12b)과 상기 이너 리드(6)가 본딩 와이어(15b)로 본딩되어 있다.
또한 전극 패드군(2a2)의 전극 패드(2a)가 리드군(4b)의 이너 리드(6)와 전기적으로 접속되도록 상기 전극 패드(2a)와 전극(12b)이 본딩 와이어(14b)로 본딩됨과 동시에 상기 전극(12b)과 대칭축(LL')에 대하여 대칭인 위치에 있는 전극(12b)과 상기 이너 리드(6)가 본딩 와이어(15a)로 본딩되어 있다.
한편, 반도체 칩(1b)의 전극 패드군(2b1)의 전극 패드(2b)는 동일 신호가 입출력되는 전극 패드군(2a1)의 전극 패드(2a)와 전기적으로 접속된 리드군(4a)의 이너 리드(6)에 본딩와이어(16b)에 의해 전기적으로 접속되어 있다. 한편, 전극 패드군(2b2)의 전극 패드(2b)는 동일하게 동일 신호가 입출력되는 전극 패드군(2a2)의 전극 패드(2a)와 전기적으로 접속된 리드군(4b)의 이너 리드(6)에 본딩 와이어(16a)에 의해 전기적으로 접속되어 있다.
이어, 본 실시예의 반도체 장치의 제조 방법에 관하여, 도 15a 내지 도 16d을 기본하여 설명한다.
먼저, 도 15a에 도시한 바와 같이, 실시예 1과 동일하게 Cu박 등의 금속박(20)상에 절연재료(10)를 와니스 상태로 균일하게 도포하고 가열처리를 실행하여 용매 부분을 증발시켜 박막을 형성한다.
이어, 도 15b에 도시한 바와 같이, 금속박(20) 및 절연재료(10)에서 반도체 칩(1a)이 탑재되는 영역을 금형에 의해 타발하고 반도체 칩 탑재용 릴리프 홀(23)을 형성함과 동시에 전송공으로서의 스프로킷 홀(21)도 형성한다. 이때 열응역의 완화를 위하여 슬릿 등을 설치할 수 있다.
계속해서, 도 15c에 도시한 바와 같이, 금속박(20)을 에칭하고 소정 패턴의 배선(12a) 및 전극(12b) 등을 포함하는 배선 패턴(12)을 형성한다. 그후 상기 배선 패턴(12)상에 전해 Ni 도금을 실시하고 이어 그위에 전해 Au 도금을 실시한다.
이어, 도 15d에 도시한 바와 같이, 다이 패드 (5)의 반도체 칩(1a)이 탑재되는 측의 표면에 다이 패드(5)와 거의 동일한 크기인 쉬트상의 절연재료(11)를 미리 접착시킨 후 배선 패턴(12) 및 절연재료(10)로 구성되는 1층 배선 기판을 열압착에 의해 다이 패드(5)에 접합한다. 이어 절연재료(11)는 1층 배선 기판을 다이 패드(5)에 접합하기 위한 접착 재료로서 작용함과 동시에 반도체 칩(1a)과 반도체 칩(1b)을 절연하는 역할도 발휘할 수 있다. 이 실시예에서는 동일 종류의 반도체 칩(1a, 1b)을 사용하고 있지만, 상이한 기판 전위 등의 조건하에서 동작하는 반도체 칩을 조합한 경우에 상기 절연재료(11)가 유용하다.
그후는 실시예 1 또는 2와 동일하다. 도 15e에 도시한 바와 같이, 다이 접착재료(3)를 사용하여 반도체 칩(1a, 1b)을 다이 본딩한다. 그후, 도 16a 내지 도 16d에 도시한 바와 같이, 반도체 칩(1a)의 전극 패드(2a)와 배선 패턴(12)의 전극(12b)과의 와이어 본딩 및 전극(12b)과 리드 프레임(4)의 이너 리드(6)와의 와이어 본딩을 실시한다. 다이 패드(5)의 이면에 탑재되는 반도체 칩(1b)에 대해서도 동일하게 와이어 본딩을 실시한다. 그후, 수지 몰딩을 실시한다.
상기 구성에 의하면, 적어도 한 개의 리드군(4a)과 반도체 칩(1a)의 소자 형성면에서 측변 근방에 배치되고, 상기 리드군(4a)의 이너 리드(6)에서 요구되는 전기 신호의 순번과 상이하게 배열된 전극 패드(2a)로 구성되는 전극 패드군(2a1)이 배선 패턴(12)에 의해 리드군(4a)의 각 이너 리드(6)에서 요구되는 전기 신호를 도입하도록 접속된다. 따라서, 전극 패드(2a, 2b)가 무질서하게 배열된 반도체 칩(1a, 1b)을 사용하여도 반도체 칩(1a, 1b)의 설계를 변경하지 않고도 2칩 1팩케이지의 반도체 장치를 수득할 수 있다.
본 실시예에서는 반도체 칩(1a)의 탑재 영역이 타발된 1매의 1층 배선 기판을 사용하지만, 도 17 및 도 18에 도시한 바와 같이, 1층 배선 기판을 2분할한 2분할 배선 기판(12', 12')을 설치하여도 좋다. 1층 배선 기판을 사용한 경우에는 1층 배선 기판과 다이 패드(5)를 접착한 후 열팽창계수의 차이에 의해 1층 배선 기판에 왜곡이 생겨 있지만, 2분할 배선 기판(12', 12')을 사용한 경우에는 이와 같은 왜곡은 없게되었다. 상이한 기판 전위로 동작하는 반도체 칩 등을 탑재하는 경우에서는 절연재료(11)를 반도체 칩(1a, 1b)의 이면에도 설치할 필요가 있다.
실시예 4
본 발명의 다른 실시예에 관하여 도 19 내지 도 33을 기본하여 설명하면 이하와 같다. 설명의 편의상, 실시예 1 내지 3의 도면에 첨부된 부재와 동일한 기능을 갖는 부재에는 동일한 부재 번호를 표시하고 그 설명을 생략한다. 본 실시예에서는 상호 상이한 종류의 반도체 칩(1a, 1b)을 사용한 QFP(Quad Flat Package) 타입의 반도체 장치에 관하여 설명한다.
본 실시예에서는 도 19 및 도 20에 도시한 바와 같이, 리드 프레임(4)(도 4 참조)이 4개의 리드 군(4a, 4b, 4c, 4d)을 갖게 구성되며 상기 4개의 리드군(4a, 4b, 4c, 4d)에 포함되도록 하여 그의 바로 중앙에 절연재료(10, 11, 13)와 배선 패턴(25, 26)을 구비한 다이 패드(5)가 설치되어 있다. 상기 4개의 리드군(4a, 4b, 4c, 4d)중, 리드군(4a)과 리드군(4b), 리드군(4c)과 리드군(4d)은 상호 대향하도록 배치되어 있다.
본 실시예에서 반도체 칩(1a, 1b)은 도 21a 및 도 21b에 도시한 바와 같이, 상이한 칩 크기(전극 패드(2a, 2b)의 배치가 상이하다)이고 또 상이한 기판 전위로 동작하는 칩이다.
반도체 칩(1a)은 절연재료(13)(도 20 참조) 및 다이 접착재료(3)를 통하여 배선 기판(24)상에 탑재되어 있다. 한편, 반도체 칩(1b)은 다이 패드(5)의 이면, 즉 반도체 칩(1a)의 탑재측과 반대측 면에 다이 접착재료(3)를 통하여 탑재되어 있다.
상기 배선 패턴(25)은 소정의 패턴으로 형성된 배선(25a)(도 19 참조) 및 전극(25b)으로 되어 있다. 또한 상기 배선 패턴(26)은 소정의 패턴으로 형성된 배선(26a) 및 전극(26b)으로 되어있다. 절연재료(10)가 상기 배선 패턴(25, 26)에 의해 협지되어 2층 배선 기판(24)이 형성되어 있다. 이 배선 기판(24)은 다이 패드(5)상에 절연재료(11)를 통하여 설치되어 있다.
상기 배선(25a) 및 상기 배선(26a)은 이하와 같이 패터닝되어 있다. 즉, 상기 4개의 리드군(4a, 4b, 4c, 4d)에 포함되는 적어도 1개의 이너 리드(6)가 이 이너 리드(6)가 포함되는 리드군과 대향하는 반도체 칩의 측변을 제외하고 측변 근방의 소자 형성면상에 배치되어 있는 전극 패드(2a)와 전기적으로 접속되도록 상기 배선(25a) 및 상기 배선(26a)이 패터닝되어 있다. 예컨대, 리드군(4a)을 예로들면, 리드군(4a)에 포함되어 있는 이너리드(6)와 반도체 칩(1a)의 측변(1a1- 1a2)을 제외한 측변 근방의 소자 형성면상에 배치되어 있는 전극 패드(2a)가 상호 전기적으로 접속되도록 상기 배선(25a) 및 배선(26a)이 패터닝되어 있다.
또한, 상기 배선(25a) 및 상기 배선(26a)은 이하와 같이 패터닝되어있다. 즉, 적어도 1개의 리드군, 예컨대 리드군(4a)에 복수개의 이너 리드(6)가 설치되며, 각각 소정의 전기신호를 받고 있다. 한편, 전극 패드군을 구성하는 전극 패드(2a)는 상술한 바와 같이 반도체 칩(1a)의 소자 형성면에서 측변 근방에 복수개 배치되어 있고 또한 이들 복수개의 전극 패드(2a)는 자신의 전기 신호의 순번과 상기 리드군(4a)의 이너 리드(6)에 할진된 전기 신호의 순번이 상호 상이한 배열로 배열되어 있다. 이와 같은 배열에 상관하지 않고 상기 리드군(4a)과 이와 같은 전극 패드(2a)로 구성되는 전극 패드군이 전기 신호의 순번이 일치되어 접속되는 것과 같은 배선 패턴으로 되도록 상기 배선(25a) 및 상기 배선(26a)이 패터닝되어 있다.
도 19에서는 배선 패턴(25, 26)(도 20 참조)이 절연재료(13)를 통하여 반도체 칩(1a)의 존재 영역을 피하도록하여 설치되어 있지만, 반도체 칩(1a)의 존재 영역에 설치될 수 도 있다.
반도체 칩(1a)상의 전극 패드(2a)와 소정의 이너 리드(6)가 전기적으로 접속되도록 반도체 칩(1a)상의 전극 패드(2a)와 전극(25b)(또는 전극(26b))이 본딩 와이어(14)로 본딩됨과 동시에 배선(25a)(또는 배선(26a))에 의해 상기 전극(25b)(또는 전극(26b))과 전기적으로 접속된 별도의 전극(25b)(또는 전극(26b))과 소정의 이너 리드(6)가 본딩 와이어(15)로 본딩되어 있다.
한편, 다이 패드(5)의 이면에 탑재되는 반도체 칩(1b)의 전극 패드(2b)는 본딩 와이어(16)로 소정의 이너 리드(6)가 전기적으로 접속되어 있다.
이어, 본 실시예의 반도체 장치의 제조방법에 관하여 도 22a 내지 도 22e를 기본하여 설명한다.
다이 패드(5)상에 다층의 배선 패턴을 형성하는 수단으로서 모든 방법이 고려될 수 있지만, 여기서는 폴리이미드계 절연재료(10)와 금속박(20)을 조합한 구조의 2층 배선 기판(24)을 다이 패드(5)에 접착한 것에 관하여 기재한다.
먼저, 도 22a에 도시한 바와 같이, Cu박 등의 금속박(20) 상에 와니스상 폴리이미드계 수지 등의 절연재료(10)를 균일하게 도포하고, 가열처리를 실시하여 용매 부분을 증발시켜 박막으로 한다. 단, 여기서는 용매 부분을 완전하게는 증발시키지 않는다.
이어, 도 22b에 도시한 바와 같이, 먼저 완전하게는 용매를 증발시키지 않은 절연재료(10)상에 동일하게 Cu박 등의 금속박(20)을 접착하고 여기서 완전하게 용매 부분을 증발시킨다. 이어서, 도 22c에 도시한 바와 같이, 절연재료(10)의 양면에 존재하는 금속박(20)을 에칭처리하는 것에 의해 배선 패턴(25, 26)을 각각 형성한다.
그후, 도 22d에 도시한 바와 같이, 절연재료(10)에 관해서도 에칭하는 것에 의해 1층째의 배선 패턴(25)의 전극(25b)의 위치에 창열기를 실시하였다. 이것은 그후의 와이어 본딩 공정에 있어서, 2층째의 배선 패턴(26)측으로부터 상기 전극(25b)에 대하여 와이어 본딩을 실시하기 위해서이다.
이어, 배선 패턴(25, 26)에 전해 Ni 도금과 전해 Au 도금 순으로 실시한다. 이후, 절연재료(10)의 양면에 배선 패턴(25, 26)을 형성시킨 테이프상 재료(단, 절연재료(11)는 포함하지 않는다)를 2층 배선 테이프로 기재한다. 또한 2층 배선 테이프를 소망하는 형상으로 절단시킨 것(절연재료(11)는 포함하지 않는다)을 여기서는 2층 배선 기판(24)으로 기재한다.
이어, 도 22e에 도시한 바와 같이, 일반적으로 LOC(Lead On Chip) 등에 있어서 다이 접착 재료로서도 사용되는 열가소성의 절연재료(11)를 와니스상으로 배선 패턴(25)상에 도포하고, 가열처리를 실시한다. 이 도포를 실시하는 경우에는 열처리후에 있어서 절연재료(11)의 표면이 요철이 되지 않도록 반도체 칩(1a)의 탑재영역으로 되는 부분에는 두껍게 도포하여 둔다.
그후, 실시예 1과 동일한 방법으로 전송공으로서 스프로킷 홀(21)이 형성되고(도 5b 참조), 반도체 칩(1a) 탑재 표면의 배선 패턴(26) 위에 폴리이미드계 수지의 절연재료(13)가 형성된다. 그리고 나서, 원하는 형상의 이중층 배선기판(24)은 열압착을 통하여 절연재료로 다이 패드(5)에 적층된다. 그리고 나서, 반도체 칩(1a,1b)은 이중층 배선기판(24)이 적층된 다이 패드(5)의 양 표면에 다이 접착재료(3)를 사용하여 각각 다이결합한다. 본 실시예에 있어서, 서로 다른 종류이고, 상이한 기판 전위로 동작하는 반도체 칩(1a,1b)이 사용된다. 따라서, 구형 실리카 분말이 혼입된 열경화성 무은 페이스트가 상기 다이 접착재료(3)로 사용된다.
그리고 나서, 전극패드(2a)와 원하는 전극(25b)(또는 전극(26b))은 본딩 와이어(14)로 서로 결합되고, 이너 리드(6)와 원하는 전극(25b)(전극(26b)은 와이어 본딩을 통하여 본딩 와이어(15)에 의해 서로 결합된다. 한편, 다이 패드(5)의 이면에 탑재된 반도체 칩(1b)의 전극패드(2b)와 원하는 이너 리드(6)는 와이어 본딩을 통하여 본딩 와이어(16)와 서로 결합한다.
상기 구성에 따르면, 반도체 칩(1a,1b)이 서로 다른 종류의 칩이고, 그 위에 전극패드(2a,2b)가 무질서하게 배열되어 있더라도, 전극패드(2a,2b)는 제 1층의 배선 패턴(25)과 제 2층의 배선 패턴(26)의 유연한 와이어링에 의해 해당하는 이너 리드(6)에 전기적으로 접속된다. 따라서, 이너 리드(6)와 접속이 곤란하도록 전극패드(2a,2b)가 배치되어 있더라도, 적합한 와이어 본딩에 의해 실시예 1 내지 3과 동일한 효과를 얻을 수 있다.
또한, 예컨대 도 23 및 24에 도시한 바와 같이, 배선 패턴(25,26) 및 절연재료(10,13,11)는 반도체 칩(1a)이 탑재된 영역을 피하도록, 반도체 칩(1a)의 주위에 제공될 수 있다.
이 경우, 도 22e의 공정에서, 이중층 와이어 테이프의 양 표면에 절연재료(11,13)가 형성된 후, 상기 이중층 와이어 테이프는 반도체 칩(1a)이 탑재되는 영역 및 그 근방에서 금형에 의해 타발된다. 또한, 상기 이중층 와이어 테이프를 소정의 형상으로 절단하여 배선기판(24)으로 제조하고, 이 배선기판(24)은 열압착을 통하여 다이 패드(25)에 적층된다. 이 경우, 반도체 칩(1a)이 탑재된 영역에 배선 패턴(25,26) 및 절연재료(10,13,11)가 제공되지 않기 때문에, 장치의 두께를 더 얇게 할 수 있다.
이 경우, 반도체 칩(1a,1b)은 상이한 칩 크기(전극패드(2a,2b)의 배치가 다르다)를 가질 수 있지만, 동일한 종류의 실리콘 기판을 사용해야 하고, 동일한 기판 전위로 동작해야 한다. 그러나, 반도체 칩(1a,1b)이 다른 종류의 실리콘 기판을 사용하거나, 또는 상이한 기판 전위로 동작하는 경우, 반도체 칩(1a,1b) 사이를 절연해야 한다.
따라서, 도 25 및 26도에 도시한 바와 같이, 미리 다이 패드(5)에 제공된 절연재료(11)를 통하여 배선기판(24)을 제공함으로써 반도체 장치를 구성할 수 있다. 이 경우, 배선기판(24)에 있어서 반도체 칩(1a)의 탑재영역에 창이 열린 후에 절연재료(11)를 절연재료(10) 위에 도포하는 것은 아니고, 다이 패드(5) 상에 다이 패드(5)와 거의 같은 크기의 한 장의 절연재료(11)를 열압착에 의해 적층시키고, 그래서 상기 절연재료(11)를 통해 배선기판(24)이 다이 패드(5)에 적층된다.
한 장의 폴리이미드계 절연재료(11)를 사용하지 않고 다른 종류의 반도체 칩(1a,1b)(다른 종류의 실리콘 기판, 또는 다른 기판 전위로 동작하는 반도체 칩) 사이를 절연할 수 있다. 더욱 구체적으로 말하면, 도 27 및 28에 도시한 바와 같이, 다이 패드(5)상에 폴리이미드계 절연수지(27)는 점 또는 선으로 도시된다. 상기 형태의 반도체 장치의 제조 방법은 하기와 같다.
배선 패턴(25)이 제공된 표면의 배선기판(24) 상에 절연재료(11)를 형성시키는 단계까지(도 22e의 단계까지)는 상기와 동일하다. 그후, 도 29a에 도시한 바와 같이, 배선기판(24) 및 절연재료(11)에 있어서, 반도체 칩(1a)이 탑재되는 영역 및 그 부근을 금형에 의해 타발하고, 이로써 반도체 칩 탑재용 릴리프 홀(23) 및 스프로킷 홀(21)이 형성된다.
그런데, 와이어 테이프로부터 원하는 형상으로 절단한 이중층 배선기판(24)은 전해도금으로 제작되어 있고, 도금을 붙일 때 사용된 익스텐션 와이어는 상기 배선기판(24)의 외부까지 확장되어 있다. 따라서, 익스텐션 와이어를 절단함으로써 생기는 자투리가 다이 패드(5)에 접촉할 수 있다.
상기 불편함을 피하기 위하여, 도 29b에 도시한 바와 같이, 상기 와이어 테이프를 다이 패드(5)보다 약간 크고, 이너 리드(6)에 물리적으로 접촉하지 않을 정도로 절단하고, 이어 상기 방법으로 절단된 익스텐션 와이어 테이프는 열압착에 의해 다이 패드(5)에 적층한다.
다음, 도 29c에 도시한 바와 같이, 반도체 칩(1a)과 반도체 칩(1b) 사이를 서로 절연하기 위하여 폴리이미드계 수지(27)의 니스를 다이 패드(5)상에 칠하고, 열처리에 의해 용매 성분을 증발시킨다. 그리고 나서, 반도체 칩(1a,1b)이 다이 본딩을 통하여 다이 패드(5)에 결합될 때, 반도체 칩(1a,1b) 사이를 절연해야 한다. 따라서, 무은 페이스트 등으로 제조된 다이 접착재료(3)를 사용하여 반도체 칩(1a,1b)은 다이 본딩을 통하여 다이 패드(5)에 결합된다. 나머지 단계는 상기와 동일한 방법으로 실시된다.
상기 방법에 의해, 한 장의 폴리이미드계 절연재료(11)를 사용한 경우와 동일한 절연효과를 얻을 수 있을 뿐만아니라, 다른 효과 즉, 높이 방향으로 반도체 장치를 더 얇게 형성할 수 있다.
도 30 및 31에 도시한 바와 같이, 전극(30b)를 갖는 단일- 또는 이중층 와이어 기판(30)은 본딩 와이어(17,18)의 길이를 짧게 하기 위하여 중계점으로서 반도체 칩(1b) 탑재면의 다이 패드(5)에 제공될 수 있다. 그 결과, 다이 패드(5)의 이면(반도체 칩(1b) 탑재면)에 있어서도, 와이어링의 자유도를 더 높게 할 수 있다.
지금까지 이중층 배선 패턴을 사용한 QFP 형태의 반도체 장치를 예로서 설명하였다. 그러나, 몇몇 경우에 있어서, 배선 패턴에서 와이어를 금속선에 의해 전기적으로 접속함으로써 이중층 배선 패턴을 단일층 배선 패턴으로 변경할 수 있다. 도 27 및 28의 경우에 있어서는 이중층의 배선 패턴이 사용된다. 그러나, 도 32 및 33에 도시한 바와 같이, 대문자 (A)로 표시된 원의 각 말단에 존재하는 와이어(배선 패턴)는 제 1와이어(B) 및 제 2와이어(C)로 칭하며, 상기 제 1와이어(B)와 제 2와이어(C) 사이에 존재하는 와이어군은 제 3와이어군(D)으로 칭한다. 여기서, 제 3와이어군(D)을 크로스 오버하도록 제 1와이어(배선 패턴)(B)와 제 2와어어(배선 패턴)(C)를 금속선(71)(제 3도선)을 통하여 서로 전기적으로 접속한다. 상기 배열에 의해, 배선 패턴에서 층의 수를 줄일 수 있다.
실시예 5
본 발명의 실시예의 다른 예에 관하여 도 34 및 도 35를 참조하여 설명하면, 이하와 같다. 설명의 편의상, 실시예 1 내지 4의 도면에 부착된 부재와 동일한 기능을 갖는 부재에는 동일한 부재 번호를 부여하고 그 설명을 생략한다.
실시예 1 내지 4에 있어서, 다이 패드(5)상에 배선 패턴(12)을 형성하기 위하여 폴리이미드계 수지로 제조된 절연재료를 배선 패턴(12)과 다이 패드(5) 사이에 제공한다. 본 실시예에 있어서, 도 34 및 도 35에 도시한 바와 같이, 절연층 및 배선 패턴이 웨이퍼 공정에 의해 형성된 반도체 기판을 다이 패드(5)상에 탑재한다.
본 실시예의 반도체 장치의 제조 방법을 설명한다. 여기서, 다이 패드(5)와 리드 등이 형성된 리드 프레임(4)을 준비한다. 다이 본딩 공정에서, 다이 패드(5)의 하나의 표면에 다이 접착재료(3)의 페이스트를 사용하여 반도체 칩(1a)를 탑재한다. 마찬가지로, 배선 패턴(12)이 형성된 반도체 기판(12")도 또한 다이 접착재료(3)의 페이스트를 사용하여 다이 패드(5)의 동일한 표면에 탑재한다. 여기서, 배선 패턴(12)은 Au로 제조한 것이다. 배선 패턴(12)은 Al으로 제조될 수 있지만, 신호의 전달속도가 지연될 가능성이 있다. 배선 패턴(12)은 도 17 및 도 18에 도시한 바와 같이 동일한 방법으로 배열된다. 반도체 기판(12")은 반도체 칩(1a) 앞의 다이 패드(5) 상에 탑재될 수 있다. 상기 다이 접착재료(3)는 180℃에서 1시간 동안 경화시킨다. 그리고 나서, 리드 프레임(4)을 돌려서 다이 패드(5)의 반대면에 다이 접착재료(3)를 사용하여 반도체 칩(1b)를 다이 본딩에 의해 탑재한다. 이때, 다이 본딩을 통하여 다이 패드(5)에 결합된 반도체 칩(1a)은 예컨대 탄성체로 지지됨으로써 손상으로부터 보호된다. 와이어 본딩 공정후의 공정은 도 17 및 도 18에 도시한 것과 동일한 방법으로 실시된다. 본 실시예에 있어서는, 동일한 두 개의 반도체 칩을 다이 패드(5)의 양 표면에 각각 탑재하였지만, 서로 다른 종류의 두 개의 반도체 칩의 탑재도 가능하다. 두 개의 반도체 칩이 다른 기판전위로 동작하는 경우에는, 한 쪽의 반도체 칩과 다이 패드(5) 사이에 절연재료를 삽입하는 것이 바람직하다. 본 실시예에 있어서, 웨이퍼 공정으로 절연재료와 배선 패턴이 형성되어 있기 때문에, 이중층 이상의 와이어도 형성될 수 있다.
실시예 6
본 발명의 실시예의 다른 예에 관하여 도 36 및 도 37를 참조하여 설명하면, 이하와 같다. 설명의 편의상, 실시예 1 내지 5의 도면에 부착된 부재와 동일한 기능을 갖는 부재에는 동일한 부재 번호를 부여하고 그 설명을 생략한다.
본 실시예의 배열을 도 36 및 도 37에 나타내며, 이는 도 17 및 도 18에 나타낸 배열을 변형한 것이다. 더욱 구체적으로 말하면, 반도체 칩 탑재기판인 다이 패드(5)의 양 표면과의 와이어 본딩후에, 다이 패드(5)에 형성된 배선 패턴(12) 위와 배선 패턴이 형성되어 있지 않은 영역의 반도체 칩 주변에 폴리이미드계 수지로 제조된 코팅수지(80a,80b)가 포팅(potting)에 의해 형성되어 있다. 코팅수지(80a,80b)는 포팅후, 180℃에서 1시간, 이어 260℃에서 1시간 동안 더 가열한다.
여기서, 배선 패턴(12)상에 코팅수지(80a)의 형성방법은 리드 프레임(4)에 배선 패턴(12)이 형성된 후에 니스 또는 시트(sheet) 형태로 도포될 수 있다.
또한, 코팅수지(80b)의 형성방법은 배선 패턴(12)이 니스 또는 시트 형태로 형성되어 있지 않은 다른 표면에 대하여 다이 패드(5)에 도포될 수 있다. 이 경우, 코팅수지(80b)는 배선 패턴(12)이 다이 패드(5)상에 형성되기 전에 도포될 수 있다.
도 1 및 도 2에 나타낸 실시예 1의 경우, 절연재료(13)가 배선 패턴(12)의 일부를 덮는 구조로 되어 있다. 예컨대, 땜납미장에 있어서 몰딩수지(22)와 배선 패턴(12)과의 박리를 억제하기 위하여 몰딩수지(22)와 배선 패턴(12) 구성재료와의 접착력보다 상기 절연재료(13)와 배선 패턴(12) 구성재료와의 접착력이 더 강하고, 흡수율이 낮고 유리전이온도 Tg가 높은 절연재료(12)를 사용하는 것이 효과적이다.
실시예 1 내지 6에 있어서, 다이 패드(5)의 두께는 적어도 리드 프레임(4)을 형성하는 크래들부(9)(도 4 참조)의 두께보다 얇다. 다이 패드(5)는 어떤 방법으로도 얇게 형성될 수 있지만, 본 실시예에 있어서는, 다이 패드(5)에 하프-에칭을 한다. 이에 따라, 반도체 칩(1a,1b)이 다이 패드(5)의 양 표면에 탑재된 얇은 2-칩-1-팩케이지 반도체 장치를 실현할 수 있다. 또한, 얇은 반도체 장치를 제조하는데 있어서, 수지 몰딩의 수율이 더욱 향상된다.
또한, 실시예 1 내지 4, 및 6에 있어서, 배선 패턴(12) 또는 배선기판(24)은 약 350℃에서 다이 패드(5)에 적층된다. 또한, 본딩 와이어(15,16,18)와의 적층에 알맞은 도금(예컨대 Au 와이어에 대한 Ag 도금)은 리드 프레임(4)의 이너 리드(6)에 적용된다. 또한, 와이어 본딩이 필요한 경우, 본딩 와이어(15,16,18)와의 적층에 알맞은 도금은 필요한 경우 다이 패드(5)에 적용된다. 이 경우, 도금영역이 배선 패턴(12) 또는 배선기판(24)으로 덮이지 않도록 해야 한다. 한편, 리드 프레임(4)의 아우터 리드(7)에는 기판 패키징에 필요한 도금이 적용된다.
상기 각 실시예는 다이 패드(5)의 주요 및 기타 표면에 반도체 칩이 1칩씩 탑재된 팩케이지를 설명한다. 그러나, 복수의 반도체 칩은 다이 패드(5)의 적어도 하나의 주요 및 기타 표면에 탑재될 수 있다.
예컨대, 도 1 또는 도 13에 나타낸 다이 패드(5), 배선 패턴(12) 등은 도면에서 수직으로 확장되며, 다이 패드(5)의 주요 표면의 리드(이너 리드(6) 및 아우터 리드(7))의 수도 증가한다. 다이 패드(5)의 주요 표면에는 본 발명에서 채택한 접속방식의 반도체 칩이 부수적으로 제공되며, 그래서 두 개의 반도체 칩이 수직으로 정렬된다. 그리고 나서, 각 반도체 칩은상술한 방법으로 배선 패턴(12)에 접속된다. 이와 같이 다이 패드(5)의 적어도 한 면에 탑재된 복수의 반도체 칩 및 이에 접속된 리드의 세트중 일부는 본 발명의 접속방식과는 다른 방식, 예컨대 도 38에 나타낸 종래 접속방식으로 제공될 수 있다.
도 1 또는 도 7에 나타낸 예에 있어서, 동일 와이어 내의 두 개의 전극(12b)을 연결하는 직선은 반도체 칩(1a)의 소정의 측변에 평행하다. 그러나, 선의 배열은 이것에 한정되지 않으며, 와이어(12a)는 휘어지거나 또는 기울어질 수 있다.
도 13에 나타낸 예에 있어서, 와이어(12a)는 대칭축 LL'에 대하여 서로 대칭인 위치에 있는 두 전극(12b)을 전기적으로 접속하도록 패터닝되어 있다. 또한, 와이어(12a)는 4변형의 반도체 칩의 소정의 근처(여기서는 측변 1al-1a2)에 평행하다. 또한, 와이어(12a)는 전극군(12b1)이 정렬된 방향에 평행하게 신장된다. 그러나, 배열은 이에 한정되지 않고, 와이어(12a)는 배선 패턴(12)이 하나의 반도체 칩, 여기서는 반도체 칩(1a) 근처에 대향하는 전극군(12b1)이 정렬된 방향을 따라서 신장하는 부분을 포함하도록 배열될 수 있다.
이상과 같이, 본 발명의 제 1반도체 장치는 리드 프레임의 반도체 칩 탑재용 기판의 양면에 후면이 서로 대향된 복수의 반도체 칩이 탑재된 반도체 장치이며,
상기 반도체 칩 탑재용 기판의 적어도 한 면에 소정의 패턴을 갖는 배선 패턴과 상기 반도체 칩 탑재용 기판과 상기 배선 패턴 사이를 절연하기 위한 절연재료가 제공되고, 또
적어도 하나의 반도체 칩의 전극패드가 상기 배선 패턴과 금속선을 통해 상기 리드 프레임에 형성된 특정 리드와 전기적으로 접속되는 것을 특징으로 한다.
상기 구성에 의하면, 복수의 반도체 칩은 서로 좌우 반전의 관계, 또는 상하 반전의 관계로 후면이 서로 대향하도록 제공된 반도체 칩 탑재용 기판, 또는 상이한 종류의 반도체 칩 탑재용 기판의 양면에 탑재되며, 이로써 복수칩-1-팩케이지의 반도체 장치, 예컨대 2-칩-1-팩케이지의 반도체 장치가 구성된다.
여기서, 적어도 하나의 반도체 칩의 전극패드는 절연재료 및 금속선에 의해 반도체 칩 탑재용 기판으로부터 전기적으로 분리된 배선 패턴을 통하여 소정의 리드와 접속되어 있다. 따라서, 상기 배선 패턴은 중계점으로 작용한다. 이에 따라, 금속선이 길게 되어 반도체 칩을 넘거나, 또는 인접 와이어가 서로 교차하는 것과 같은 원치 않은 와이어 레이아웃을 피할 수 있다. 그 결과, 금속선이 반도체 칩 또는 인접 와이어와 단락하거나, 또는 개구 즉, 금속선이 끊어지는 것과 같은 단점을 확실히 피할 수 있다.
또한, 리드 프레임의 각 리드에 있어서 필요한 전기신호의 순서와 다르게 전극패드가 배열되어 있더라도, 상기 배선 패턴을 제공함으로써 동일 신호가 입출력되는 전극패드와 소정의 리드를 전기적으로 접속하는 것이 가능하다. 이에 따라, 복수의 반도체 칩을 탑재한 반도체 장치를 제조할 때, 종래와 같이 각 반도체 칩의 전극패드의 위치를 변경할 필요가 없다. 따라서, 상기 구성에 의하면, 반도체 칩의 설계를 변경할 필요가 없기 때문에 반도체 장치의 비용을 줄일 수 있음과 동시에, 반도체 장치의 개발 기간을 확실히 단축할 수 있다.
또한, 상기 구성에 의하면, 어레이(array) 반도체 칩 뿐만 아니라 모든 종류의 반도체 칩의 조합을 탑재한 스택 구조가 가능하다. 즉, 어레이 반도체 칩 뿐만 아니라 모든 종류의 반도체 칩의 조합을 스택 구조에 적용할 수 있으며, 이로써, 복수칩-1-팩케이지의 반도체 장치의 범용성을 확대할 수 있다.
제 2반도체 장치는, 상기 제 1구성에 있어서,
상기 리드 프레임은 각각 복수의 리드로 구성된 두 개의 리드군을 포함하고, 상기 두 개의 리드 군은 서로 대향하도록 제공되며;
상기 복수의 반도체 칩중, 상기 반도체 칩 탑재용 기판의 양 표면에 서로 대향하도록 제공된 두 개의 대향 반도체 칩은 거의 4변형이며, 또 반도체 칩 탑재용 기판은 상기 두 리드군 사이에 제공되며, 그 결과 상기 두 개의 대향 반도체 칩의 4개 측변중, 1조의 대향하는 측변이 각각 상기 2개의 리드군에 대향하며;
상기 배선 패턴은 상기 2개의 리드군중 적어도 1개의 리드는 상기 리드가 포함되는 리드군과 대향하는 반도체 칩의 측변을 제외하는 측변 근방의 소자형성면상에 배치되는 전극패드와 전기적으로 접속되도록 패터닝되는 것을 특징으로 한다.
상기 구성에 의하면, 리드 프레임은 서로 대향하는 2개의 리드군으로 구성되며, 반도체 칩이 탑재된 반도체 칩 탑재용 기판은 상기 2개의 리드군 사이에 배치된다.
이때, 배선 패턴에 의해, 리드군에 포함되는 적어도 1개의 리드는 상기 리드가 포함되는 리드군과 대향하는 반도체 칩의 측변을 제외하는 측변 근방의 소자형성면상에 배치되는 전극패드와 전기적으로 접속된다. 따라서, 반도체 칩이 동종칩(동일 칩 크기, 동일 실리콘 기판, 및 동일 기판전위로 동작하는 칩)의 경우, 각 반도체 칩의 소자회로 패턴은 서로 미러 반전된 것을 사용하지만, 상기 구성으로서는, 상기 미러 반전된 소자회로 패턴이 제공된 반도체 칩을 형성하지 않고, 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
따라서, 제 1구성에 의한 효과에 덧붙여, 반도체 칩이 동종(동일한 칩 크기로 전극패드의 배치가 같은)인 경우, 소자회로 패턴을 미러 반전한 반도체 칩의 제작없이, 복수칩-1-팩케이지의 반도체 장치를 얻는 수 있다. 또한, 서로 전혀 관계가 없는 배치로 설정된 전극패드를 갖는 반도체 칩의 경우라도, 상기 반도체 칩의 설계를 변경하지 않고 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
제 3반도체 장치는, 상기 제 1구성에 있어서,
상기 리드 프레임은 서로 대향하도록 배치되고, 복수의 리드로 이루어진 2개의 리드군을 가지며;
상기 복수의 반도체 칩중, 상기 반도체 칩 탑재용 기판의 양 표면에 서로 대향하도록 제공된 두 개의 대향 반도체 칩은 거의 4변형이며, 또 반도체 칩 탑재용 기판은 상기 두 리드군 사이에 제공되며, 그 결과 상기 두 개의 대향 반도체 칩의 4개 측변중, 1조의 대향하는 측변이 각각 상기 2개의 리드군에 대향하며;
상기 배선 패턴은 적어도 1개의 리드군이 전극패드군에 접속되고, 상기 전극패드군은 반도체 칩의 소자형성면의 측변 근방에 배치되어, 상기 리드군의 리드에 대해 필요로하는 전기신호의 순서가 다르도록 배열된 전극패드로 이루어지며, 전기신호의 순서가 일치하여 접속되도록 패터닝되는 것을 특징으로 한다.
상기 구성에 의하면, 리드 프레임은 서로 대향하는 2개의 리드군으로 구성되며, 반도체 칩이 탑재된 반도체 칩 탑재용 기판은 상기 2개의 리드군 사이에 배치된다.
이때, 배선 패턴에 의해, 적어도 1개의 리드군은, 반도체 칩의 소자형성면의 측변 근방에 배치되어 상기 리드군의 리드에 대해 필요로하는 전기신호의 순서가 다르게 배열된 전극패드로 이루어진 전극패드군과 전기신호의 순서가 일치하여 접속된다. 따라서, 전극패드가 무질서하게 배열된 반도체 칩을 사용하더라도, 상기 반도체 칩의 설계를 변경하지 않고, 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
제 4반도체 장치는, 상기 제 1구성에 있어서,
상기 리드 프레임은 2조가 서로 대향하도록 배치되며, 복수의 리드로 이루어진 4개의 리드군을 포함하고,
상기 반도체 칩중, 상기 반도체 칩 탑재용 기판에 서로 대향하도록 제공된 두 개의 대향 반도체 칩은 거의 4변형이며, 상기 반도체 칩 탑재용 기판은 상기 4개의 리드군으로 둘러싸이도록 제공되고, 그 결과 상기 4개의 측변이 4개의 리드군에 각각 대향하며;
상기 배선 패턴은 상기 4개의 리드군에 포함되는 적어도 1개의 리드가, 상기 리드가 포함되는 리드군과 대향하는 반도체 칩의 측변을 제외하는 측변 근방의 소자형성면상에 배치되는 전극패드에 전기적으로 접속되도록 패터닝되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 리드 프레임은 2조의 서로 대향하는 4개의 리드군으로 구성되고, 적어도 2개의 대향 반도체 칩이 탑재된 반도체 칩 탑재용 기판은 상기 4개의 리드군으로 둘러싸이도록 배치된다.
이때, 상기 배선 패턴에 의해, 리드군에 포함되는 적어도 1개의 리드가, 상기 리드가 포함되는 리드군과 대향하는 반도체 칩의 측변을 제외하는 측변 근방의 소자형성면상에 배치되는 전극패드에 전기적으로 접속된다. 따라서, 다른 종류의 반도체 칩을 사용한 QFP(Quad Flat Package)타입의 반도체 장치를 제조하는 경우일 지라도, 각 반도체 칩의 설계를 변경하지 않고, 복수칩-1-팩케이지의 반도체 장치를 실현할 수 있다.
제 5반도체 장치는, 상기 제 1구성에 있어서,
상기 리드 프레임은 2조의 서로 대향하도록 배치되고 복수의 리드로 이루어진 4개의 리드군을 포함하며;
상기 반도체 칩중, 상기 반도체 칩 탑재용 기판에 서로 대향하도록 제공된 두 개의 대향 반도체 칩은 거의 4변형이며, 상기 반도체 칩 탑재용 기판은 상기 4개의 측변이 4개의 리드군에 각각 대향하도록 상기 4개의 리드군으로 둘러싸이도록 제공되고;
상기 배선 패턴은, 적어도 1개의 리드군이, 반도체 칩의 소자형성면에서의 측변근방에 배치되어 상기 리드군의 리드에 대해 필요로하는 전기신호의 순서가 다른 전극패드로 이루어지는 전극패드군과 전기신호의 순서가 일치하여 접속되도록 패터닝되는 것을 특징으로 한다.
상기 구성에 의하면, 리드 프레임은 2조의 서로 대향하는 4개의 리드군으로 구성되고, 반도체 칩이 탑재된 반도체 칩 탑재용 기판은 상기 4개의 리드군에 둘러싸이도록 배치된다.
이때, 배선 패턴에 의해, 적어도 1개의 리드군은, 반도체 칩의 소자형성면의 측변 근방에 배치되어, 상기 리드군의 리드와 필요로하는 전기신호의 순서가 다른 전극패드로 이루어진 전극패드군과 전기신호의 순서가 일치하여 접속된다. 따라서, 전극패드가 무질서하게 배열된 다른 종류의 반도체 칩을 사용한 경우라도, 각 반도체 칩의 설계를 변경하지 않고, 예컨대 QFP 타입으로 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
제 6반도체 장치는, 상기 제 1구성에 있어서,
상기 배선 패턴은 상기 배선 패턴이 존재하는 면에 탑재되는 반도체 칩의 존재영역을 피하도록 하여, 반도체 칩 탑재용 기판의 주변부에 설치되는 것을 특징으로 한다.
상기 구성에 의하면, 배선 패턴은 상기 배선 패턴이 존재하는 면에 탑재되는 반도체 칩의 존재영역을 피하도록 설치된다. 이 경우, 반도체 칩의 존재영역에 배선 패턴은 존재하지 않기 때문에, 얇은 반도체 장치를 제공할 수 있다.
제 7반도체 장치는, 상기 제 1구성에 있어서,
상기 배선 패턴 및 상기 절연재료가 상기 배선 패턴 및 상기 절연재료가 존재하는 면에 탑재되는 반도체 칩의 존재영역을 피하도록 하여, 반도체 칩 탑재용 기판의 주변부에 설치되는 것을 특징으로 한다.
상기 구성에 의하면, 배선 패턴 및 절연재료는 상기 배선 패턴 및 상기절연재료가 존재하는 면에 탑재되는 반도체 칩의 존재영역을 피하도록 설치된다. 이 경우, 반도체 칩의 존재영역에 배선 패턴 및 절연재료는 존재하지 않기 때문에, 제 6구성의 경우보다 더 얇은 반도체 장치를 제공할 수 있다.
제 8반도체 장치는, 상기 제 1구성에 있어서,
상기 리드 프레임이 상기 리드 프레임을 반송하기 위한 크래들부를 포함하며;
상기 반도체 칩 탑재용 기판은 적어도 상기 크래들부의 두께보다 얇게 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 반도체 칩 탑재용 기판이 적어도 크래들부의 두께보다 얇게 형성되어 있기 때문에, 상기 반도체 칩 탑재용 기판의 양면에 반도체 칩을 탑재한 경우, 얇은 복수칩-1-팩케이지의 반도체 장치를 제공할 수 있다.
제 9반도체 장치는, 상기 제 1구성에 있어서,
웨이퍼 공정으로 상기 절연재료 또는 절연층 및 상기 배선 패턴이 형성된 반도체 기판을 상기 반도체 칩을 따라 반도체 칩 탑재용 기판의 적어도 한 면에 탑재하고;
상기 반도체 칩의 전극패드가 상기 배선 패턴 및 금속선을 통해 상기 리드와 전기적으로 접속되는 것을 특징으로 한다.
상기 구성에 의하면, 웨이퍼 공정으로 배선 패턴을 형성하기 때문에, 보다 미세한 와이어의 형성이 가능하다. 또한, 다이 본딩 단계에서, 절연재료(절연층) 및 배선 패턴이 형성된 상기 반도체 기판을 반도체 칩 탑재용 기판상에 탑재할 수 있기 때문에, 반도체 칩 탑재용 기판상에 새로운 배선 패턴(및 절연재료)를 형성하는 신규 공정을 필요로 하지 않는다. 또한, 예컨대, (배선 패턴이 형성된) Si 기판과 같은 반도체 기판은 절연재료로서 수지를 사용한 배선 패턴에 비해, 열팽창계수가 42 합금 등으로 제조된 다이 패드(반도체 칩 탑재용 기판)의 열팽창계수에 비교적 가깝고, 다이 패드에 배선 패턴이 형성된 후의 휘어짐을 억제할 수 있다. 그러므로, 보다 범용성이 높고 염가인 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
제 10 반도체 장치는, 상기 제 1구성에 있어서, 상기 반도체 칩 탑재용 기판상에 형성된 상기 배선 패턴에서 와이어가 금속선에 의해 전기적으로 접속되는 것을 특징으로 한다.
그러므로, 배선 패턴의 배치 등의 자유도를 향상시킬 수 있다.
제 11 반도체 장치는, 상기 제 10 구성에 있어서,
상기 반도체 칩 탑재용 기판상에 상기 배선 패턴을 1개 이상 포함하는 배선 패턴군이 2개 이상 형성되고;
상기 1개의 배선 패턴군의 적어도 일부는, 그 이외의 상기 1개의 배선 패턴군의 적어도 일부와 상기 금속선에 의해 전기적으로 접속되는 것을 특징으로 한다.
상기 구성에 의하면, 예컨대, 도 7 및 도 8의 다이 패드(반도체 칩 탑재용 기판)의 휘어짐을 감소시킬 목적으로 배선 패턴 영역을 분할하는 경우, 배선 패턴 영역은 배선 패턴과 교차하는 방향, 즉 배선 패턴을 절단하는 방향으로 분할할 수 없다. 그러나, 도 11 및 도 12에 도시한 바와 같이, 배선 패턴이 금속선(제 3도선)을 통해 전기적으로 상호 접속되면, 배선 패턴은 배선 패턴을 절단하는 방향으로 분할할 수 있다. 그러므로, 제 10 반도체 장치보다 배선 패턴의 배치 등의 자유도를 더욱 향상시킬 수 있다.
제 12 반도체 장치는, 상기 제 10 구성에 있어서,
상기 배선 패턴이 거의 평면상에 설정되고, 서로 전기적으로 독립된 제 1와이어, 제 2와이어, 및 상기 제 1와이어와 제 2와이어 사이에 설정된 1개 이상의 와이어를 갖는 제 3와이어를 포함하고;
상기 제 1와이어 및 제 2와이어는 상기 금속선에 의해 전기적으로 접속되는 것을 특징으로 한다.
상기 구성에 의하면, 예컨대 도 32내의 원(A)에 도시한 바와 같이, 다층 와이어를 쓰지 않고, 즉 단일층 와이어, 또는 보다 적은 수의 층으로 이루어진 와어어를 사용하여 금속선(제 3도선)(71)을 통해 와이어를 서로 접속함으로써 와이어링을 실현할 수 있다. 그러므로, 보다 범용성이 높은 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
도 13의 반도체 장치는, 상기 제 1구성에 있어서,
상기 반도체 칩 및 반도체 칩 탑재용 기판을 몰딩하는 몰딩재가 제공되고;
상기 반도체 칩 탑재용 기판상에 형성된 상기 배선 패턴의 적어도 일부를 덮기 위하여, 상기 몰딩재와는 다른 재료로 제조된 코팅 필름을 포함하는 것을 특징으로 한다.
예컨대, 상기 코팅 필름은 상기 몰딩재로서 몰딩수지보다 배선 패턴을 구성하는 재료와의 접착력이 높고, 흡수율은 낮고, 유리전이온도(Tg)는 높은 재료로 제조될 수 있다. 몰딩수지는 통상 에폭시 수지 등으로 제조되며, 상기 코팅 필름은 예컨대 폴리이미드계 수지로 제조될 수 있다.
상기 구성에 의하면, 엄한 조건에서 본 반도체 장치를 미장용 기판으로 땜납 설치하더라도, 땜납 설치시에 배선 패턴과 상기 몰딩재와의 계면에서의 박리를 억제할 수 있다. 그 결과, 보다 고품질의 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
제 14 반도체 장치는, 상기 제 1구성에 있어서,
상기 반도체 칩 및 반도체 칩 탑재용 기판을 몰딩하는 몰딩재가 제공되고;
상기 반도체 칩 탑재용 기판과 상기 몰딩재가 직접 접하는 면적을 감소시키도록 상기 반도체 칩 탑재용 기판의 적어도 일부를 덮기 위하여 상기 몰딩재와는 다른 재료로 제조된 코팅 필름을 포함하는 것을 특징으로 한다.
예컨대, 상기 코팅 필름은 몰딩수지보다 반도체 칩 탑재용 기판을 구성하는 재료와의 접착력이 높고, 흡수율은 낮으며, 유리전이온도(Tg)는 높은 재료로 제조될 수 있다.
상기 구성에 의하면, 엄한 조건에서 본 반도체 장치를 설치용 기판으로 땜납설치하더라도, 땜납 설치시에 반도체 칩 탑재용 기판과 상기 몰딩재와의 계면에서의 박리를 억제할 수 있다. 그 결과, 보다 고품질의 복수칩-1-팩케이지의 반도체 장치를 얻을 수 있다.
지금까지 본 발명을 기재하였으며, 동일한 발명이 다양한 방법으로 변경될 수 있다. 이들 변형은 본 발명의 정신과 범위를 벗어나지 않으며, 당업자에게 명백한 상기 모든 변형은 다음에 기재하는 특허청구범위 내에 포함된다.
본 발명의 반도체 장치는 모든 종류의 반도체 칩에 대한 복수칩-1-팩케이지화를 도모할 수 있으며, 반도체 칩의 설계 변경을 피하여 장치의 비용을 절감할 수 있으며 개발 기간을 단축시킨다.

Claims (42)

  1. 각각 소자 형성면상에 복수의 전극 패드를 배치하고 있는 복수의 반도체 칩과,
    상기 복수의 반도체 칩중의 적어도 2개의 이면들을 서로 대향시키고, 상기 반도체 칩을 양면에 탑재하는 반도체 칩 탑재판과, 전기 신호를 상기 전극 패드 사이에서 주고 받는 복수의 리드를 포함하는 리드 프레임과,
    상기 반도체 칩 탑재판의 적어도 한면에 설치되고, 소정의 패턴을 갖는 배선 패턴을 포함하고,
    배선 패턴이 마련된 면의 반도체 칩칩의 적어도 하나의 전극 패드를 배선 패턴을 통해, 상기 리드 중의 하나에 전기적으로 접속하는 것에 의해 상기 양면에 탑재된 반도체 칩의 서로 대응하는 전극 패드의 적어도 한 쌍이 상기 리드중의 동일 리드에 전기적으로 접속되어 있는 반도체 장치.
  2. 제 1항에 있어서, 상기 리드 프레임이 복수의 상기 리드로 구성되는 리드군을 2개 포함하고, 상기 2개의 리드군이 서로 대향하도록 배치되며,
    상기 복수의 반도체 칩중 상기 반도체 칩 탑재판에 관하여 서로 이면들이 대향하는 적어도 2개의 반도체 칩이 약 4변형을 나타내고,
    상기 반도체 칩 탑재판이 상기 2개의 리드군 사이에 배치됨과 동시에,
    상기 대향하는 반도체 칩들을 각각 4개의 측변중의 1조의 대향하는 측변이 상기 2개의 리드군에 각각 대향하도록 탑재하고,
    상기 전극 패드의 적어도 일부가 상기 리드군내의 적어도 1개의 리드에 관하여 그 리드를 포함하고 있는 리드군과 대향하고 있는 반도체 칩 측변을 제외하고 상기 반도체 칩 측변 근방의 소자 형성면상에 배치되어있고, 상기 배선 패턴이 그 리드와 전극 패드가 전기적으로 접속되는 것과 같은 패턴으로 패터닝되어 있는 반도체 장치.
  3. 제 2항에 있어서, 상기 복수의 반도체 칩중 서로 이면이 대향하는 2개의 칩이 서로 동일 형상이고 또 전극 패드의 배치 형상이 동일한 칩이며,
    상기 반도체 칩의 측변중에서 상기 리드군에 대향하고 있는 측변에 평행한 축 주변에 상기 반도체 칩의 한쪽을 180도 회전시킨 위치에 상기 반도체 칩의 다른 쪽이 배치되어 있는 반도체 장치.
  4. 제 3항에 있어서, 상기 복수의 반도체 칩중 서로 이면이 대향하는 2개의 칩의 한쪽에 있어서, 전극 패드가 상기 배선 패턴을 통하여 상기 리드에 접속되는 한편, 상기 대향하는 반도체 칩의 다른 쪽에 있어서는 대응하는 전극 패드가 상기 배선 패턴을 통하지 않고 상기 리드에 접속되는 반도체 장치.
  5. 제 1항에 있어서, 상기 리드 프레임이 복수의 상기 리드로부터 구성되는 리드군을 2개 포함하고, 상기 2개의 리드군이 서로 대향하도록 배치되며,
    상기 복수의 반도체 칩중 상기 반도체 칩 탑재판에 관하여 서로 이면들이 대향하는 적어도 2개의 반도체 칩이 약 4변형을 나타내고,
    상기 반도체 칩 탑재판이 상기 2개의 리드군의 사이에 배치됨과 동시에 상기 대향하는 반도체 칩들을 각 4개의 측변중 1조의 대향하는 측변이 상기 2개의 리드군에 각각 대향하도록 탑재하고,
    상기 전극 패드의 적어도 일부는 상기 리드 그룹의 적어도 하나의 리드에 입력되는 전기신호의 순번과 다른 순번으로 상기 측변 근처의 두개의 대향 반도체 칩 중의 적어도 하나의 소자형성면상에 상기 전극 패드의 일부가 제공되어 있는 전극패드 그룹을 형성하고, 상기 배선 패턴은 상기 리드군의 하나의 전극 패드군이 동일한 전기신호의 순으로 접속되도록 패터닝 되어있는 반도체 장치.
  6. 제 5항에 있어서, 상기 복수의 반도체 칩중 이면이 대향하는 칩이 서로 동일한 칩이고,
    상기 반도체 칩의 측변중에서 상기 리드군에 대향하고 있지 않는 측변에 평행한 축 주변에 상기 반도체 칩의 한쪽을 180도 회전시킨 위치에 상기 대향하는 반도체 칩의 다른 쪽이 배치되어 있는 반도체 장치.
  7. 제 6항에 있어서, 상기 대향하는 반도체 칩의 한쪽에 있어서는 전극 패드가 상기 배선 패턴을 통하여 상기 리드에 접속되는 한편, 상기 대향하는 반도체 칩의 다른 쪽에 있어서는 대응하는 전극 패드가 상기 배선 패턴을 통하지 않고 상기 리드에 접속되는 반도체 장치.
  8. 제 5항에 있어서, 상기 배선 패턴이 한쪽의 반도체 칩의 한 개의 변에 대향하는 전극군이 나란한 방향을 따라 연장된 부분을 포함하는 반도체 장치.
  9. 제 8항에 있어서, 상기 배선 패턴이 상기 전극군이 나란한 방향에 평행하게 연장되어 있는 반도체 장치.
  10. 제 5항에 있어서, 상기 배선 패턴이 상기 리드군과 대향하지 않는 반도체 칩 측변에 평행한 축에 관하여 대칭인 패턴으로 패터닝되어 있는 반도체 장치.
  11. 제 1항에 있어서, 상기 배선 패턴은 반도체 칩이 상기 배선 패턴이 제공된 면에 탑재되는 영역을 피하도록 상기 반도체 칩 탑재판의 주변부에 설치되어 있는 반도체 장치.
  12. 제 1항에 있어서, 상기 배선 패턴과 절연물질은 반도체 칩이 상기 배선 패턴과 절연물질이 설치된 면에 탑재되는 영역을 피하도록 상기 반도체 칩 탑재판의 주변부에 설치되어 있는 반도체 장치.
  13. 제 1항에 있어서, 상기 리드 프레임은 상기 리드 프레임을 반송하기 위한 크래들부를 포함하고,
    상기 반도체 칩 탑재판은 적어도 상기 크래들부의 두께 보다 얇게 형성되어 있는 반도체 장치.
  14. 제 1항에 있어서, 상기 복수의 반도체 칩중 상기 반도체 칩 탑재판에 관하여 서로 이면들이 대향하는 적어도 2개의 반도체 칩은 동일 칩 크기 및 동일 실리콘 기판의 칩이고, 동일 기판 전위로 동작하는 반도체 장치.
  15. 제 1항에 있어서, 상기 복수의 반도체 칩 및 반도체 칩 탑재판을 몰딩하는 몰딩재와,
    상기 반도체 칩 탑재판상에 형성된 상기 배선 패턴의 적어도 일부를 피복하는 상기 몰딩재와는 상이한 재료로된 코팅 필름을 포함하는 반도체 장치.
  16. 제 15항에 있어서, 상기 코팅 필름과 배선 패턴의 접착력이 상기 몰딩재와 배선 패턴의 접착력 보다 큰 반도체 장치.
  17. 제 1항에 있어서, 상기 복수의 반도체 칩 및 반도체 칩 탑재판을 몰딩하는 몰딩재와,
    상기 반도체 칩 탑재판과 상기 몰딩재가 직접 접하는 면적을 감소시키도록 상기 반도체 칩 탑재판의 적어도 일부를 피복하는, 상기 몰딩재와 상이한 재료로 구성된 코팅 필름을 포함하는 반도체 장치.
  18. 제 17항에 있어서, 상기 코팅 필름과 반도체 칩 탑재판의 접착력이 상기 몰딩재와 반도체 칩 탑재판의 접착력 보다 큰 반도체 장치.
  19. 각각 소자 형성면상에 복수의 전극 패드를 배치하고 있는 복수의 반도체 칩과,
    상기 복수의 반도체 칩 중의 적어도 2개의 이면들을 서로 대향시키고, 상기 반도체 칩을 양면에 탑재하는 반도체 칩 탑재판과, 전기 신호를 상기 전극 패드 사이에서 주고받는 복수의 리드를 포함하는 리드 프레임과,
    상기 반도체 칩 탑재판의 적어도 한 면에 제공되고, 상기 반도체 칩중의 적어도 1개의 반도체 칩에 있어서의, 전극 패드가 형성된 일방의 측변으로부터 상기 일방의 측변과는 다른 타측변에 배선이 접속될 수 있도록 소정의 배선 패턴을 갖는 배선 패턴을 포함하는 반도체 장치.
  20. 제 1항에 있어서, 상기 반도체 칩 탑재판과 상기 배선 패턴 사이에 전기적 절연을 제공하기 위한 절연 물질;
    상기 복수의 반도체 칩의 적어도 하나 위에 있는 전극 패드를 상기 배선 패턴에 전기적으로 접속하기 위한 제 1 도선; 및
    상기 배선 패턴을 상기 리드에 전기적으로 접속하기 위한 제 2 도선을 더 포함하는 반도체 장치.
  21. 제 19항에 있어서, 상기 반도체 칩 탑재판과 상기 배선 패턴 사이에 전기적 절연을 제공하기 위한 절연물질;
    상기 복수의 반도체 칩의 적어도 하나 상에 있는 전극 패드를 상기 배선 패턴에 전기적으로 접속하기 위한 제 1 도선; 및
    상기 배선 패턴을 상기 리드에 전기적으로 접속하기 위한 제 2 도선을 더 포함하는 반도체 장치.
  22. 제 19항에 있어서, 상기 배선 패턴은 반도체 칩이 상기 배선 패턴이 설치된 면에 탑재되는 영역을 피하도록 상기 반도체 칩 탑재판의 주변부에 설치되어 있는 반도체 장치.
  23. 제 19항에 있어서, 상기 배선 패턴과 상기 절연물질은 반도체 칩이 상기 배선 패턴과 상기 절연물질이 설치된 면에 탑재되는 영역을 피하도록 상기 반도체 칩탑재판의 주변부에 설치되어 있는 반도체 장치.
  24. 제 19항에 있어서, 상기 리드 프레임은 상기 리드 프레임을 반송하기 위한 크래들부를 포함하고;
    상기 반도체 칩 탑재판은 적어도 상기 크래들부 보다 얇게 형성되는 반도체 장치.
  25. 제 19항에 있어서, 상기 복수의 반도체 칩 중, 그들의 배면이 서로 대향하는 상태로 상기 반도체 칩 탑재판의 양면상에 각각 제공되는 적어도 두 개의 대향하는 반도체칩은 동일한 칩 크기를 가지고, 동일한 종류의 실리콘 기판을 사용하며, 또한 동일한 전위에서 동작하는 칩인 반도체 장치.
  26. 제 21항에 있어서, 웨이퍼 공정에서 상기 반도체 칩 탑재판의 적어도 한 면상의 상기 반도체 칩을 따라 정렬된 반도체 기판상에 형성된 상기 절연물질과 상기 배선 패턴을 갖는 반도체 기판을 더 포함하고,
    상기 반도체 칩상의 전극 패드는 상기 배선 패턴과 상기 제 1 및 제 2 도선을 통해 상기 리드에 전기적으로 접속되는 반도체 장치.
  27. 제 19항에 있어서, 상기 반도체 칩과 상기 반도체 칩 탑재판을 몰딩하기 위한 몰딩 재료; 및
    상기 몰딩 재료의 물질과 다른 물질로 형성된 코팅(coating) 막을 더 포함하고, 상기 코팅 막이 상기 반도체 칩 탑재판 상에 형성된 상기 배선 패턴의 적어도 일부를 피복하는 반도체 장치.
  28. 제 27항에 있어서, 상기 코팅 막은 상기 배선 패턴에 대해 상기 몰딩 재료보다 강한 접착성을 갖는 반도체 장치.
  29. 제 19항에 있어서, 상기 반도체 칩과 상기 반도체 칩 탑재판을 몰딩하기 위한 몰딩 재료; 및
    상기 몰딩 재료의 물질과 다른 물질로 형성된 코팅(doating) 막을 더 포함하고, 상기 코팅 막은 상기 반도체 칩 탑재판과 상기 몰딩 재료가 직접적으로 서로 접촉하는 영역을 줄이는 방식으로 상기 반도체 칩 탑재판의 적어도 일부를 피복하는 반도체 장치.
  30. 제 29항에 있어서, 상기 코팅 막은 상기 반도체 탑재판에 대해 상기 몰딩 재료보다 강한 접착성을 갖는 반도체 장치.
  31. 제 20항에 있어서, 상기 배선 패턴에 있어서, 상기 제 1도선의 접속부와 상기 제 2도선의 접속부를 연결하는 배선이 상기 리드군과 대향하지 않는 상하에 대향하는 반도체 칩 측변에 평행한 것과 같은 배선군을 포함하도록 패터닝되어 있는 반도체 장치.
  32. 제 20항에 있어서, 상기 배선 패턴에 있어서, 상기 제 1도선의 접속부와 상기 제 2도선의 접속부를 연결하는 배선이 상기 리드군과 대향하고 있지 않는 상하에 대향하는 반도체 칩 측변에 대하여 만곡되어 있는 것과 같은 배선군을 포함하도록 패터닝되어 있는 반도체 장치.
  33. 제 20항에 있어서, 상기 배선 패턴에 있어서, 상기 제 1도선의 접속부와 상기 제 2도선의 접속부를 연결하는 배선이 상기 리드군과 대향하고 있지 않는 상하에 대향하는 반도체 칩 측변에 대하여 경사져 있는 것과 같은 배선군을 포함하도록 패터닝되어 있는 반도체 장치.
  34. 제 19항에 있어서, 상기 리드 프레임이 복수의 상기 리드로 구성되는 리드군을 4개 포한하고, 상기 4개의 리드군이 서로 대향하는 리드군 조가 2조 형성되도록 배치되며,
    상기 복수의 반도체 칩중 상기 반도체 칩 탑재판에 관하여 서로 이면들이 대향하는 적어도 2개의 반도체 칩이 대략 상각형을 나타내고,
    상기 반도체 칩 탑재판이 상기 4개의 리드군에 둘러싸여 배치됨과 동시에 상기 대향하는 반도체 칩들을 각 4개의 측변에 상기 4개의 리드군에 각각 대향하도록 탑재하며,
    상기 전극 패드의 적어도 일부가 상기 리드군내의 적어도 1개의 리드에 관하여 그 리드를 포함하고 있는 리드군과 대향하고 있는 반도체 칩 측변을 제외하고 상기 반도체 칩 측변 근방의 소자 형성면상에 배치되어 있고, 상기 배선 패턴이 그 리드와 전극 패드가 전기적으로 접속되는 것을 같은 패턴으로 패러닝되어 있는 반도체 장치.
  35. 제 19항에 있어서, 상기 리드 프레임이 복수의 상기 리드로 구성되는 리드군을 4개 포함하고, 상기 4개의 리드군이 서로 대향하는 리드군 조가 2조 형성되도록 배치되며;
    상기 복수의 반도체 칩중, 상기 반도체 칩 탑재판에 관하여 이며들이 대향하는 적어도 2개의 반도체 칩이 대략 사각형을 나타내고;
    상기 반도체 칩 탑재판이 상기 4개의 리드군에 둘러싸여 배치되고;
    상기 두 개의 대향하는 바도체 칩들을 각각 4개의 측변이 상기 4개의 리드군에 각각 대향하도록 상기 반도체칩 탑제판 상에 탑재하고,
    상기 전극 패드의 적어도 일부는 상기 리드 그룹의 적어도 하나의 리드에 입력되는 전기신호의 순번과 다른 순번으로 상기 측변 근처의 두개의 대향 반도체 칩의 적어도 하나의 소자형성면상에 상기 전극 패드의 일부가 제공되어 있는 전극 패드 그룹을 형성하고, 상기 배선 패턴은 상기 리드군의 하나가 상기 전극 패드군에 동일한 전기신호의 순으로 접속되도록 패터닝 되어있는 반도체 장치.
  36. 제 19항에 있어서, 상기 복수의 반도체 칩중 상기 반도체 칩 탑재판에 관하여 서로 이면들이 대향하는 적어도 2개의 반도체 칩은 상이한 칩 크기인 반도체 장치.
  37. 제 36항에 있어서, 상기 반도체 칩이 상이한 실리콘 기판인 반도체 장치.
  38. 제 36항에 있어서, 상기 반도체 칩이 상이한 기판 전위로 동작하는 반도체 장치.
  39. 제 20항에 있어서, 상기 절연물질 및 상기 배선 패턴이 웨이퍼 공정으로 형성되며, 상기 반도체 칩탑재판의 적어도 한쪽 면에 상기 반도체 칩과 나란하게 탑재되는 반도체 기판을 포함하고,
    상기 반도체 칩의 전극 패드가 상기 배선 패턴 및 상기 제 1 및 제 2도선을 통하여 상기 리드와 전기적으로 접속되어 있는 반도체 장치.
  40. 제 21항에 있어서, 상기 반도체 칩 탑재판상에 설치된 상기 배선 패턴상에 있어서 배선들을 전기적으로 접속하는 제 3도선을 포함하는 반도체 장치.
  41. 제 40항에 있어서, 상기 반도체 칩 탑재판상에 상기 배선 패턴을 1개 이상 포함하는 배선 패턴군이 2개 이상 형성되고,
    상기 1개의 배선 패턴군의 적어도 일부분과 그 이외의 상기 1개의 배선 패턴군의 적어도 일부분이 상기 제 3도선에 의해 전기적으로 접속되어 있는 반도체 장치.
  42. 제 40항에 있어서, 상기 배선 패턴과, 거의 평면상에 제공되고, 서로 전기적으로 독립한 제 1 및 제 2배선 패턴과, 1개 이상의 배선 패턴을 갖고, 상기 제 1배선 패턴과 제 2배선 패턴 사이에 제공된 제 3배선 패턴을 포함하며,
    상기 제 1 및 제 2배선 패턴은 상기 제 3도선에 의해 전기적으로 접속되는 반도체 장치.
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