JP2809945B2 - 半導体装置 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
アレイ系半導体装置に関するものである。
アレイ系半導体装置に関するものである。
【0002】
【従来の技術】アレイ系半導体装置は生産量は少ないが
多くの品種を開発する必要があり、信頼性の高い半導体
装置を短期間に低コストで設計することが求められる。
特に、レイアウト設計(回路ブロックの配置と各ブロッ
ク間の配線)を短期間に行う必要がある。
多くの品種を開発する必要があり、信頼性の高い半導体
装置を短期間に低コストで設計することが求められる。
特に、レイアウト設計(回路ブロックの配置と各ブロッ
ク間の配線)を短期間に行う必要がある。
【0003】従来のアレイ系半導体装置を図4乃至図5
より説明する。図4は、アレイ系半導体チップが搭載さ
れたアレイ系半導体装置を示す概略図である。アレイ系
半導体チップ51はリ−ドフレ−ム52と一体成形され
ているアイランド53上にマウントされ、アレイ系半導
体チップ51とリ−ドフレ−ム52とをボンディングワ
イヤ54により接続し、樹脂55により封止される。次
に、同図中の点線で囲まれたアレイ系半導体チップ51
を含む部分の平面図を図5に示す。アイランド53上に
マウントされたアレイ系半導体チップ51は各辺端に複
数のパッド56が形成されており、それらパッド56と
リ−ドフレ−ム52とはワイヤボンディングされてい
る。
より説明する。図4は、アレイ系半導体チップが搭載さ
れたアレイ系半導体装置を示す概略図である。アレイ系
半導体チップ51はリ−ドフレ−ム52と一体成形され
ているアイランド53上にマウントされ、アレイ系半導
体チップ51とリ−ドフレ−ム52とをボンディングワ
イヤ54により接続し、樹脂55により封止される。次
に、同図中の点線で囲まれたアレイ系半導体チップ51
を含む部分の平面図を図5に示す。アイランド53上に
マウントされたアレイ系半導体チップ51は各辺端に複
数のパッド56が形成されており、それらパッド56と
リ−ドフレ−ム52とはワイヤボンディングされてい
る。
【0004】ここで、アレイ系半導体チップ51の内に
は複数の回路ブロックが配置され、各回路ブロックの端
子間は配線されている。この配置及び配線のレイアウト
設計は、所望の品種に対応して設計される。設計をする
場合、所望の配線パタ−ンと予め設計された数種類の配
線パタ−ンとが合致すればよいが、少量多品種の製品で
はほとんど新たに配線パタ−ンを作成する必要がある。
また、配線パタ−ンを設計する際に求められることは、
チップサイズの大部分を占める配線領域を小さくしチッ
プサイズを小さくすることである。しかしながら、高集
積化に伴い配線パタ−ンは複雑となる。従って、設計期
間が長くなるため配線パタ−ンの設計に要するコストが
増大し、ひいてはアレイ系半導体装置のコストの増大に
繋っている。
は複数の回路ブロックが配置され、各回路ブロックの端
子間は配線されている。この配置及び配線のレイアウト
設計は、所望の品種に対応して設計される。設計をする
場合、所望の配線パタ−ンと予め設計された数種類の配
線パタ−ンとが合致すればよいが、少量多品種の製品で
はほとんど新たに配線パタ−ンを作成する必要がある。
また、配線パタ−ンを設計する際に求められることは、
チップサイズの大部分を占める配線領域を小さくしチッ
プサイズを小さくすることである。しかしながら、高集
積化に伴い配線パタ−ンは複雑となる。従って、設計期
間が長くなるため配線パタ−ンの設計に要するコストが
増大し、ひいてはアレイ系半導体装置のコストの増大に
繋っている。
【0005】
【発明が解決しようとする課題】上述のように、アレイ
系半導体装置には短期間の開発が要求される。しかし、
品種に対応して配線パタ−ンを個別に設計する必要があ
るため、開発期間が長期化されると共に、設計コストが
増大する問題があった。
系半導体装置には短期間の開発が要求される。しかし、
品種に対応して配線パタ−ンを個別に設計する必要があ
るため、開発期間が長期化されると共に、設計コストが
増大する問題があった。
【0006】それ故に、本発明は、アレイ系半導体チッ
プの配線パタ−ンを画一化し、コストの低減化を図ると
共に、短期間開発が可能な半導体装置を提供することが
目的である。
プの配線パタ−ンを画一化し、コストの低減化を図ると
共に、短期間開発が可能な半導体装置を提供することが
目的である。
【0007】
【課題を解決するための手段】本発明にかかるアレイ系
半導体装置は、リ−ドフレ−ム上に載置されたアレイ系
半導体チップと、上記アレイ系半導体チップを取り囲む
ように上記リ−ドフレ−ム上に載置された絶縁回路基板
とから構成される。上記絶縁回路基板は上記絶縁回路基
板の一辺と平行に少なくとも一つ以上の連結帯を有して
おり、上記連結帯は複数の端子を連結する。上記アレイ
系半導体チップ内に形成される各回路ブロック間の接続
は、上記回路のアレイ端子を上記アレイ系半導体チップ
の周囲に設けられるパッドにメタル配線し、上記パッド
を上記絶縁回路基板に形成された上記連結帯中に連なる
端子にボンディングワイヤにより接続することからな
る。また、上記絶縁回路基板は上記アレイ系半導体チッ
プと上記リ−ドフレ−ムとの接続にも用いられる。
半導体装置は、リ−ドフレ−ム上に載置されたアレイ系
半導体チップと、上記アレイ系半導体チップを取り囲む
ように上記リ−ドフレ−ム上に載置された絶縁回路基板
とから構成される。上記絶縁回路基板は上記絶縁回路基
板の一辺と平行に少なくとも一つ以上の連結帯を有して
おり、上記連結帯は複数の端子を連結する。上記アレイ
系半導体チップ内に形成される各回路ブロック間の接続
は、上記回路のアレイ端子を上記アレイ系半導体チップ
の周囲に設けられるパッドにメタル配線し、上記パッド
を上記絶縁回路基板に形成された上記連結帯中に連なる
端子にボンディングワイヤにより接続することからな
る。また、上記絶縁回路基板は上記アレイ系半導体チッ
プと上記リ−ドフレ−ムとの接続にも用いられる。
【0008】
【作用】上記構成によれば、上記アレイ系半導体チップ
内に形成される上記各回路ブロック間の配線パタ−ン
は、上記アレイ端子を上記パッドに接続するパタ−ンに
画一化することができる。上記アレイ端子間の接続は上
記パッドを介し、つまり上記パッドと接続する上記絶縁
回路基板の上記連結帯を介して接続される。それゆえ、
配線パタ−ンの設計に要するコストを低減でき、短期間
での開発が可能となる。
内に形成される上記各回路ブロック間の配線パタ−ン
は、上記アレイ端子を上記パッドに接続するパタ−ンに
画一化することができる。上記アレイ端子間の接続は上
記パッドを介し、つまり上記パッドと接続する上記絶縁
回路基板の上記連結帯を介して接続される。それゆえ、
配線パタ−ンの設計に要するコストを低減でき、短期間
での開発が可能となる。
【0009】
【実施例】以下、本発明による一実施例を図1乃至図3
より説明する。
より説明する。
【0010】図1より、アレイ系半導体チップが搭載さ
れた半導体装置を説明する。リ−ドフレ−ム11と一体
成形されたアイランド12にマウントされたアレイ系半
導体チップ13と、該アレイ系半導体チップ13を取り
囲むようにリ−ドフレ−ム11上に載置された絶縁回路
基板14とから構成される。それらアレイ系半導体チッ
プ13及び絶縁回路基板14とはペ−スト(図示せず)
等によりダイボンディングされている。ボンディングワ
イヤ15によりアレイ系半導体チップ13と絶縁回路基
板14及びリ−ドフレ−ム11とを接続し、樹脂16に
より封止され成形される。
れた半導体装置を説明する。リ−ドフレ−ム11と一体
成形されたアイランド12にマウントされたアレイ系半
導体チップ13と、該アレイ系半導体チップ13を取り
囲むようにリ−ドフレ−ム11上に載置された絶縁回路
基板14とから構成される。それらアレイ系半導体チッ
プ13及び絶縁回路基板14とはペ−スト(図示せず)
等によりダイボンディングされている。ボンディングワ
イヤ15によりアレイ系半導体チップ13と絶縁回路基
板14及びリ−ドフレ−ム11とを接続し、樹脂16に
より封止され成形される。
【0011】ここで、図2より絶縁回路基板14の概略
を説明する。絶縁性基板21上に複数の端子22が形成
されており、それらの端子22は互いに連結帯(金属
線)23で連結している。連結帯23は絶縁性基板21
の辺と平行に数本配置される。また、端子22はワイヤ
ボンディングに適した形状に形成される。
を説明する。絶縁性基板21上に複数の端子22が形成
されており、それらの端子22は互いに連結帯(金属
線)23で連結している。連結帯23は絶縁性基板21
の辺と平行に数本配置される。また、端子22はワイヤ
ボンディングに適した形状に形成される。
【0012】次に、図1中において点線で囲まれるアレ
イ系半導体チップ13と絶縁回路基板14との接続の詳
細を図3より説明する。アレイ系半導体チップ13に形
成された第一アレイ端子(図示せず)は第一パッド31
に一対一でメタル配線により接続され、第一パッド31
は絶縁回路基板14に設けられる第一端子41にボンデ
ィングワイヤ15により接続される。同様に、第二アレ
イ端子(図示せず)と接続される第二パッド32は第二
端子42にワイヤボンディングされており、第三端子4
3はリ−ドフレ−ム11にワイヤボンディングされてい
る。第一端子41、第二端子42及び第三端子43は連
結帯23により電気的に接続されているため、それら第
一端子41及び第二端子42それぞれに接続する第一ア
レイ端子及び第二アレイ端子間を電気的に接続すると共
にリ−ドフレ−ム11に接続される。
イ系半導体チップ13と絶縁回路基板14との接続の詳
細を図3より説明する。アレイ系半導体チップ13に形
成された第一アレイ端子(図示せず)は第一パッド31
に一対一でメタル配線により接続され、第一パッド31
は絶縁回路基板14に設けられる第一端子41にボンデ
ィングワイヤ15により接続される。同様に、第二アレ
イ端子(図示せず)と接続される第二パッド32は第二
端子42にワイヤボンディングされており、第三端子4
3はリ−ドフレ−ム11にワイヤボンディングされてい
る。第一端子41、第二端子42及び第三端子43は連
結帯23により電気的に接続されているため、それら第
一端子41及び第二端子42それぞれに接続する第一ア
レイ端子及び第二アレイ端子間を電気的に接続すると共
にリ−ドフレ−ム11に接続される。
【0013】このように各アレイ端子間を絶縁回路基板
を介して接続する。従って、アレイ系半導体チップ内の
各アレイ端子間を接続するメタル配線パタ−ンは、アレ
イ端子とパッドとを一対一に接続する配線パタ−ンに画
一化することが可能である。なお、一本の連結帯に連な
る複数の端子の一部は、いずれにも接続されていないオ
−プンの状態でもかまわない。更に、絶縁回路基板から
リ−ドフレ−ムへの結線位置に自由度があるため、複数
チップが搭載されるマルチチップ等に用いられるリ−ド
フレ−ムの設計が容易となる。
を介して接続する。従って、アレイ系半導体チップ内の
各アレイ端子間を接続するメタル配線パタ−ンは、アレ
イ端子とパッドとを一対一に接続する配線パタ−ンに画
一化することが可能である。なお、一本の連結帯に連な
る複数の端子の一部は、いずれにも接続されていないオ
−プンの状態でもかまわない。更に、絶縁回路基板から
リ−ドフレ−ムへの結線位置に自由度があるため、複数
チップが搭載されるマルチチップ等に用いられるリ−ド
フレ−ムの設計が容易となる。
【0014】
【発明の効果】本発明によれば、アレイ系半導体チップ
と絶縁回路基板とを組みあわせることにより、アレイ系
半導体チップでの配線パタ−ンを画一化することができ
る。従って、配線設計に要するコストが大幅に低減する
ことができる。また、後工程によるアレイ組み合わせを
可能にしたことにより、開発・量産期間がト−タル三箇
月から一箇月へ短縮される。更に、リ−ドフレ−ムの設
計において複数のチップを有するマルチチップでは、特
に半導体チップのバッド位置が制限要因となっていた
が、この構造によりその制限を解除することが可能とな
る。
と絶縁回路基板とを組みあわせることにより、アレイ系
半導体チップでの配線パタ−ンを画一化することができ
る。従って、配線設計に要するコストが大幅に低減する
ことができる。また、後工程によるアレイ組み合わせを
可能にしたことにより、開発・量産期間がト−タル三箇
月から一箇月へ短縮される。更に、リ−ドフレ−ムの設
計において複数のチップを有するマルチチップでは、特
に半導体チップのバッド位置が制限要因となっていた
が、この構造によりその制限を解除することが可能とな
る。
【図1】本発明による半導体装置の概略を示す図であ
る。
る。
【図2】絶縁回路基板を模式的に示す平面図である。
【図3】図1において点線で囲まれた部分を示す平面図
である。
である。
【図4】従来の半導体装置の概略を示す図である。
【図5】図4において点線で囲まれた部分を示す平面図
である。
である。
11…リ−ドフレ−ム、12…アイランド、13…アレ
イ系半導体チップ14…絶縁回路基板、15…ボンディ
ングワイヤ、16…樹脂21…絶縁性基板、22…端
子、23…連結帯31…第一パッド、32…第二パッド
41…第一端子、42…第二端子、43…第三端子
イ系半導体チップ14…絶縁回路基板、15…ボンディ
ングワイヤ、16…樹脂21…絶縁性基板、22…端
子、23…連結帯31…第一パッド、32…第二パッド
41…第一端子、42…第二端子、43…第三端子
Claims (2)
- 【請求項1】 アイランドと複数のリードとを有するリ
ードフレームと、 上記アイランド上に載置され、複数のボンディングパッ
ドとこのボンディングパッドに接続される複数の回路ブ
ロックとを有するアレイ系の半導体チップと、4辺を有し、 各辺のそれぞれに沿って複数の端子が複数
列配置され、各列の複数の端子はそれぞれ連結帯によっ
て連結され、かつ中央に開口部を有しこの開口部によっ
て上記半導体チップを取り囲むように上記アイランド上
に載置される絶縁回路基板と、 上記ボンディングパッドを上記端子に接続する第1のグ
ループのボンディングワイヤと、 上記端子を上記リードに接続する第2のグループのボン
ディングワイヤとを具備したことを特徴とする半導体装
置。 - 【請求項2】 前記第1のグループのボンディングワイ
ヤにより前記ボンディングパッドを前記端子に接続する
ことにより、実質的に前記複数の回路ブロック間を電気
的に接続することを特徴とする請求項1に記載の半導体
装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4295811A JP2809945B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体装置 |
KR1019930023174A KR0135734B1 (ko) | 1992-11-05 | 1993-11-03 | 반도체장치 |
US08/145,528 US5399904A (en) | 1992-11-05 | 1993-11-04 | Array type semiconductor device having insulating circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4295811A JP2809945B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151641A JPH06151641A (ja) | 1994-05-31 |
JP2809945B2 true JP2809945B2 (ja) | 1998-10-15 |
Family
ID=17825476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4295811A Expired - Fee Related JP2809945B2 (ja) | 1992-11-05 | 1992-11-05 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5399904A (ja) |
JP (1) | JP2809945B2 (ja) |
KR (1) | KR0135734B1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5444303A (en) * | 1994-08-10 | 1995-08-22 | Motorola, Inc. | Wire bond pad arrangement having improved pad density |
US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
JP3545200B2 (ja) * | 1997-04-17 | 2004-07-21 | シャープ株式会社 | 半導体装置 |
US5903057A (en) * | 1997-11-07 | 1999-05-11 | Intel Corporation | Semiconductor device that compensates for package induced delay |
US6351040B1 (en) * | 1998-01-22 | 2002-02-26 | Micron Technology, Inc. | Method and apparatus for implementing selected functionality on an integrated circuit device |
JP2000021939A (ja) | 1998-06-29 | 2000-01-21 | Mitsubishi Electric Corp | 突起電極付半導体チップおよびその検査方法 |
JP2001196529A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置及びその配線方法 |
US6538337B2 (en) * | 2000-08-17 | 2003-03-25 | Samsung Electronics Co., Ltd. | Ball grid array package for providing constant internal voltage via a PCB substrate routing configuration |
DE10057494A1 (de) * | 2000-11-20 | 2002-06-13 | Siemens Ag | Anordnung auf einem Schaltungsträger und einer Leiterplatte oder einer Leiterplattenanordnung |
JP3639226B2 (ja) * | 2001-07-05 | 2005-04-20 | 松下電器産業株式会社 | 半導体集積回路装置、実装基板および実装体 |
US6838751B2 (en) * | 2002-03-06 | 2005-01-04 | Freescale Semiconductor Inc. | Multi-row leadframe |
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US7323765B2 (en) * | 2004-10-13 | 2008-01-29 | Atmel Corporation | Die attach paddle for mounting integrated circuit die |
JP4703300B2 (ja) * | 2005-07-20 | 2011-06-15 | 富士通セミコンダクター株式会社 | 中継基板及び当該中継基板を備えた半導体装置 |
US9324639B2 (en) | 2014-07-03 | 2016-04-26 | Stmicroelectronics S.R.L. | Electronic device comprising an improved lead frame |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6290953A (ja) * | 1985-10-01 | 1987-04-25 | Fujitsu Ltd | 樹脂封止型半導体装置 |
JPH03166755A (ja) * | 1989-11-27 | 1991-07-18 | Seiko Epson Corp | 半導体集積回路用リードフレーム |
US5264730A (en) * | 1990-01-06 | 1993-11-23 | Fujitsu Limited | Resin mold package structure of integrated circuit |
US5227662A (en) * | 1990-05-24 | 1993-07-13 | Nippon Steel Corporation | Composite lead frame and semiconductor device using the same |
US5053852A (en) * | 1990-07-05 | 1991-10-01 | At&T Bell Laboratories | Molded hybrid IC package and lead frame therefore |
JPH06103722B2 (ja) * | 1990-09-14 | 1994-12-14 | 松下電工株式会社 | 半導体パッケージ |
JP2793899B2 (ja) * | 1990-09-26 | 1998-09-03 | 住友金属鉱山株式会社 | 樹脂製接着剤の接着・硬化方法 |
US5168368A (en) * | 1991-05-09 | 1992-12-01 | International Business Machines Corporation | Lead frame-chip package with improved configuration |
US5220195A (en) * | 1991-12-19 | 1993-06-15 | Motorola, Inc. | Semiconductor device having a multilayer leadframe with full power and ground planes |
-
1992
- 1992-11-05 JP JP4295811A patent/JP2809945B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-03 KR KR1019930023174A patent/KR0135734B1/ko not_active IP Right Cessation
- 1993-11-04 US US08/145,528 patent/US5399904A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0135734B1 (ko) | 1998-04-22 |
US5399904A (en) | 1995-03-21 |
KR940012578A (ko) | 1994-06-23 |
JPH06151641A (ja) | 1994-05-31 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |