KR100272496B1 - 공급 전압범위를 넘는 입력 요구 동작용 정전방전 보호 - Google Patents
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- 230000005669 field effect Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000006378 damage Effects 0.000 claims description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims 1
- 229910052740 iodine Inorganic materials 0.000 claims 1
- 239000011630 iodine Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
정전방전으로 부터의 집적회로 특징부를 보호하는데 사용할 수 있는 회로가 개시되어 있다. 제 1 바이폴라 트랜지스터는 IC 특징부에 접속된 에미터 및 접지에 접속된 콜렉터를 지닌다. 제 2 바이폴라 트랜지스터는 IC 특징부에 접속된 에미터 및 베이스에 접속되어 있으며 제 1 바이폴라 트랜지스터의 베이스에 접속되어 있는 콜렉터를 지닌다 전계 효과 트랜지스터는 IC 특징부에 접속된 게이트 및 드레인을 지니며 소오스에 접속되어있고 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트랜지스터의 콜렉터 및 베이스에 접속되어 있는 본체를 지닌다. 다이오드는 전계 효과 트랜지스터의 본체 및 소오스에 접속되어 있으며 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트탠지스터의 콜렉터 및 베이스에 접속되어 있는 캐소드를 지닌다.
Description
제1도는 정전방전(ESD)테스트 기술에 대한 개략적인 회로도.
제2도는 종래의 ESD 보호 회로에 대한 개략적인 회로도.
제3도는 본 발명에 따라 제조된 반도체 디바이스로서 제4도의 단면 3 - 3을 따라 취해진 반도체 디바이스에 대한 측단면도.
제4도는 제3도의 단면 4 - 4를 따라 취해진 반도체 디바이스에 대한 평 면도.
제5도는 제3도의 반도체 디바이스에 대한 개략적인 회로도.
[발명의 분야]
본 발명은 일반적으로는 보호 회로에 관한 것이며, 보다 구체적으로는 집적회로에서의 정전방전(ESD)을 보호하는 회로에 관한 것이다.
[발명의 배경]
반도체 집적회로(IC)에서의 정전방전(ESD)은 공지된 문제점이다. IC에서의 돌발 전압 스파이크의 우연한 존재는 IC 특징부의 물리적 파괴를 야기시킬수 있다. 예를들면, ESD에 의해 유도된 스파이크는 전계 효과 트랜지스터 (FET)의 얇은 게이트 산화물을 파열시키거나, 단순히 반도체 디바이스의 P - N 접합을 열화(劣化)시킬 수 있으므로, 실제로 적절한 IC 동작을 파괴시킬 수 있다.
반도체 디바이스상에서의 ESD 이벤트의 효과를 시뮬레이트하는 기본 모델이 3가지가 있는데, 그러한 모델은 인체 모델, 기계 모델, 및 충전 디바이스 모델이다. 이들 모델은 ESD 이벤트에 대한 디바이스의 저항을 한정하는 테스터를 구성하고, 표준회로 시뮬레이션 기술을 사용하여 제안된 ESD 보호 회로의 유효성을 모델화하는데 사용될 수 있다.
인체 모델은 반도체 디바이스상에서의 수작업의 효과를 시뮬레이트하고자 의도된 것이다. 제1도에서, 캐패시턴스(Cl)는 인체의 캐패시턴스를 시뮬래이트하고 일반적으로는 100pf이도록 선택된다. 저항(R1)은 인체의 직렬저항을 시뮬레이트하고 대체로 1.5Ω 으로서 모델화된다. 캐패시턴스(Cl)는 초기 전압(V1)으로 충전된 다음에 테스트하에서의 디바이스(DUT) 내로 방전된다. 2 내지 3 Kev 정도의 예비충전을 견딜수 있는 디바이스는 공업표준으로 허용될 수 있으리라 생각된다. 인체 모델에 따라 테스트하기 위한 폭넓게 추종된 표준은 MIL - STD - 883C, notice 8, method 3015.7, “전기 방전 감도 테스트(Electrical Discharge Sensitivity Test)” (1989)에 제공되어 있다. 기계 모델 또는 “0 오옴” 모델은, Cl 이 200 pf 이며 Rl 이 “0 오옴” 에 근접하는 것을 제외하고는 제1도 회로를 사용한다. 실제 구조에서는, Rl이 20 내지 40오옴의 범위에 있다. 기계 모델의 방전 시상수는 인체 모델보다 훨씬 작으며 기생회로 구성부품은 방전시 DUT에 의해 알 수 있는 최대 전류 및 전압보다도 더 영향을 미칠수 있다. 400볼트를 견딜 수 있는 디바이스는 공업표준으로 허용할 수 있으리라고 생각된다. 이러한 모델은 흔히 일본에서 사용되고 있으며 EIAJ Standards of the Electronic Industries association of Japan, IC-121 Book 2(1988)에 포함되어 있다.
충전 디바이스 모델은 반도체 디바이스의 패키징 및 테스트시 기계조작과 관련된 ESD 고장 메카니즘을 시뮬레이트하는데 사용된다. 이러한 모델에 의하면, IC 패키지는 대량의 전계의 존재에 의해서나 마찰전기에 의해서 전위(100볼트 내지 2000볼트)로 충전된다. 그리하여, 디바이스는 디바이스 핀중 어느 하나를 거쳐 접지로 방전된다. 충전은 대개 기판 핀을 통해 이행되며 방전은 접지된 저(low) 인덕턴스 프로브와 디바이스 핀을 접촉시킴으로써 개시된다. 이러한 방전 과정에 대한 시상수는 150ps 보다 작으며, 방전된 에너지는 패키지 캐패시턴스에 의존한다.
제2도에는 종래의 입력 보호 회로망이 예시되어 있다. ESD 스트레스의 극성이 접지에 대하여 음(-)일 경우, 다이오드(D2)는 순바이어스된다. 다이오드 직렬 저항이 충분히 작은한, 회로에 의해 나타나는 전압은 칩상에서 전력 소산을 최소화시켜서 CMOS 게이트 산화물을 보호하기에 충분히 작은 상태로된다. 예를들면, 3 Kev로 충전된 인체 모델은 2amp의 순시 전류에 해당한다. 그러므로, 다이오드 직렬 저항은, 0.5㎛의 CMOS 공정이 전형적인 10 nm 게이트 산화물에 대하여 최악의 경우에 해당하는 8볼트의 항복전압으로 회로에 의해 나타나는 전체 전압을 유지하도록 단지 4 오옴에 지나지 않아야 한다.
ESD 스트레스가 접지에 대하여 양(+)인 경우, 전류에 대하여 2가지 가능성이 존재한다. 첫번째로서 다이오드(D2)는 역항복 전압에 이를때까지 충분히 충전되는데, 이러한 시점에서 입력 전압의 상승이 클램프(clamp)되는 경향이 있다. 볼행하게도, D2에 대한 역항복 전압은 게이트 산화물 항복 전압보다 높을 수 있음으로 해서, 입력 또는 출력 디바이스 버퍼에 손상을 푸는 전압이 통과할 수 있다. 두번째로서, 다이오드(D1)는 순바이어스되어, 기생 전계 턴온, 게이트 산화물 항복 또는 래치업(letchup)과 같은 다이(die) 상의 어떤 항복 메카니즘이 Vcc의 상승을 클램프시킬때까지 Vcc를 충분히 충전시키기 시작한다. 이러한 메카니즘이 ESD 스트레스동안 다이의 내부 고장을 야기시킨다.
종래의 ESD 해결 방안과 관련한 문제점은, 여러 IC 가 양(+)의 공급 전압보다 높거나 접지 전위보다 낮은 전압 레벨에 있는 입력을 필요로 한다는 점이다. 종래의 해결방안은 Vcc보다 한 다이오드 강하 전압만큼 높거나 접지보다 한 다이오드 강하 전압만큼 낮은 레벨로 입력 전압을 클램프시킨다. 이는, 입력 전압의 크기가 Vcc보다 높거나 접지보다 낮은 경우에 허용될 수 없다는 점이 자명하다. 따라서, 그러한 입력으로부터 ESD 스트레스를 소산시길 수 있는 ESD 보호 회로를 지니는 것이 바람직스럽다.
[발명의 요약]
정전방전으로 인한 손상으로부터 집적회로 특징부를 보호하는데 사용할 수 있는 집적회로 디바이스가 개시되어 있다. 제 1 바이폴라 트랜지스터는 IC 특징부에 접속된 에미터 및 접지에 접속된 콜렉터를 지닌다. 제 2 바이폴라 트랜지스터는 IC 특징부에 접속된 에미터 및 제 2 바이폴라 트랜지스터의 베이스에 접속되고 제 1 바이폴라 트랜지스터의 베이스에 접속된 콜렉터를 지닌다. 전계 효과 트랜지스터는 IC 특징부에 접속된 게이트 및 드레인을 지니며 전계 효과 트랜지스터의 본체는 소오스에 접속되어 있고 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트랜지스터의 콜렉터 및 베이스에 접속되어 있다. 다이오드는 전계 효과 트랜지스터의 본체 및 소오스에 접속되고 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트랜지스터의 콜렉터 및 베이스에 접속된 캐소드를 지닌다.
상기 디바이스의 바람직한 구조에 있어서는, P형 기판은 기판일부에 형성된
제 1 의 N형 재료 웰을 지닌다. 제 1 웰의 중심부분에는 제 2 의 P+형 재료 웰이 형성되어 있다. 제 1 웰에는 재 3 의 P+형 재료 웰이 형성되어 있고 제 3 의 P+형 재료 웰은 제 2 웰을 에워싸고 있다. 제 3 웰은 제 1 웰 부분만큼 제 2 웰과 이격되어 있다. 제 1 웰 및 기판사이의 경계부분에는 제 4 의 N+ 형 재료 웰이 형성되어 있고 제 4 의 N+형 재료 웰은 제 3 웰을 에워싸고 있다. 제 4 웰은 제 1 웰 부분만큼 제 3 웰과 이격되어 있다. 기판에는 제 5 의 P+형 재료웰은 제 4 웰을 에워싸고 있다. 제 5 웰은 기판부분만큼 제 4 웰과 이격되어 있다.
산화물은 기판상에 놓여 있으며 제 1 내지 재 5 웰을 포함한다. 산화물층 내에는 제 1 상호접속 부분이 위치해 있으며 제 1 상호접속부분은 제 5 웰과 접촉하고 있다. 산화물층내에는 제 2 상호접속 부분이 위치해 있으며 제 2 상호접속부분은 제 3 및 제 4 웰과 접촉하고 있다. 산화물층내에는 제 3 상호접속부분이 위치해 있고 제 3 상호접속부분은 제 2 벨과 접촉하고 있다. 제 4 상호접속부분은 산화물층 상부에 놓여 있으며 제 3 상호접속부분과 접촉하고 있다.
제 2 웰은 제 1 바이폴라 트랜지스터용 에미터 영역을 형성한다. 제 1 웰 및 제 4 웰은 제 1 바이폴라 트랜지스터용 베이스 영역을 형성한다. 제 5 웰 및 기판은 제 1 바이폴라 트랜지스터용 콜렉터 영역을 형성한다. 제 2 웰은 제 2 바이폴라 트랜지스터용 에미터 영역을 형성한다. 제 1 웰 및 제 4 웰은 제 2 바이폴라 트랜지스터용 베이스 영역을 형성한다. 제 3 웰은 제 2 바이폴라 트랜지스터용 콜렉터 영역을 형성한다. 제 2 웰은 전계효과 트랜지스터용 드레인 영역을 형성한다. 제 3 웰은 전계효과 트랜지스터용 소오스 영역을 형성한다. 제 3 상호접속부분은 전계효과 트랜지스터용 게이트를 형성한다. 제 4 웰은 다이오드용 캐소드를 형성한다. 기판은 다이오드용 애노드를 형성한다.
본 발명의 특징 및 이점에 대한 보다 나은 이해는 본 발명의 원리를 사용한 예시적인 실시예를 보여주는 첨부된 도면 및 이하 본 발명의 상세한 설명을 참조하면 달성될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
지금부터 제3도를 참조하면, P기판(10)을 지니는 반도체 집적회로에 대한 단면부분이 예시되어 있다. 기판(10) 내로 N 웰(12)이 대략 3.5 마이크론의 깊이로 비교적 깊게 형성되어 있다. 깊은 N 웰(12)의 중심부분에는 제 1 P+ 웰(14)이 대략 0.4 마이크론의 깊이로 형성되어 있다. 또한, 깊은 N 웰(12)의 중심부분에는 제 2 P+ 웰(16)이 대략 0.4 마이크론의 깊이로 형성되어 있다. 깊은 N 웰(12) 및 기판(10) 사이의 수직 경계부분상에는 N+ 웰(18)이 대략 0.4마이크론의 깊이로 형성되어 있다. 기판(10)에는 제 3 P+ 웰(20)이 대략 0.4 마이크론의 깊이로 형성되어 있다.
산화물충(22)은 반도체 집적회로 디바이스의 능동영역을 절연시키고 2개의 데포지션층으로 형성되어 있으며, 2개의 산화물 데포지션층 사이에는 제 1 금속층(24)이 형성되어 있다. 금속 상호 접속부분(24a)은 제 1 P+ 웰(14) 과 접촉하고 있다. 금속 상호접속부분(24b)은 제 2 P+ 웰(16) 및 N+ 웰(18)모두와 접촉하고 있다. 금속 상호접속 부분(24c)은 제3 P+ 웰(20)과 접촉하고 있다. 제 2 금속층(26)은 산화물층(22) 상부에 놓여 있으며 상호접속부분(24a)과 접촉하고 있다. 제 2 금속층(26)은 입력접점이다.
제4도에는 단면 4 - 4 를 따라 취해진 반도체 집적회로 디바이스가 예시되어 있다. 더우기 제3도의 도면은 제4도의 단면 3 - 3을 따라 취해진 점에 유념하기로 한다.
제4도에서 알 수 있는 바와같이, P+ 웰(16)은 P+ 웰(14)을 에워싸고 있지만 N 웰(12) 만큼 P+ 웰(14)과 이격되어 있다. 더구나, N+ 웰(18)은 P+ 웰(16)을 에워싸고 있지만 N 웰(12) 만큼 P 웰(16)과 이격되어 있다. N 웰(12)은 상기 도면에서 단면선(cross hatching)으로 나타낸 바와같이 N+ 웰(18)과 중복된다는 점에 유념하기 바란다. 마지막으로, P+ 웰(20)은 N+ 웰(18)을 에워싸고 있으며 기판(10) 만큼 N+ 웰(18)가 이격되어 있다.
제5도에는 그에 해당하는 회로도가 예시되어 있다. PNP 바이폴라 트랜지스터(Q10)를 실현하기 위하여, P+ 웰(14)은 에미터이고, N+ 웰(18) 및 N 웰(12)은 베이스를 형성하며, P+ 웰(20) 및 기판(10)은 콜렉터를 형성한다. PNP 바이폴라 트랜지스터(Q20)를 실현하기 휘하여, P+ 웰(14)은 에미터이고, N+ 웰(18) 및 N 웰(12)은 베이스를 형성하며, P+ 웰(16)은 콜렉터이다. 트랜지스터(Q20)의 베이스(N+ 웰(18))는 금속 상호접속부분(24b)에 의해 트랜지스터(Q20)의 콜렉터(P+ 웰(16)에 전기적으로 접속되어 있으며 베이스 및 콜렉터 모두는 부동화 상태(floating)에 있다. MOSFET(M10)는 P+ 웰(14)을 드레인으로서 사용함으로써 실현되는대, MOSFET(10)의 소오스는 P+ 웰(16)을 통해 실현되고, MOSFET(10)의 게이트는 금속 상호접속부분(24a)에 해당한다. N 웰(12)과 관련한 N+ 웰(18) 및 P 기판(10) 사이의 접합부분은 다이오드(D10)에 해당한다.
금속층(26)에 의해 실현되는 바와같은 IC 입력에 양(+)으로되는 ESD 펄스가 가해지는 경우, P+ 웰(14)은 N 웰(12)로 순바이어스된다. 그러나, N 웰(12)이 부동화 상태에 있기 때문에, N 웰(12)에 걸린 전압은, N+ 웰(18) 및 P 기판(10)사이의 접합이 파괴될때까지 상승함으로써, ESD 펄스를 P 기판(10) (접지)로 도통시킨다.
양(+)의 ESD 펄스가 P 채널 금속 게이트(24a) 상에 걸림으로써, N 웰(12)이 P+ 웰(14) 사이의 MOSFET(M10)의 채널 영역에 누적되는 상태로 되어, 반도체 집적회로 디바이스의 기생 저항을 감소시킨다. 그러나, N 웰이 기판내에서 파괴되기 때문에, 열소산 영역은 비교적 크다. 다시 말하면, 열 소산영역은 N 웰(12)의 전체 영역이다.
음(-)으로 되는 ESD 펄스가 가해지는 경우, P 기판(10) 및 N 웰(12)은 순바이어스 된다. 이때, 입력(26)에 결속된 P+ 웰(14) 및 N 웰(12) 사이의 접합이 파괴된다. 그러나, 이러한 경우에, 열소산 영역이 작으며, 다시 말하면 P+ 웰(14)의 영역이므로, 기생 저항이 최소화되어야 한다. 이는 금속 게이트 MOSFET(M10)를 통해 달성된다.
금속 게이트 입력(26)이 접지전압에서 대략 15 볼트정도 강하하는 경우, MOSFET(M10)는 턴온된다. 이로인해 N 웰(12)이 반전되어 P+ 웰(14)(드레인) 및 P+(16)(소오스) 사이에 도전 채널을 형성한다. 이는 N 웰(12)의 저항을 감소시켜, 실제로 N 웰(12)을 바이패스(bypass)시킨다. 입력의 저항 감소는 상기 구조에서의 열 소산을 감소시킨다. 또한, MOSFET(M10)는 입력 캐패시턴스를 증가시킴으로써, 반도체 집적회로 디바이스 내부의 피크(peak) 전압을 낮추는 경향을 갖는다. 이러한 구조는 0 오음 모델에서 매우 잘 작동하였다.
본 발명은 상기에 기술한 특정 실시예로 국한되는 것이 아니라 첨부된 특허청구의 범위로 한정되고자 의도한 것임을 이해하여야 한다.
Claims (5)
- 전력 스파이크로 인한 손상으로부터 집적회로 특징부를 보호하는데 사용할 수 있는 회로에 있어서, IC 특징부에 접속된 에미터 및 접지에 접속된 콜렉터를 지니는 제 1 바이폴라 트랜지스터 : IC 특징부에 접속된 에미터, 및 베이스에 접속되어 있으며 제 1 바이폴라 트랜지스터의 베이스에 접속되어 있는 콜렉터를 지니는 제 2 바이폴라 트랜지스터 : IC 특징부에 접속된 게이트 및 드레인을 지니며, 소오스에 접속되어 있고 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트랜지스터의 콜렉터 및 베이스에 접속되어 있는 본체를 지니는 전계효과 트랜지스터 : 및 상기 전계효과 트랜지스터의 본체 및 소오스에 접속되어 있으며, 제 1 바이폴라 트랜지스터의 베이스 및 제 2 바이폴라 트랜지스터의 콜렉터 및 베이스에 접속되어 있는 캐소드를 지니는 다이오드를 포함하는 회로.
- 제1항에 있어서, 상기 제 1 및 제 2바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이고. 상기 전계효과 트랜지스터는 P채널 MOSFET인 회로.
- 제2항에 있어서, P 형 재료의 기판 ; 상기 기판의 일부분내에 형성된 N 형 재료의 제 1 웰 ; 상기 제 1 웰의 중심 부분내에 형성된 P+ 형 재료의 제 2 웰 ; 상기 제 1 웰내에 형성되어 있고 상기 제 2 웰을 에워싸고 있으며 상기 제 1 웰의 일부분에 의해 상기 제 2 웰과 분리되어 있는 P+ 형 재료의 제 3 웰 ; 상기 제 1 웰 및 상기 기판사이의 경계부분내에 형성되어 있고 상기 제 3 웰을 에워싸고 있으며 상기 제 1 웰의 일부분에 의해 상기 제 3 웰과 분리되어 있는 N+ 형 재료의 제 4 웰 ; 상기 기판내에 형성되어 있고 상기 제 4 웰을 에워싸고 있으며 상기 기판의 일부분에 의해 상기 제 4 웰과 분리되어 있는 P+ 형 재료의 제 5 웰 ; 상기 기판 및 상기 제 1 내지 제 5 웰상에 놓여 있는 유전체 층 ; 상기 유전체 층에 내재하며 상기 제 5 웰과 접촉하고 있는 제 1 상호 접속부분 ; 상기 유전체 층에 내재하며 상기 제 4 웰 및 상기 제 3 웰 모두와 접촉하고 있는 제 2 상호 접속 부분 ; 상기 유전체 층에 내재하며 상기 제 2 웰과 접촉하고 있는 제 3 상호 접속 부분 ; 상기 유전체 층상에 놓여 있으며 상기 제 3 상호 접속 부분과 접촉하고 있는 제 4 상호 접속 부분을 포함하고, 상기 제 2 웰은 상기 제 1 바이폴라 트랜지스터용 에미터 영역을 형성하며, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 1 바이폴라 트랜지스터용 베이스 영역을 형성하고, 상기 제 5 웰 및 상기 기판은 상기 제 1 바이폴라 트랜지스터용 콜렉터 영역을 형성하며, 상기 제 2 웰은 상기 제 2 바이폴라 트랜지스터용 에미터 영역을 형성하고, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 2 바이폴라 트랜지스터용 베이스 영역을 형성하며, 상기 제 3 웰은 상기 바이폴라 트랜지스터용 콜렉터 영역을 형성하고, 상기 제 2 웰은 상기 전계 효과 트랜지스터용 드레인 영역을 형성하며, 상기 제 3 웰은 상기 전계 효과 트랜지스터용 소오스 영역을 형성하고, 상기 제 3 상호 접속 부분은 상기 전계 효과 트랜지스터용 게이트를 형성하며, 상기 제 4 웰은 상기 다이오드용 캐소드를 형성하고, 상기 기판은 상기 다이오드용 애노드를 형성하는 회로.
- 전력 스파이크로 인한 손상으로 부터 집적 회로 특징부를 보호하는 데 사용할 수 있는 반도체 디바이스에 있어서, 제 1 도전형 재료의 기판 ; 상기 기판의 일부분내에 형성된 제 2 도전형 재료의 제 1 웰 ; 상기 제 1 웰의 중심 부분내에 형성된 제 1 도전형 재료의 제 2 웰 ; 상기 제 1 웰내에 형성되어 있고 상기 제 2 웰을 에워싸고 있지만 상기 제 1 웰의 일부분에 의해 상기 제 2 웰과 분리되어 있는 제 1 도전형 재료의 제 3 웰 ; 상기 제 1 웰 및 상기 기판사이의 경계 부분내에 형성되어 있으며 상기 제 3 웰을 에워싸고 있지만 상기 제 1 웰의 일부분에 의해 상기 제 3 웰과 분리되어 있는 제 2 도전형 재료의 제 4 웰 ; 상기 기판내에 형성되어 있으며 상기 제 4 웰을 에워싸고 있지만 상기 기판의 일부분에 의해 상기 제 4 웰과 분리되어 있는 제 1 도전형 재료의 제 5 웰 ; 상기 기판 및 상기 제 1 내지 제 5 웰상에 놓여 있는 산화물 층 ; 상기 산화물 층내에 형성되어 있으며 상기 제 5 웰과 전기적으로 접촉하고 있는 제 1 상호 접속 부분 ; 상기 산화물 층내에 형성되어 있으며 상기 제 3 및 제 4 웰과 전기적으로 접촉하고 있는 제 2 상호 접속 부분 ; 상기 산화물층내에 형성되어 있으며 상기 제 2 웰과 전기적으로 접촉하고 있는 제 3 상호 접속 부분 ; 및 상기 산화물 층상에 놓여 있으며 상기 제 3 상호 접속 부분과 전기적으로 접촉하고 있는 제 4 상호 접속 부분을 포함하고, 상기 제 2 웰은 제 1 바이폴라 트랜지스터용 에미터 영역을 형성하고, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 1 바이폴라 트랜지스터용 베이스를 형성하며. 상기 제 5 웰 및 상기 기판은 상기 제 1 바이폴라 트랜지스터용 콜렉터 영역을 형성하고, 상기 제 2 웰은 제 2 바이폴라 트랜지스터용 에미터 영역을 형성하며, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 2 바이폴라 트랜지스터용 베이스를 형성하고, 상기 제 3 웰은 상기 제 2 바이폴라 트랜지스터용 콜렉터 영역을 형성하며, 상기 제 2 웰은 전계 효과 트랜지스터용 드레인 영역을 형성하고, 상기 제 3 웰은 상기 전계 효과 트랜지스터용 소오스 영역을 형성하며, 상기 제 3 상호 접속 부분은 상기 전계 효과 트랜지스터용 게이트를 형성하고, 상기 제 4 웰은 다이오드용 캐소드를 형성하며, 상기 기판은 상기 다이오드용 애노드를 형성하여, 전력 스파이크가 상기 디바이스에 의해 소산되는 반도체 디바이스.
- 정전 방전으로 부터 집적 회로 특징부를 보호하는 데 사용할 수 있는 반도체 디바이스에 있어서, P 형 재료의 기판 ; 상기 기판의 일부분내에 형성된 N 형 재료의 제 1 웰 ; 상기 N 형 웰의 중심 부분내에 형성된 P+ 형 재료의 제 2 웰 ; 상기 제 1 웰내에 형성되어 있고 상기 제 2 웰을 에워싸고 있으며 상기 제 1 웰의 일부분에 의해 상기 제 2 웰과 분리되어 있는 P+ 형 재료의 제 3 웰 ; 상기 제 1 웰 및 상기 기판사이의 경계 부분내에 형성되어 있고 상기 제 3 웰을 에워싸고 있으며 상기 제 1 웰의 일부분에 의해 상기 제 3 웰과 분리되어 있는 N+ 형 재료의 제 4 웰 ; 상기 기판내에 형성되어 있고 상기 제 4 웰을 에워싸고 있으며 상기 기판의 일부분에 의해 상기 제 4 웰과 분리되어 있는 제 5 웰 ; 상기 기판 및 제 1 내지 제 5 웰상에 놓여 있는 유전체 층 ; 상기 유전체 층에 내재하고 상기 제 5 웰과 접촉하고 있는 제 1 상호 접속 부분 ; 상호 유전체 층에 내재하고 상기 제 4 웰 및 상기 제 3 웰 모두와 접촉하고 있는 제 2 상호 접속 부분 ; 상기 유전체 층에 내재하고 상기 제 2 웰과 접촉하고 있는 제 3 상호 접속 부분 ; 및 상기 유전체 층상에 놓여 있으며 상기 제 3 상호 접속 부분과 접촉하고 있는 제 4 상호 접속 부분을 포함하고, 상기 제 2 웰은 제 1 바이폴라 트랜지스터용 에미터 영역을 형성하며, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 1 바이폴라 트랜지스터용 베이스 영역을 형성하고, 상기 제 5 웰 및 상기 기판은 상기 제 1 바이폴라 트랜지스터용 콜렉터 영역을 형성하며, 상기 제 2 웰은 제 2 바이폴라 트랜지스터용 에미터 영역을 형성하고, 상기 제 1 웰 및 상기 제 4 웰은 상기 제 2 바이폴라 트랜지스터용 베이스를 형성하며, 상기 제 3 웰은 상기 제 2 바이폴라 트랜지스터용 콜렉터를 형성하고, 상기 제 2 웰은 전계 효과 트랜지스터용 드레인을 형성하며, 상기 제 3 웰은 상기 전계 효과 트랜지스터용 소오스를 형성하고, 상기 제 3 상호 접속 부분은 상기 전계 효과 트랜지스터용 게이트를 형성하며, 상기 제 4 웰은 다이오드용 캐소드를 형성하고, 상기 기판은 상기 다이오드용 애노드를 형성하여 전력 스파이크가 상기 디바이스에 의해 소산되는 반도체 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/943,913 US5291051A (en) | 1992-09-11 | 1992-09-11 | ESD protection for inputs requiring operation beyond supply voltages |
| US92-07/943,913 | 1992-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940008075A KR940008075A (ko) | 1994-04-28 |
| KR100272496B1 true KR100272496B1 (ko) | 2000-11-15 |
Family
ID=25480472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930018212A KR100272496B1 (ko) | 1992-09-11 | 1993-09-10 | 공급 전압범위를 넘는 입력 요구 동작용 정전방전 보호 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5291051A (ko) |
| EP (1) | EP0587212A3 (ko) |
| JP (1) | JP3411634B2 (ko) |
| KR (1) | KR100272496B1 (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365103A (en) * | 1993-02-25 | 1994-11-15 | Hewlett-Packard Company | Punchthru ESD device along centerline of power pad |
| US5357397A (en) * | 1993-03-15 | 1994-10-18 | Hewlett-Packard Company | Electric field emitter device for electrostatic discharge protection of integrated circuits |
| US5440151A (en) * | 1993-04-09 | 1995-08-08 | Matra Mhs | Electrostatic discharge protection device for MOS integrated circuits |
| JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
| US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
| JP2874583B2 (ja) * | 1995-02-10 | 1999-03-24 | 日本電気株式会社 | 半導体装置の入力保護回路 |
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| AU6388796A (en) * | 1995-09-11 | 1997-04-01 | Analog Devices, Inc. | Electrostatic discharge protection network and method |
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| ATE255782T1 (de) * | 1998-03-18 | 2003-12-15 | Em Microelectronic Marin Sa | Schutzstruktur einer schaltung gegen elektrostatische entladung |
| JP3314760B2 (ja) * | 1999-05-24 | 2002-08-12 | 日本電気株式会社 | 静電保護素子、静電保護回路及び半導体装置 |
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| US6306695B1 (en) * | 1999-09-27 | 2001-10-23 | Taiwan Semiconductor Manufacturing Company | Modified source side inserted anti-type diffusion ESD protection device |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| US6362112B1 (en) | 2000-11-08 | 2002-03-26 | Fabtech, Inc. | Single step etched moat |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6924963B2 (en) * | 2002-02-14 | 2005-08-02 | Intersil Americas Inc. | ESD protection network utilizing precharge bus lines |
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| DE102009049671B4 (de) * | 2009-10-16 | 2020-02-27 | Infineon Technologies Ag | Integrierte Schaltung mit ESD Struktur |
| GB2479372B (en) | 2010-04-07 | 2013-07-24 | Ge Aviat Systems Ltd | Power switches for aircraft |
| EP3062097A1 (fr) * | 2015-02-27 | 2016-08-31 | EM Microelectronic-Marin SA | Capteur d'humidité avec module thermique |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619656A (en) * | 1979-07-26 | 1981-02-24 | Mitsubishi Electric Corp | Semiconductor ic |
| JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| JP2679046B2 (ja) * | 1987-05-22 | 1997-11-19 | ソニー株式会社 | メモリ装置 |
| EP0435047A3 (en) * | 1989-12-19 | 1992-07-15 | National Semiconductor Corporation | Electrostatic discharge protection for integrated circuits |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
-
1992
- 1992-09-11 US US07/943,913 patent/US5291051A/en not_active Expired - Lifetime
-
1993
- 1993-08-10 EP EP93202353A patent/EP0587212A3/en not_active Withdrawn
- 1993-09-10 KR KR1019930018212A patent/KR100272496B1/ko not_active IP Right Cessation
- 1993-09-13 JP JP22739393A patent/JP3411634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0587212A3 (en) | 1995-03-22 |
| KR940008075A (ko) | 1994-04-28 |
| US5291051A (en) | 1994-03-01 |
| JP3411634B2 (ja) | 2003-06-03 |
| JPH06188417A (ja) | 1994-07-08 |
| EP0587212A2 (en) | 1994-03-16 |
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Legal Events
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|---|---|---|---|
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|
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