JP2650276B2

JP2650276B2 - 半導体集積回路装置

Info

Publication number: JP2650276B2
Application number: JP62282372A
Authority: JP
Inventors: 孝一郎石橋; 修湊; 繁本城; 敏夫佐々木; 利明増原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-09
Filing date: 1987-11-09
Publication date: 1997-09-03
Anticipated expiration: 2012-09-03
Also published as: JPH01124251A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路に関し、特に絶縁ゲート型
電界効果トランジスタ（以下、MOS・FETと記す）等のMI
S（Metal−Insulator−Semiconductor）型素子の保護装
置に関するものである。

〔従来の技術〕

従来、MOS・FET等のMIS型素子の保護装置について
は、例えば、特開昭60−767号公報に記載されているよ
うに、保護素子を形成する定電圧クランプ素子と被保護
MOS・FETがそれぞれ半導体基体中の異なる領域に形成さ
れ、それぞれ電源端子に接続されていた。

第２図は、従来のMOS・FET等のMIS素子の保護装置の
説明図であって、（ａ）は回路図、（ｂ）は装置の断面
構造図、（ｃ）（ｄ）は内部電圧と電流の時間に対する
特性図である。

第２図（ａ）において、１は入力端子、２は第１の定
電圧クランプ素子、３は第１の電流制限抵抗、４は第２
の定電圧クランプ素子、５は被保護MIS・FET、６は定電
圧クランプ素子2,4を形成するダイオードのアノードを
所定位置に固定するための配線の寄生抵抗、７は被保護
MIS・FETの基板電位を所定電位に固定するための配線の
寄生抵抗、８は接地端子、９は第２の電流制限抵抗であ
る。第２図（ａ）に示すように、この保護装置では、定
電圧クランプ素子２および４によって、被保護MOS・FET
の５のゲート酸化膜が静電破壊することを防止してい
た。

第２図（ｂ）において、10はｎ型半導体基板、11,12
はｎ型基板内に形成されたｐ型領域であり、14,15はそ
れぞれ定電圧クランプ素子2,4を形成するためのｎ型領
域であり、17,19はMOS・FETのドレインとソースを形成
するためのｎ型領域、18は同じくゲートを形成するｐ型
物質である。

従来においては、定電圧クランプ素子2,4であるpn接
合の逆方向ブレークダウンを利用している。すなわち、
入力端子１と接地端子８の間に規定以上の電圧が印加さ
れた場合には、定電圧クランプ素子2,4のpn接合が破壊
することにより、被保護MOS・FET5のゲート酸化膜を保
護していた。

また、（ｂ）図のｐ型領域11は、オーミック接続とな
るｐ型領域13,16を通して接地電位Ｇに固定されてい
る。一方、ドレイン17,ゲート18,ソース19からなるMOS
・FETにおいて、それらの間にゲート酸化膜21を備えて
いる。一般に、入力回路のゲート酸化膜を破壊する原因
は、動作時に入力パッドから侵入するノイズが内部回路
に悪影響を及ぼすことになる。従って、通常、保護のた
めの定電圧クランプ素子は、これらの内部回路とは異な
った領域に設けられる（領域12と11とは異なる領域であ
る）。

（ｂ）図において、静電気が入力パッド１に印加され
ると、電荷は電流制限抵抗９を経由し、ｎ型領域14およ
びｐ型領域11からなる第１のpn接合を通してノードＧ
（ｐ型領域を介して）にバイパスされる。この際に、第
１のpn接合には内部寄生抵抗があるため、流れた電流に
対して電位差を生じる。すなわち、ノードＧに対してノ
ードＥの電位が上昇する。そこで、第２図の保護装置で
は、第２の電流制限抵抗３を通してノードＦに接続され
たｎ型領域15とｐ型領域11からなる第２の定電圧クラン
プ素子により、ノードＦの電位を下げて、被保護MOS・F
ETのゲート絶縁膜21を保護しようとするものである。

〔発明が解決しようとする問題点〕

このように、従来の技術では、定電圧クランプ素子を
２個ないしそれ以上設けることにより、静電気による電
圧を有効に下げることができる点で、極めて有効な方法
である。しかし、近年、集積回路が大型化するに伴っ
て、次に述べるような問題が生じている。すなわち、第
２図（ｂ）において、領域11を接地電位に固定するため
の配線には第２図（ａ）に示す寄生抵抗６が必然的に存
在するが、この抵抗６が近年大きくなってきた。その結
果、静電気が印加された場合、電荷が抵抗６を通ったと
きに大きな電位差を生じるため、ノードＥの電位が予想
以上に上昇してしまう。そのため、点FG間の電圧が小さ
く抑えられていても、ゲート酸化膜21には過大な電位差
が印加されてしまい、静電破壊に至ることもある。

この現像を抑えるためには、電流制限抵抗９を十分に
大きくすればよい。しかし、この電流制限抵抗９を用い
ることができない場合、例えば、データの入出力ピンを
用いている場合には、上述の状況が一層厳しいものとな
る。

第２図（ｃ）（ｄ）は、従来の保護装置に静電気が印
加された場合の内部の電圧と電流の特性図である。ここ
で、V_D,V_E,V_F,V_Gは、第２図（ａ）（ｂ）におけるノー
ドD,E,F,Gの各電位を表わし、I_D,I_Fは、ノードD,Fに流
れる電流を表わしている。

第２図（ａ）に示す保護装置の入力端子１（ノード
Ｄ）に、静電気つまり初期的に固有の電荷と電圧を持つ
電気が印加された場合、ノードＤの内部電圧は第２図
（ｃ）のV_Dで示す曲線に沿って時間の経過とともに下降
する。それに伴って、ノードE,F,Gの電圧も、V_D,V_E,V_F,
V_Gに示すように時間とともに下降する。ここで、矢印で
示すV_Cは、第１および第２の定電圧クランプ素子2,4に
よるクランプ電圧を示したものである。入力端子１に初
期電圧V_Tを持った静電気が印加されると、その場所には
電流I_Dが流れるが、これは定電圧クランプ素子2,4によ
る放電が進むにつれて指数関数的に減少する。この電流
は、その殆んどが抵抗９から抵抗６を通って流れること
になる。

静電気が印加された瞬間においては、電圧V_Tは、抵抗
９とクランプ素子２と抵抗６とに分圧される。従って、
ノードＥには最大、次の電圧が印加される。

ここで、R6,R9は、それぞれ抵抗６と抵抗９の値であ
る。すなわち、抵抗値R6が存在することにより、V_Gの電
位が上昇し、この電位がクランプ電圧に重畳されること
になる。つまりV_Bを被保護MIS・FET5の永久破壊耐圧と
して、の条件が満たされる場合には、絶縁膜が破壊してしまう
という問題がある。

通常、保護素子では、電流制限抵抗R9を大きくし、電
源抵抗R6を小さくすることにより、上式（２）の条件を
満足させないように設計している。しかし、前述したよ
うに、回路動作の都合上、抵抗９を意識的に付加できな
いデータ入出力端子等においては、R9は寄生抵抗のみと
なって非常に小さい値となるので、上式（１）のR6/（R
6＋R9）の値が大きくなり、電源配線に発生した電圧が
被保護素子のゲート電極に加わるために、ゲート絶縁膜
が破壊してしまうという問題があった。

本発明の目的は、このような問題を改善し、保護素子
の入力端子に接続される電流制限抵抗がない場合、ない
し極めて小さい値の抵抗しか接続できない場合でも、十
分に静電破壊耐圧を大きくすることができる半導体集積
回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体集積回路
は、第１の定電圧クランプ素子と第２の定電圧クランプ
素子を、それぞれ異なった第１および第２の領域中に形
成するとともに、被保護素子を第２の定電圧クランプ素
子と同じ領域に形成し、それぞれの領域の電位をオーミ
ック接触手段を介して所定の電源端子に接続するととも
に、第１の定電圧クランプ素子と第２の定電圧クランプ
素子の間に電流制限抵抗を用いることに特徴がある。ま
た、第１の定電圧クランプ素子の後段に電流制限抵抗を
接続し、その後段に第２の定電圧クランプ素子を接続し
て、これらの第１および第２の定電圧クランプ素子の他
方の端子をそれぞれ異なる電源配線により接続すること
にも特徴がある。

〔作用〕

第１の発明の（特許請求の範囲第１項に対応）におい
ては、第１の定電圧クランプ素子と第２の定電圧クラン
プ素子が、それぞれ異なった領域に形成されるととも
に、被保護素子が第２の定電圧クランプ素子と同じ領域
に形成され、それぞれの領域の電位は、オーミック接触
手段を介して所定の電源端子に接続されており、第１の
定電圧クランプ素子と第２の定電圧クランプ素子の間に
は電流制限抵抗を用いているために、必然的に異なった
電源配線により接続されることになる。従って、集積回
路の入力ピンに静電気が加えられた場合、第１の定電圧
クランプ素子により静電気がバイパスされ、その第１定
電圧クランプ素子に接続される電源配線に必然的に寄生
する寄生抵抗に発生する電位差を第２定電圧クランプ素
子により低くすることができる。特に、電流制限抵抗が
入力れられないデータ入出力ピンに対しては、有効であ
る。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

本発明の関連技術の構成および効果について、第３図
により、その概略を述べる。第３図（ａ）は、比較のた
めに示す従来の保護装置の回路図であり、第３図（ｂ）
は本関連技術の保護装置の回路図であり、第３図（ｃ）
は半導体集積回路上における保護装置の配置図、第３図
（ｄ）は（ｂ）に示す電源の寄生抵抗R_Sにより被保護MI
S・FETのゲート絶縁膜にかかる電圧の特性図である。

第３図（ａ）においては、第１の定電流制限抵抗をR
_P1,第１の定電圧クランプ素子をCL,第１の定電圧クラン
プ素子CLに接続する電源の寄生抵抗をR_Sとしている。こ
れに対して、第３図（ｂ）においては、これらの素子の
他に、第２の電流制限抵抗R_P2,および第２の定電圧クラ
ンプ素子CL2、ならびに電源の寄生抵抗R_S′を設けてい
る。第１の定電圧クランプ素子CLと第２の定電圧クラン
プ素子CL2は、それぞれ別個の電源配線（抵抗R_S1,
R_S′）に接続されているため、第１の定電圧クランプ素
子CLから電源配線のR_S1に電流が流れた際に発生する電
圧を、第２の定電圧クランプ素子CL2によりクランプす
ることができるので、MIS・FETのゲート絶縁膜に過大電
圧が印加されないで済む。

第３図（ｃ）においては、半導体集積回路上で、
（ｂ）に示した素子がどのように配置されているかを示
している。チップ上には、入力端子１が入力信号の数に
応じて多数配置され、それぞれ抵抗R_P1を通して定電圧
クランプ素子CLに接続されている。定電圧クランプ素子
の電源配線は、電源端子８から全てのクランプ素子に接
続されているが、図に示すように、クランプ素子の位置
により電源の寄生抵抗の値が異なっている。第３図
（ｃ）において、M1は、従来の方法によって保護された
MIS・FETであり、またM2は、本関連技術の方法によって
保護されたMIS・FETである。

第３図（ｄ）の曲線，，のうち、は従来の保
護装置の特性を示す曲線であって、入力抵抗R_Pの値が比
較的大きい場合を示している。この電圧は、前式（１）
と同じく、次式で表わされる。

この電圧は、電源の寄生抵抗R_Sの増加に伴って大きく
なるが、入力抵抗R_P1が大きい場合には、入力端子に印
加された電圧が入力抵抗R_P1で相当に下降するため、ゲ
ート絶縁膜の破壊電圧V_Bを越えることがない。また、図
中のは、入力抵抗R_P1が小さい場合であって、例え
ば、通常の回路動作の都合で特別な抵抗は使用できず、
R_P1としては結線の寄生抵抗のみになってしまう場合で
ある。電源の寄生抵抗R_Sが小さい場合は絶縁膜の破壊耐
圧V_Bを越えることはないが、寄生抵抗R_Sが大きくなる
と、破壊電圧を越えてしまう。すなわち、電源端子８か
ら遠い距離にあり、寄生抵抗R_Sが大きい保護素子の場合
には、保護機能が十分ではない。

次に、図のは、本関連技術を用いた場合のゲート絶
縁膜にかかる電圧を示している。本関連技術では、第２
定電圧クランプ素子CL2を用いており、さらにこのクラ
ンプ素子CL2は第１定電圧クランプ素子CLとは異なる電
源配線を用いているため、第２定電圧クランプ素子CL2
のクランプ電圧のみが被保護MIS・FETのゲート絶縁膜に
かかり、その結果、絶縁膜が破壊することはなくなる。
すなわち、図に示すように、第２定電圧クランプ素子CL
2のクランプ電圧V_Cは、電源の寄生抵抗R_Sにかかわらず
ほぼ一定値を保つ。

第１図は、本発明の第１の参考例を示す保護装置の回
路図、半導体基体上でのレイアウト図および内部波形図
である。第１図では、第１定電圧クランプ素子としてMO
S・FETを、第２定電圧クランプ素子としてダイオード
を、それぞれ用いた場合を示している。

第１図（Ａ）において、１は入力端子（ノードＤ）、
２は保護抵抗、３はノードＥ、４はMOS・FETで、表面ブ
レークダウンを用いた第１定電圧クランプ素子である。
５は被保護MIS・FET、６は第１定電圧クランプ素子４の
電源配線に接続された端子、７はバイパス素子に接続さ
れた接地配線の寄生抵抗である。また、101は第２の保
護抵抗、102は第２の定電圧クランプ素子であるダイオ
ード、103は接地端子（ノードＧ）、８は第２定電圧ク
ランプ素子102の電源配線に接続された端子、９はMIS・
FET5に接続された接地配線の寄生抵抗である。また、30
は、第２のノードＦである。

半導体チップ上では、第１図（ｂ）に示すように、保
護素子４の電源または接地配線と、被保護MIS・FET5を
含む内部回路の電源または接地配線とは、接地配線が分
けられている。すなわち、第１定電圧クランプ素子であ
るMOS・FET4の接地配線は、寄生抵抗７を介して接地端
子103（ノードＧ）に接続される一方、MIS・FET5を含む
第２定電圧クランプ素子の接地配線は、寄生抵抗９およ
び９′を介して接地端子103（ノードＧ）に接続され
る。

第１図（ｃ）（ｄ）により、本参考例の作用効果を述
べる。

いま、端子１に対して静電気が印加されると、入力ノ
ードＤの電流I_Dは主に保護抵抗２、第１定電圧クランプ
素子４、および寄生抵抗７を通って接地端子103に流れ
ることになる（第１図（ｄ）参照）。この場合、ノード
Ｅの電位は、ノードＧに対してはクランプされることに
なるが、ノードＧの電位が抵抗７と電流のために上昇す
るので、ゲート絶縁膜を保護するための十分に小さい電
圧に抑えられない。すなわち、第１図（ｃ）に示すよう
に、ノードＧの電位V_Gが静電気印加の瞬間には接地電位
よりも上昇しており、時間の経過とともにこの値は低下
するが、ある程度の時間がたたないと破壊電圧V_Bより下
にならない。

しかし、本参考例では、第２定電圧クランプ素子とし
てダイオード102が接続されており、このダイオード102
がMOS・FET4とは異なる電源配線に接続されているた
め、ノードＦの電位を十分に小さい電位にクランプする
ことができる（第１図（ｃ）のV_F参照）。この時、電流
制限抵抗101は、ダイオード102および抵抗９に流れる電
流を制限し、ノードＦの電位の上昇を抑える動作をする
（第１図（ｄ）のI_F参照）。

第４図は、本発明の第２の参考例を示す保護装置の回
路図である。

この参考例では、第１のバイパス素子として、寄生MO
S・FET31を利用している。第２のバイパス素子は、前例
と同じくダイオード102である。すなわち、MOS・FET31
のゲートとソースを接続してダイオードとして動作さ
せ、入力端子１に印加される電位をゲートに加えてこの
MOS・FET31の通過電流を制御する。このように、本実施
例では、第１のバイパス素子の種類にかかわらず、ノー
ド30とノード８の間に第２のバイパス素子102を挿入す
ることにより、MIS・FET5のゲート絶縁膜の破壊を防止
できる。

第５図は、本発明の第３の参考例を示す保護装置の回
路図であって、データを入力あるいは出力するための入
出力端子に、本発明を実施した場合を示している。108
は出力回路部、110は入力回路を含む内部回路部であ
り、104,105はプッシュプル回路を形成するMOS・FETで
あり、その他の第４図と同じ記号は同じ素子・部品を表
わしている。１は入力端子、106,107はMOS・FET104,105
の入力端子であって、外部容量負荷（図示省略）を充放
電することにより、データを出力する。MOS・FET5は、
データを入力するためのMOS・FETである。

ここで、端子１に静電気が加えられると、電流はMOS
・FET4を通って、さらにノード６を通り放電されること
になる。第１および第２の実施例においては、保護抵抗
２を大きくすることにより、接地配線の寄生抵抗７に流
れる電流を少なくすることが可能であり、それによって
MIS・FET5のゲート酸化膜にかかる電圧を比較的小さく
することも可能であるが、第５図に示す第３の参考例の
場合には、データ出力時、TTLインタフェースを保障す
るために、保護抵抗２を付加することができない。ま
た、通常の回路動作時に、MOS・FET104に大きな電流が
流れるため、寄生抵抗７によるノイズが発生し、このノ
イズが内部回路に悪影響を及ぼす。この影響を受けない
ようにするため、図に示すように、出力回路部108と入
力回路を含む内部回路部110とを離れた位置に配置し、
さらに接地配線および電源配線を使用することがよく行
われる。このような状況により、入出力ピンに関して
は、本参考例を適用することなく、静電気を入力端子１
に印加すると、MIS・FET5のゲート酸化膜にかかる電圧
は大きくなる。従って、入出力ピンに対しては、本実施
例による保護抵抗101とダイオード102によるMIS・FET5
のゲート酸化膜の保護が、第１および第２の参考例の場
合よりさらに必要となる。

第６図は、本発明の第４の参考例を示す保護装置の回
路図である。

本参考例では、第２の定電圧クランプ素子として、MO
S・FET110を使用している。すなわち、MOS・FETのゲー
トとソースを接続して、これをダイオードとして動作さ
せる。また、本実施例では、バイパス素子として表面ブ
レークダウンを利用したMOS・FETを用いているので、ダ
イオードを用いた場合よりもブレークダウン電圧が小さ
くなり、MIS・FET5のゲート酸化膜にかかる電圧をより
小さくすることが可能である。

第７図は、本発明の第５の参考例を示す保護装置の回
路図である。

本参考例においては、定電圧クランプ素子を、MOS・F
ET34のように電源端子側に設けた場合を示している。こ
の場合には、入力端子１に静電気が印加されると、電流
が接地配線側の寄生抵抗７のみならず、電源配線側の寄
生抵抗35にも流れる。このときに電位差が生じてノード
36の電位が上昇し、この電位の上昇が電源電位を基板電
位とするＰ型のMOS・FET31のゲート酸化膜を破壊するこ
とになる。そこで、第７図に示すように、ダイオード11
1を保護抵抗101を通してMOS・FET31のゲート電極とソー
ス電極間に挿入することにより、MOS・FET31のゲート酸
化膜にかかる電圧を小さくし、静電破壊耐圧を大きくす
ることができる。

第８図は、本発明の第６の参考例を示す保護装置の回
路図である。

第７図の参考例では、入力保護抵抗２を挿入すること
ができる場合であったが、第８図の参考例では、第５図
の場合と同じく、入出力ピンであるために保護抵抗２を
用いることができない。そのため、第２の定電圧クラン
プ素子を設けないときには、寄生抵抗７および35に流れ
る電流が大きくなり、MOS・FET32および５のゲート絶縁
膜にかかる電圧が大きくなる。第８図に示すように、保
護抵抗101、ダイオード102および111を挿入すれば、MOS
・FET32および５のゲート酸化膜にかかる電圧を小さく
することができる。

第９図は、本発明の第７の参考例を示す半導体基板上
の保護回路のレイアウト図である。

基板上には、接地電位を与える端子103と、電源電圧
を与える端子108が配置され、これらの端子からそれぞ
れ第９図に示すように保護素子および内部回路に、電源
電位と接地電位を供給している。ここでは、保護素子3
4,4と出力バッファを構成するNMOS・FET105,104とが１
群となって、集合体112内に配置されている。また、内
部回路としては、この集合体112とは別個の領域に形成
された回路群が配置される。本参考例では、入力端子１
に静電気が印加された時、NMOS・FET104,105には大電流
が流れるため、出力バッファのNMOS・FETと同じ領域に
クランプ素子を配置することにより、与えられる面積を
有効に活用することができる。また、MOS・FET5,31の前
段に接続されたダイオード102,111には、保護抵抗101が
接続されているため、小電流しか流れず、小さな面積で
よい。回路領域では、許された面積が小さい場合が多い
が、本参考例では、小さな面積を有効に使用しながら静
電破壊耐圧の大きな保護素子を作ることができる。な
お、図における7,9は２つのクランプ素子にそれぞれ別
個に設けられた接地配線の寄生抵抗であり、33,35は同
じく別個に設けられた電源配線の寄生抵抗である。

第10図は、本発明による定電圧クランプ素子の一例を
示す半導体チップ上の断面図である。

図において、113はｎ型基体、114はｐ型ウェル、115,
117,119はｎ型高濃度不純物層、116はｐ型高濃度不純物
層、118は導電層であり、また118,117,119はそれぞれを
ゲート、ソース、ドレインとする寄生MOS・FETを形成し
ている。通常、ノード８は接地電位に、またノード32は
電源電位に、それぞれ固定される。

いま、入力端子112に電位を印加すると、電流は領域1
19から117に流れるが、その他に、高濃度不純物層119と
ｐ型ウェル114と基体113がnpnのバイポーラ構造を形成
しているので、電流は端子112から縦方向のバイポーラ
動作により基体113に電流が流れ、領域115から端子32に
至る。従って、この素子は、端子112のみならず、端子3
2に対しても定電圧クランプとして作用する。この素子
を利用した回路を、次の第11図で説明する。

第11図は、本発明の第１の実施例を示す保護装置の回
路図であって、第10図に示した素子を、ゲートを保護す
るための定電圧クランプ素子120,121として利用したも
のである。第10図に示す構造によって、１つの素子でMI
S・FET5のソース端子８とMIS・FET31のソース端子32に
定電圧クランプ素子を形成して、寄生抵抗７および35に
かかる電圧が、MIS・FET5および31のゲート絶縁膜に印
加しないようにできる。すなわち、第10図の領域119と1
14と113とで第11図のバイポーラトランジスタ121を構成
するとともに、領域119と118と117とで第11図のMOS・FE
T120を構成している。

第12図は、本発明の第２の実施例を示す半導体チップ
上の断面図である。

第12図において、210は半導体基板、211は第１導電型
の第１領域、228は第１導電型の第２領域、214は定電圧
クランプ素子を構成するための第２導電型の第３領域、
226は第２導電型の第４領域、203は電流制限抵抗であ
る。

本実施例では、説明のために第１導電型をｐ型、第２
導電型をｎ型とする。第１の定電圧クランプ素子とし
て、領域214、223、222をそれぞれドレイン、ゲート、
ソースとするMOS・FETを使用しており、ｐ型ウェル211
内に形成されている。このｐ型ウェル211は、オーミッ
ク電極213,216により接地電位を与えるパッド208に接続
されている。この間の配線には、寄生抵抗206が必然的
に存在する。

一方、ｐ型ウェル228内には、ｎ型層226があり、領域
228と226とはpn接合を形成しており、第２の定電圧クラ
ンプ素子を形成している。また、同じウェル228内に
は、領域217,218,219をそれぞれドレイン、ゲート、ソ
ースとする被保護MOS・FETが形成されている。なお、ｐ
型ウェル211,228における224および221は、MOS・FETの
ゲート酸化膜である。ｐ型ウェル228は、オーミック接
合225,227,220を通して、接地極パッド208に接続されて
いる。このとき、接地配線には、寄生抵抗207が必然的
に存在する。

また、209,203は、それぞれ電流制限抵抗であり、多
結晶シリコン、あるいはドープされた半導体、シリサイ
ド等の抵抗体により作成されている。

いま、パッド201に静電気が印加されると、電流は209
→214→211→222→206→208の経路を通って接地端子208
に流れる。このとき、MOS・FETを利用した定電圧クラン
プ素子を使用しているため、領域214と222の間の電位差
はほぼ一定に保たれる。しかし、寄生抵抗206が存在す
るため、ここに電流が流れることにより、Ｃ点の電位が
上昇する。その結果、Ａ点の電位は、ゲート酸化膜221
を保護できない程度に上昇してしまう。そこで、第２の
電流制限抵抗203を介して、別ウェル228内に設けられた
ダイオード226により電圧をクランプして、Ｂ点のノー
ド電圧を下げることにより、ゲート酸化膜221に過大な
電圧がかからないようにする。このとき、電流制限抵抗
203は、第２の定電圧クランプ素子に流れる電流を制限
して、クランプ素子内部の寄生抵抗によって生ずる電圧
を小さくする役目を果す。また、通常の動作時に、入力
ピン201に過大なノイズが入力された場合には、ノイズ
による電流は電流制限抵抗203があるため、主として領
域214を通って流れることになって、ウェル228に形成さ
れている内部回路が誤動作することはない。

第13図は、本発明の第３番目の実施例を示す保護装置
の回路図と平面配置図である。

第13図において、229は第１の定電圧クランプ素子で
あるMOS・FET、230は第２の定電圧クランプ素子である
ダイオード、231は被保護MOS・FETである。破線232と23
3で囲まれた領域は、それぞれ半導体内の異なる領域に
作成されていることを示している。従って、領域232,23
3には、それぞれ所定の電位に固定するための配線が接
続されるが、それぞれの配線には必然的に寄生抵抗206,
207が存在する。

本実施例では、接地抵抗207の接地配線に存在する寄
生抵抗に生じる電圧を下げるため、同じ領域に形成され
たダイオード230を設けることにより、MOS・FET231のゲ
ート酸化膜を保護している。

第14図は、本発明の第４番目の実施例を示す半導体チ
ップ上の断面図である。

本実施例では、第２の定電圧クランプ素子として、領
域234,235,237をそれぞれドレイン、ゲート、ソースと
したMOS・FETを用いている。このMOS・FETは、第14図
（ｂ）では238に相当する。これによって、第12図の実
施例と同じように、寄生抵抗206に発生した電圧が被保
護MOS・FETに直接印加されないので、被保護MOS・FETを
静電破壊から保護することができる。すなわち、本実施
例のように、第２の定電圧クランプ素子としてゲートを
接地したMOS・FETを用いる場合には、ダイオードを用い
た場合よりも低電圧で降伏する。つまりクランプ電圧が
低いため、一層の効果が期待できる。

第15図は、本発明の第８の参考例を示す半導体チップ
の断面図と回路図である。

本実施例では、第２の定電圧クランプ素子として、ダ
イオード239がｐ型半導体領域231とｎ型半導体領域229
によって形成されている。この場合には、ウェル231に
接続される電源の寄生抵抗271に流れる電流によりＢ点
の電位も上昇することが考えられるが、実質的には、電
流制限抵抗203があるために、第１の定電圧クランプ素
子232を流れる電流は小さく、Ｂ点の電位の上昇を小さ
く抑えることができる。このとき、端子201に流れ込む
電荷は、その殆んどがMOS・FET229を通って接地端子208
にバイパスされる。従って、被保護MOS・FET231のゲー
トに加わる電圧を十分に小さくすることができる。

第16図は、本発明の第９の参考例を示す半導体チップ
上の断面図と回路図である。

本実施例では、第15図における第２の定電圧クランプ
素子のダイオードの代りに、MOS・FETを利用した場合を
示している。これにより、クランプ電圧を低くして、一
層の効果を上げることができる。第16図（ａ）におい
て、１番目のウェル211の領域214,223,222で第１の定電
圧クランプ素子であるMOS・FETを形成し、２番目のウェ
ル231の領域234,235,236で第２の定電圧クランプ素子で
あるMOS・FETを形成し、３番目のウェル212の領域219,2
18,217で被保護MOS・FETを形成している。

第17図は、本発明の第５の実施例を示す半導体チップ
上の断面図と回路図である。

被保護素子が、nMOS・FETとpMOS・FETからなるCMOS・
FETである場合を示している。図（ｂ）において、257は
CMOS回路のpMOS・FET、229,256は定電圧クランプ素子で
あるnMOS・FET、242は電源端子、243,244は電源端子に
寄生する寄生抵抗、238は第２の定電圧クランプ素子で
あるnMOS・FETである。図（ａ）において、245,252はそ
れぞれMOS・FET256,257のゲート電極、246,253はそれぞ
れMOS・FET256,257のゲート酸化膜、247,249,250はｎ型
の不純物領域、248,251,254はｎ型の不純物領域であ
る。201は入力端子、208は電源端子、242は接地端子で
ある。本実施例においては、図（ｂ）に示すnMOS・FET2
58が形成されている領域258とnMOS・FET259が形成され
ている領域259とが、異なった領域に作られている。第
１定電圧クランプ素子としては、接地電位側にMOS・FET
229を、電源電位順にMOS・FET256を、それぞれ用いる。
一方、電源端子242と接地端子208の間には、チップ内の
回路により大きな寄生容量が存在する。従って、静電気
が印加された時のような高速度の現象に対しては、端子
242と端子208は導通状態と等価である。従って、入力端
子201に静電気が印加された場合には、電流がMOS・FET2
29,256ともに流れ、寄生抵抗206および243との間に電位
差を生じるため、この電位がMOS・FET257および231のゲ
ート酸化膜に印加されることになるが、定電圧クランプ
素子238と電流制限抵抗203によりその電圧を下げること
によって、MOS・FET257および231のゲート酸化膜を破壊
から保護する。

第18図は、本発明の第６の実施例を示す半導体チップ
上の断面図、および回路図である。

本実施例においては、保護素子をCMOS回路のデータ入
出力端子に用いている。図（ｂ）において、268,269
は、入出力端子201にデータを出力するためのnMOS・FET
であり、入力端子266,267に印加される出力信号に従っ
てデータを出力する。一方、pMOS・FET257およびnMOS・
FET259からなる回路は、端子201に与えられた信号を入
力するための回路である。端子255より信号が入力され
る。図（ａ）では、領域214,259,261がMOS・FET269のド
レイン、ゲート、ソースであり、また領域265,263,262
がMOS・FET268のドレイン、ゲート、ソースである。本
実施例のように、データを出力する端子の場合、前述の
実施例のような入力における電流制限抵抗209を使用す
ることは、入出力のインタフェースを確保する上で、非
常に困難である。従って、端子201に静電気が印加され
た場合には、MOS・FET268,269,256,229を通して非常に
大きな電流が、寄生抵抗206および243に流れることにな
る。従って、電源端子242と接地端子208における電位上
昇も大きい。そこで、本実施例では、電流制限抵抗203
および第２定電圧クランプ素子であるMOS・FET238を設
けることにより、大きな電圧をMOS・FET257,231のゲー
ト絶縁膜に印加させないようにする。

第19図は、本発明の第７の実施例を示す静電破壊テス
ト結果の図である。

図（ａ）が、テスト方法を示す図である。先ず、デバ
イスに対して100MΩの抵抗を通してチップを充電する。
この充電は、チップと対地間の浮遊容量に行われる。こ
の浮遊容量の値は、通常、１〜10pFの範囲内である。こ
の充電されたデバイスは、スイッチを閉じることによ
り、電荷がテストピンから放電される。このテスト方法
は、チャージドデバイス法と通常呼ばれているもので、
容量が小さいため静電気のエネルギーは小さいが、放電
時には抵抗がないため、スイッチを閉じた瞬間には大電
流が流れることが特徴である。従って、本発明において
は、このチャージドデバイス法に関して、その効果が特
に著しい。

図（ｂ）では、データの入出力ピンに対して、本実施
例を適用した結果が示されている。これらの保護素子に
は、第１の電流制限抵抗は特に接続されておらず、寄生
抵抗があるのみである。ここで、ピン番号1,2,4のピン
には、本発明が適用されていない場合、つまり第２定電
圧クランプ素子がない場合のデータであり、ピン番号３
のピンは、本発明が適用された場合を示している。ま
た、ピン番号が小さいほど接地電位を与える端子V_SSに
近い位置のピンである。図（ｂ）においては、ピン番号
1,2,4のピンに対して、2000V以下の電圧ゲート絶縁膜が
破壊されており、かつ、V_SS端子から遠い程、弱いこと
を示している。本発明を適用したピン番号３のピンに対
しては、3000Vでも破壊せず、本発明の有効性を示して
いる。

なお、これまでの実施例において、挿入されていた電
流制限抵抗９は、必ずしも必須要件ではなく、むしろこ
の抵抗がない場合には、本発明の効果は著しい。

このように、本発明の各実施例においては、集積回路
の入力ピンに静電気が印加された場合に、第１の定電圧
クランプ素子により静電気がバイパスされ、その第１の
定電圧クランプ素子に接続される電源配線に必然的に寄
生する寄生抵抗に発生する電位差を、第２の定電圧クラ
ンプ素子により低くすることができる。従って、電源配
線の寄生抵抗が大きい場合、回路動作上、第１の定電圧
クランプ素子と入力ピンとの間に電流制限抵抗を挿入で
きない場合には、寄生抵抗に発生する電位差が大きくな
るが、本発明によれば、その悪影響を受けないようにで
きる。そして、本発明では、特に、電流制限抵抗の入れ
られないデータ入出力ピンの場合に、従来の方法に比べ
て２倍以上の電圧の静電気に対し、静電破壊を防止でき
る。

〔発明の効果〕

以上説明したように、本発明によれば、入力端子に接
続すべき電流制限抵抗がない場合でも、十分に静電破壊
耐圧を大きくすることができるので、特にMOS・FETのゲ
ート絶縁膜を有効に保護することが可能である。

【図面の簡単な説明】

第１図は本発明の第１の参考例を示す半導体チップ上の
保護素子の回路図、レイアウト図および内部特性図、第
２図は従来の半導体チップ上の保護素子の回路図、断面
図および内部特性図、第３図は従来と本関連技術とを比
較するための回路図、チップ配置図および内部電圧特性
図、第４図は本発明の第２の参考例を示す半導体チップ
上の保護素子の回路図、第５図は本発明の第３の参考例
を示す回路図、第６図は第４の参考例を示す回路図、第
７図は本発明の第５の参考例を示す回路図、第８図は本
発明の第６の参考例を示す回路図、第９図は本発明の第
７の参考例を示す半導体チップ上のレイアウト図、第10
図は本発明のを示す半導体チップ上の保護素子の断面
図、第11図は本発明の第１の実施例を示し、第10図の応
用を示す回路図、第12図は本発明の第２の実施例を示す
保護素子の断面図、第13図は本発明の第３番目の実施例
を示す回路配置図およびレイアウト図、第14図は本発明
の第４番目の実施例を示す断面図と配置図、第15図は本
発明の第８番目の参考例を示す断面図および回路配置
図、第16図は本発明の第９番目の参考例を示す断面図お
よび回路配置図、第17図は本発明の第５番目の実施例を
示す断面図および回路配置図、第18図は本発明の第６番
目の実施例を示す断面図および回路配置図、第19図は本
発明の第７番目の実施例を示す静電破壊テストの結果説
明図である。 1,201:入力端子、2,101,209:保護抵抗、4:バイパス用MO
S・FET、7,9,33,35,206,207,271,243,244:接地配線およ
び電源配線に寄生する寄生抵抗、5,231,257:被保護MOS
・FET、102,123:バイパス用ダイオード、31:バイパス用
寄生MOS・FET、211:第１領域、228,231:第２領域、214:
第３領域、226,234,229:第４領域。

フロントページの続き (72)発明者佐々木敏夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増原利明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭57−12547（ＪＰ，Ａ) 特開昭62−65360（ＪＰ，Ａ) 特開昭62−30361（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力端子に接続された第１の定電圧クラン
プ素子と、該入力端子に一端が接続された電流制限抵抗
と、該電流制御抵抗の他端に接続された第２の定電圧ク
ランプ素子と、該第２の定電圧クランプ素子により保護
される被保護素子とを含む半導体集積回路装置であっ
て、該半導体集積回路装置は所定の不純物を含む半導体
基板と該半導体基板内に選択的に不純物を導入すること
によって互いに分離形成された第１導電型を示し、該半
導体基板とは異なる第１領域および第２領域を含み、上
記第１の定電圧クランプ素子は上記第１領域内に形成さ
れるとともに少なくともその一部は該第１領域内に形成
された第２導電型の第３領域により形成され、上記第２
の定電圧クランプ素子および上記被保護素子は上記第２
領域内に形成されるとともに、上記第２の定電圧クラン
プ素子の少なくとも一部は該第２の領域内に形成された
第２導電型の第４領域により形成され、かつ上記第１お
よび第２の定電圧クランプ素子がそれぞれ接地電位用配
線に接続されることを特徴とする半導体集積回路装置。
【請求項２】特許請求の範囲第１項記載の半導体集積回
路装置において、上記第１領域と第２領域とはそれぞれ
第１および第２のオーミック接触手段を介して所定の動
作電位に接続されることを特徴とする半導体集積回路装
置。