JPH0855958A - 静電破壊保護回路 - Google Patents
静電破壊保護回路Info
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- JPH0855958A JPH0855958A JP7189120A JP18912095A JPH0855958A JP H0855958 A JPH0855958 A JP H0855958A JP 7189120 A JP7189120 A JP 7189120A JP 18912095 A JP18912095 A JP 18912095A JP H0855958 A JPH0855958 A JP H0855958A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 シリサイド被覆拡散を用いた集積回路のパッ
ドに対する静電放電（ＥＳＤ）保護回路を提供する。 【解決手段】 ＥＳＤ保護回路は、Ｎ−ウェルブロック
を有する強固なＮ＋ダイオード、出力ＮＦＥＴおよび大
きな過渡クランプを使用し、各々は、分布され、集積さ
れたＮ−ウェルドレイン抵抗器を伴い、ＥＳＤに対する
人体モデルおよび帯電デバイスモデルテストの間、ＩＣ
のなだれおよびリークを防止する。
ドに対する静電放電（ＥＳＤ）保護回路を提供する。 【解決手段】 ＥＳＤ保護回路は、Ｎ−ウェルブロック
を有する強固なＮ＋ダイオード、出力ＮＦＥＴおよび大
きな過渡クランプを使用し、各々は、分布され、集積さ
れたＮ−ウェルドレイン抵抗器を伴い、ＥＳＤに対する
人体モデルおよび帯電デバイスモデルテストの間、ＩＣ
のなだれおよびリークを防止する。
Description
【０００１】
【発明の分野】この発明は半導体回路デバイスのための
静電破壊（ＥＳＤ）保護デバイスに関し、より特定的に
は導電性の高いソース／ドレイン領域を有するＩ／Ｏ
ＭＯＳＦＥＴを伴うものに関する。
静電破壊（ＥＳＤ）保護デバイスに関し、より特定的に
は導電性の高いソース／ドレイン領域を有するＩ／Ｏ
ＭＯＳＦＥＴを伴うものに関する。
【０００２】
【背景技術】ＶＬＳＩ技術における昨今の進歩により、
集積回路のジオメトリはますます小型化している。しか
しながら、デバイスがさらに小型化されるにつれ、静電
放電（ＥＳＤ）破壊を受けることもさらに多くなる。Ｅ
ＳＤは適切に抑制されなければデバイスに損傷を与える
可能性があり、信頼性が低下して結局は電子デバイス製
造業者のボトムラインに影響を与えることになる。
集積回路のジオメトリはますます小型化している。しか
しながら、デバイスがさらに小型化されるにつれ、静電
放電（ＥＳＤ）破壊を受けることもさらに多くなる。Ｅ
ＳＤは適切に抑制されなければデバイスに損傷を与える
可能性があり、信頼性が低下して結局は電子デバイス製
造業者のボトムラインに影響を与えることになる。
【０００３】当業者はデバイスをＥＳＤの危険から守る
ために実際多大な努力を行なってきた。今日の集積回路
は、熱酸化膜、誘電体層、多結晶シリコンおよび金属膜
といった多層の薄膜材料で製造される。各層を加えるこ
とが問題を複雑にする。その例は、最上層のポリシリコ
ンと拡散領域とが堆積され、Ｔｉといった材料と融合さ
れてシート導電率の向上のためにＴｉＳｉ２といったシ
リサイドを形成するプロセスを用いて、金属膜を形成す
ることに見受けることができる。
ために実際多大な努力を行なってきた。今日の集積回路
は、熱酸化膜、誘電体層、多結晶シリコンおよび金属膜
といった多層の薄膜材料で製造される。各層を加えるこ
とが問題を複雑にする。その例は、最上層のポリシリコ
ンと拡散領域とが堆積され、Ｔｉといった材料と融合さ
れてシート導電率の向上のためにＴｉＳｉ２といったシ
リサイドを形成するプロセスを用いて、金属膜を形成す
ることに見受けることができる。
【０００４】このプロセスは特にＥＳＤ問題を受けやす
い。拡散のシリサイド領域は、接合に非常に近接するた
め少しのことで接合をショートさせやすい。導電率の向
上、すなわち低いシート抵抗では、コンタクトパッドは
たとえ通常よりも遠くに位置づけられていても、ＭＯＳ
ＦＥＴ（「金属酸化膜半導体電界効果トランジスタ」）
のチャネルとショートする可能性がある。さらに悪いこ
とには、シリサイドと接合との間の距離が変化する拡散
の周囲に沿って、しばしば「シリサイドの凸凹」が生じ
る。シリサイドが接合にあまりにも近づくとリークが生
じる。さらに、半導体表面でのなだれ降伏電圧は表面よ
り下の接合領域よりも低いため、フィールド注入が周囲
の最上部でＮ＋／基板接合になだれを起こすかもしれな
い。この接合でのなだれ電流はシリサイドが接合に最も
近い点で発生するかもしれず、したがってシリサイドが
接合に移動することによりリークまたはショートを引起
す。図１は典型的なシリサイド領域の断面図であり、図
２はＮ＋領域の周囲で発生するシリサイドの凸凹を示
す。
い。拡散のシリサイド領域は、接合に非常に近接するた
め少しのことで接合をショートさせやすい。導電率の向
上、すなわち低いシート抵抗では、コンタクトパッドは
たとえ通常よりも遠くに位置づけられていても、ＭＯＳ
ＦＥＴ（「金属酸化膜半導体電界効果トランジスタ」）
のチャネルとショートする可能性がある。さらに悪いこ
とには、シリサイドと接合との間の距離が変化する拡散
の周囲に沿って、しばしば「シリサイドの凸凹」が生じ
る。シリサイドが接合にあまりにも近づくとリークが生
じる。さらに、半導体表面でのなだれ降伏電圧は表面よ
り下の接合領域よりも低いため、フィールド注入が周囲
の最上部でＮ＋／基板接合になだれを起こすかもしれな
い。この接合でのなだれ電流はシリサイドが接合に最も
近い点で発生するかもしれず、したがってシリサイドが
接合に移動することによりリークまたはショートを引起
す。図１は典型的なシリサイド領域の断面図であり、図
２はＮ＋領域の周囲で発生するシリサイドの凸凹を示
す。
【０００５】ＥＳＤの効果を最小にするために、ＥＳＤ
の突然のサージを吸収することを目的としたデバイスの
入力および出力パッドに対する保護デバイスが製造され
ている。デバイスのＥＳＤ許容をテストする一般的な２
つの方法は、人体モデル法（ＨＢＭ）および帯電デバイ
スモデル法（ＣＤＭ）である。ＨＢＭは、個人がデバイ
スに触れたときに生じ得る放電のシミュレートを含む、
すなわち人体は、特定的な電圧で帯電され、１５００Ｏ
ｈｍの抵抗器を通してデバイスに放電される、１００ｐ
Ｆのキャパシタで表わすことができる。ＣＤＭは典型的
には自動ハンドリング装置に関連する金属接地された表
面に接触する帯電デバイスをシミュレートする。
の突然のサージを吸収することを目的としたデバイスの
入力および出力パッドに対する保護デバイスが製造され
ている。デバイスのＥＳＤ許容をテストする一般的な２
つの方法は、人体モデル法（ＨＢＭ）および帯電デバイ
スモデル法（ＣＤＭ）である。ＨＢＭは、個人がデバイ
スに触れたときに生じ得る放電のシミュレートを含む、
すなわち人体は、特定的な電圧で帯電され、１５００Ｏ
ｈｍの抵抗器を通してデバイスに放電される、１００ｐ
Ｆのキャパシタで表わすことができる。ＣＤＭは典型的
には自動ハンドリング装置に関連する金属接地された表
面に接触する帯電デバイスをシミュレートする。
【０００６】フィールドスナップバック（ＦＳＢ）トラ
ンジスタ、ＮＦＥＴ、およびＮ＋／基板ダイオードを含
む従来のＥＳＤ保護構造は、ダイからダイへとランダム
に弱いスポットが位置するため非効果的であると考えら
れてきた。またＮＦＥＴチャネルの長さの増大、コンタ
クトからチャネルへの空間の増大、ＥＳＤ注入の追加な
どといった方法は、悪影響を与えるピンの排除には不十
分であった。Ｉ／Ｏソース／ドレイン上のシリサイド層
に関連する問題の排除のために「シリサイドブロック」
層を用いるとプロセスに関する費用が増大する。
ンジスタ、ＮＦＥＴ、およびＮ＋／基板ダイオードを含
む従来のＥＳＤ保護構造は、ダイからダイへとランダム
に弱いスポットが位置するため非効果的であると考えら
れてきた。またＮＦＥＴチャネルの長さの増大、コンタ
クトからチャネルへの空間の増大、ＥＳＤ注入の追加な
どといった方法は、悪影響を与えるピンの排除には不十
分であった。Ｉ／Ｏソース／ドレイン上のシリサイド層
に関連する問題の排除のために「シリサイドブロック」
層を用いるとプロセスに関する費用が増大する。
【０００７】したがって、ＥＳＤ放電の間に接合がなだ
れを起こすことを防止することにより、ジオメトリの小
さなデバイスに対してＥＳＤ保護を提供することが望ま
しい。実際に発生したときにはＥＳＤ電流にシンクまた
はソースを設けることがまた望ましい。バラストを設け
てなだれおよびスナップバックから生じる損失を最小と
し、パッドからＶｓｓへ放電することによりパッド電圧
を制限することが望ましい。最後に、十分に強固な部分
に対しては、ＨＢＭおよびＣＤＭ両方に対するテスト条
件を提供することが望ましいであろう。
れを起こすことを防止することにより、ジオメトリの小
さなデバイスに対してＥＳＤ保護を提供することが望ま
しい。実際に発生したときにはＥＳＤ電流にシンクまた
はソースを設けることがまた望ましい。バラストを設け
てなだれおよびスナップバックから生じる損失を最小と
し、パッドからＶｓｓへ放電することによりパッド電圧
を制限することが望ましい。最後に、十分に強固な部分
に対しては、ＨＢＭおよびＣＤＭ両方に対するテスト条
件を提供することが望ましいであろう。
【０００８】
【発明の概要】集積回路（ＩＣ）のパッドに対するＥＳ
Ｄ保護回路が開示される。ＥＳＤ保護回路は、コンタク
トパッドの１つと基板接地との間に結合された第１の強
固なＮ＋ダイオードと、コンタクトパッドと第１のＶｄ
ｄとの間に結合された第１のＰ＋ダイオードと、第１の
Ｖｓｓとコンタクトパッドとに結合された第１のＮＦＥ
Ｔと、第１のＮＦＥＴのドレイン端子とコンタクトパッ
ドとの間に結合された、分布され、集積された第１のＮ
−ウェル抵抗器と、第１のＶｄｄとコンタクトパッドと
に結合されたＰＦＥＴと、コンタクトパッドとレシーバ
ＮＦＥＴとの間に結合された抵抗器と、レシーバＶｓｓ
とレシーバＮＦＥＴのゲートとの間に局部的に結合され
た入力保護のための第２の強固なＮ＋ダイオードと、レ
シーバＶｄｄとレシーバＮＦＥＴのゲートとの間に局部
的に結合された第２のＰ＋ダイオードと、コンタクトパ
ッドの電圧を予め定められた電流レベルの接合の予め定
められた降伏電圧よりも低くクランプするための、第１
のＶｄｄと第１のＶｓｓとの間の、ＩＣのＩ／Ｏ電源リ
ングの周りに分布されているクランプと、接地バウンス
保護のために予め定められた高速の立上がり時間を有
し、クランプと並列に結合されたキャパシタとを含む。
Ｄ保護回路が開示される。ＥＳＤ保護回路は、コンタク
トパッドの１つと基板接地との間に結合された第１の強
固なＮ＋ダイオードと、コンタクトパッドと第１のＶｄ
ｄとの間に結合された第１のＰ＋ダイオードと、第１の
Ｖｓｓとコンタクトパッドとに結合された第１のＮＦＥ
Ｔと、第１のＮＦＥＴのドレイン端子とコンタクトパッ
ドとの間に結合された、分布され、集積された第１のＮ
−ウェル抵抗器と、第１のＶｄｄとコンタクトパッドと
に結合されたＰＦＥＴと、コンタクトパッドとレシーバ
ＮＦＥＴとの間に結合された抵抗器と、レシーバＶｓｓ
とレシーバＮＦＥＴのゲートとの間に局部的に結合され
た入力保護のための第２の強固なＮ＋ダイオードと、レ
シーバＶｄｄとレシーバＮＦＥＴのゲートとの間に局部
的に結合された第２のＰ＋ダイオードと、コンタクトパ
ッドの電圧を予め定められた電流レベルの接合の予め定
められた降伏電圧よりも低くクランプするための、第１
のＶｄｄと第１のＶｓｓとの間の、ＩＣのＩ／Ｏ電源リ
ングの周りに分布されているクランプと、接地バウンス
保護のために予め定められた高速の立上がり時間を有
し、クランプと並列に結合されたキャパシタとを含む。
【０００９】この発明のさらなる目的、特徴および利点
は、以下の説明により明らかになるであろう。
は、以下の説明により明らかになるであろう。
【００１０】
【詳細な説明】集積回路（「ＩＣ」）のパッドのための
ＥＳＤ保護デバイスが開示される。以下の説明はたとえ
ばＮ−またはＰ−タイプといったあるタイプの半導体材
料に言及するが、当業者はその他のタイプの等価材料を
用いて、意図する同じ目的を容易に達し得ることを理解
するであろう。
ＥＳＤ保護デバイスが開示される。以下の説明はたとえ
ばＮ−またはＰ−タイプといったあるタイプの半導体材
料に言及するが、当業者はその他のタイプの等価材料を
用いて、意図する同じ目的を容易に達し得ることを理解
するであろう。
【００１１】図３を参照すれば、この発明に従うＥＳＤ
保護回路を伴うパッドの概略図が示される。Ｎ＋／基板
ダイオード１が、パッドが接続されている基板接地とノ
ードＡとの間に接続される。一般的に抵抗率の低いＰ＋
／Ｎ−ウェルダイオード２がノードＡとＩ／Ｏ Ｖｄｄ
との間に接続される。ノードＡにまた接続されているの
はＰＦＥＴ２１のソース端子である。分布され、集積さ
れたＮ−ウェル抵抗器４がノードＡとＮＦＥＴ２２のド
レイン端子との間に接続される。ＮＦＥＴ２２のソース
端子はＩ／Ｏ Ｖｓｓに接続される。抵抗器５はノード
ＡとノードＢとの間に接続される。入力保護目的のため
の抵抗器５がまたウェル抵抗器であってもよい。ダイオ
ード６はノードＢとレシーバＶｓｓとの間に局部的に接
続され、この場合ダイオード６は強固なＮ＋／Ｐダイオ
ードである。ダイオード８はノードＢとレシーバＶｄｄ
との間に局部的に接続され、この場合ダイオード８はＰ
＋／Ｎ−ウェルダイオードである。
保護回路を伴うパッドの概略図が示される。Ｎ＋／基板
ダイオード１が、パッドが接続されている基板接地とノ
ードＡとの間に接続される。一般的に抵抗率の低いＰ＋
／Ｎ−ウェルダイオード２がノードＡとＩ／Ｏ Ｖｄｄ
との間に接続される。ノードＡにまた接続されているの
はＰＦＥＴ２１のソース端子である。分布され、集積さ
れたＮ−ウェル抵抗器４がノードＡとＮＦＥＴ２２のド
レイン端子との間に接続される。ＮＦＥＴ２２のソース
端子はＩ／Ｏ Ｖｓｓに接続される。抵抗器５はノード
ＡとノードＢとの間に接続される。入力保護目的のため
の抵抗器５がまたウェル抵抗器であってもよい。ダイオ
ード６はノードＢとレシーバＶｓｓとの間に局部的に接
続され、この場合ダイオード６は強固なＮ＋／Ｐダイオ
ードである。ダイオード８はノードＢとレシーバＶｄｄ
との間に局部的に接続され、この場合ダイオード８はＰ
＋／Ｎ−ウェルダイオードである。
【００１２】ＮＦＥＴ２２およびＰＦＥＴ２１は出力ド
ライバトランジスタであり、ダイオード６および８は入
力トランジスタ２４のための第２の局部クランプであ
る。
ライバトランジスタであり、ダイオード６および８は入
力トランジスタ２４のための第２の局部クランプであ
る。
【００１３】当業者は、現在述べられているのは２つの
電源、すなわちＩ／Ｏ Ｖｄｄ／Ｖｓｓおよびレシーバ
Ｖｄｄ／Ｖｓｓであるが、別個のＶｄｄ／Ｖｓｓが接地
バウンスによる雑音の低減のために働くことを認識する
であろう。レシーバＶｄｄ／ＶｓｓはＩ／Ｏ Ｖｄｄ／
Ｖｓｓと外部で接続されることがまた認識されるであろ
う。チップに対してはレシーバＶｄｄ／Ｖｓｓは必要で
なく、単一のＩ／ＯＶｄｄ／Ｖｓｓで十分な場合もあ
る。
電源、すなわちＩ／Ｏ Ｖｄｄ／Ｖｓｓおよびレシーバ
Ｖｄｄ／Ｖｓｓであるが、別個のＶｄｄ／Ｖｓｓが接地
バウンスによる雑音の低減のために働くことを認識する
であろう。レシーバＶｄｄ／ＶｓｓはＩ／Ｏ Ｖｄｄ／
Ｖｓｓと外部で接続されることがまた認識されるであろ
う。チップに対してはレシーバＶｄｄ／Ｖｓｓは必要で
なく、単一のＩ／ＯＶｄｄ／Ｖｓｓで十分な場合もあ
る。
【００１４】あるＩＣに対しては、いかなるパッドのＥ
ＳＤ保護にも必要なものは、回路全体が大きく、ただ１
つの電源で動作すると仮定すれば、デバイスのいくつか
のパッドで突然発生する高電流密度をシンクするのに十
分大きないくつかのダイオードである。しかしながら、
ＩＣをＥＳＤ破壊に対しさらに保護するために、図４
は、図３に述べられた回路と関連づけて実現されてもよ
い付加的な回路を示す。
ＳＤ保護にも必要なものは、回路全体が大きく、ただ１
つの電源で動作すると仮定すれば、デバイスのいくつか
のパッドで突然発生する高電流密度をシンクするのに十
分大きないくつかのダイオードである。しかしながら、
ＩＣをＥＳＤ破壊に対しさらに保護するために、図４
は、図３に述べられた回路と関連づけて実現されてもよ
い付加的な回路を示す。
【００１５】図４を参照すれば、過渡クランプ７がＩ／
Ｏ Ｖｄｄと基板接地との間に接続され、クランプ７は
当業者には理解されるように大型電界効果トランジスタ
（ＦＥＴ）であってもよい。比較的高速のキャパシタ９
がＩ／Ｏ Ｖｄｄと基板接地との間に接続される。ＣＤ
Ｍテストは、典型的には１０ｐＦのオーダのチップの基
板−接地プレートのキャパシタンスの比較的低いものを
含むため、オンチップのキャパシタ９を用いてＣＤＭの
過渡の間にＶｄｄ／基板ノードを通して表われる電圧の
減衰を助けることが実際的かもしれない。
Ｏ Ｖｄｄと基板接地との間に接続され、クランプ７は
当業者には理解されるように大型電界効果トランジスタ
（ＦＥＴ）であってもよい。比較的高速のキャパシタ９
がＩ／Ｏ Ｖｄｄと基板接地との間に接続される。ＣＤ
Ｍテストは、典型的には１０ｐＦのオーダのチップの基
板−接地プレートのキャパシタンスの比較的低いものを
含むため、オンチップのキャパシタ９を用いてＣＤＭの
過渡の間にＶｄｄ／基板ノードを通して表われる電圧の
減衰を助けることが実際的かもしれない。
【００１６】現在は、ＣＤＭパルスに対し４００ｐＳ程
度のＣＤＭパルス立上がり時間を経験することができる
高速キャパシタを有することが望ましいであろう。ＨＢ
Ｍモデルは約１００ｐＦのキャパシタンスを用いるが、
このキャパシタが効果的な減衰をもたらすには高すぎる
かもしれない。キャパシタ９はまた、ＲＣ時定数がわず
か１００ｐＳであるような小さな寄生直列抵抗を有する
ように設計されてもよい。
度のＣＤＭパルス立上がり時間を経験することができる
高速キャパシタを有することが望ましいであろう。ＨＢ
Ｍモデルは約１００ｐＦのキャパシタンスを用いるが、
このキャパシタが効果的な減衰をもたらすには高すぎる
かもしれない。キャパシタ９はまた、ＲＣ時定数がわず
か１００ｐＳであるような小さな寄生直列抵抗を有する
ように設計されてもよい。
【００１７】図５および６を参照すれば、強固なＮ＋／
基板ダイオードの例示のレイアウト図およびその断面図
がそれぞれ示される。順方向バイアス方向におけるダイ
オードの電流処理能力、および逆のまたはなだれモード
における弱点のため、Ｎ＋／基板ダイオード１（図３）
を強固にして、なだれによる破壊を回避し、その順方向
バイアス接合を利用し、パッドからＥＳＤ電流を導き、
Ｐ＋／Ｎ−ウェルダイオード接合がなだれモードになる
のを防止してもよい。Ｎ＋／基板ダイオードの周囲を取
り囲むウェルを有することにより、ダイオードを「強
固」にすることができる。ウェルは、パッドに印加され
る比較的低い正の電圧で、エッジにおいて接合が降伏す
るのを防止するように働く。当業者は理解するであろう
が、ウェルがなければ接合エッジは約１７ボルトで降伏
する傾向があり、ウェルがあれば接合エッジが４０ボル
ト以上まではなだれを起こさないようにすることが可能
であろう。結果として、ＥＳＤ放電が大きくない間は、
パッド電圧は接合エッジのなだれ点に到達する可能性は
低いであろう。
基板ダイオードの例示のレイアウト図およびその断面図
がそれぞれ示される。順方向バイアス方向におけるダイ
オードの電流処理能力、および逆のまたはなだれモード
における弱点のため、Ｎ＋／基板ダイオード１（図３）
を強固にして、なだれによる破壊を回避し、その順方向
バイアス接合を利用し、パッドからＥＳＤ電流を導き、
Ｐ＋／Ｎ−ウェルダイオード接合がなだれモードになる
のを防止してもよい。Ｎ＋／基板ダイオードの周囲を取
り囲むウェルを有することにより、ダイオードを「強
固」にすることができる。ウェルは、パッドに印加され
る比較的低い正の電圧で、エッジにおいて接合が降伏す
るのを防止するように働く。当業者は理解するであろう
が、ウェルがなければ接合エッジは約１７ボルトで降伏
する傾向があり、ウェルがあれば接合エッジが４０ボル
ト以上まではなだれを起こさないようにすることが可能
であろう。結果として、ＥＳＤ放電が大きくない間は、
パッド電圧は接合エッジのなだれ点に到達する可能性は
低いであろう。
【００１８】パッドに接続されたダイオード１のＮ＋／
基板の周囲をウェルで取り囲むことによりなだれを防止
することが可能であるが、その動作に逆の影響を与える
ためＮＦＥＴドライバ２２（図３）のドレイン端子は典
型的にゲート側で包囲されることは不可能である。結果
として、分布され、集積されたウェル抵抗器４が実現さ
れ、少なくともＮＦＥＴドライバ２２の保護されていな
いダイオードエッジに流れ込む可能性のある電流を制限
する。ＥＳＤ電流スパイクを効果的にバッファするよう
に分布されるＮ−ウェル抵抗器４は、スナップバックモ
ードの間ＮＦＥＴドライバ２２に流れ込む電流のバラス
トとして作用することが可能である。Ｎ−ウェル抵抗器
４がなければ、ＮＦＥＴドライバ２２がスナップバック
モードにある間、高電流が局部化された領域に流れ込む
可能性があるだろう。局部電流の流れにより最終的に２
次降伏およびショートが回路に対して生じるだろう。分
布され、集積されたウェル抵抗器は、ＮＦＥＴドライバ
を通る電流の流れを低減し、ＥＳＤイベントの間は電流
をより均一的に流れさせるように作用する。図１０のレ
イアウト図は、分布され、集積されたＮ−ウェル抵抗器
を伴うＮＦＥＴドライバを達成する１つの方法を示し、
図１１の断面図は分布され、集積されたＮ−ウェル抵抗
器がいかにして形成されるかを示す。
基板の周囲をウェルで取り囲むことによりなだれを防止
することが可能であるが、その動作に逆の影響を与える
ためＮＦＥＴドライバ２２（図３）のドレイン端子は典
型的にゲート側で包囲されることは不可能である。結果
として、分布され、集積されたウェル抵抗器４が実現さ
れ、少なくともＮＦＥＴドライバ２２の保護されていな
いダイオードエッジに流れ込む可能性のある電流を制限
する。ＥＳＤ電流スパイクを効果的にバッファするよう
に分布されるＮ−ウェル抵抗器４は、スナップバックモ
ードの間ＮＦＥＴドライバ２２に流れ込む電流のバラス
トとして作用することが可能である。Ｎ−ウェル抵抗器
４がなければ、ＮＦＥＴドライバ２２がスナップバック
モードにある間、高電流が局部化された領域に流れ込む
可能性があるだろう。局部電流の流れにより最終的に２
次降伏およびショートが回路に対して生じるだろう。分
布され、集積されたウェル抵抗器は、ＮＦＥＴドライバ
を通る電流の流れを低減し、ＥＳＤイベントの間は電流
をより均一的に流れさせるように作用する。図１０のレ
イアウト図は、分布され、集積されたＮ−ウェル抵抗器
を伴うＮＦＥＴドライバを達成する１つの方法を示し、
図１１の断面図は分布され、集積されたＮ−ウェル抵抗
器がいかにして形成されるかを示す。
【００１９】図６を参照されたい。基板３０は典型的な
「Ｐ−」半導体材料から作られる。Ｎ＋領域３１はＰ−
基板３０の上に形成される。Ｎ＋領域３１は、フィール
ド酸化膜３５、３６によりＰ＋領域３４、３７から空間
を設けられる。Ｎ＋３１およびＰ＋３７領域に与えられ
るシリサイド層３８は、より高いシートコンダクタンス
をもたらす。コンタクト３９−４２はシリサイド層３８
の上に形成され、強固なダイオードに対するカソードお
よびアノード端子を提供する。Ｎ−ウェル領域３２、３
３はＮ＋層３１の周囲およびフィールド酸化膜３５、３
６に接合する領域を取り囲むように形成される。結果と
して、ＥＳＤの間に最もなだれを受けやすい領域はこの
ようにして「強固にされる」。残りの平坦なＮ＋／基板
接合は抵抗率の低いダイオードをもたらし、順方向バイ
アスされたときＥＳＤ電流を基板へショートさせる。Ｐ
＋ＥＰＩ基板の上のＰ−が使用されるときにはこれは特
に効果的であり、順方向バイアスされた強固なダイオー
ドからの電流が直接接地されたＰ＋基板へ流れることを
可能とする。
「Ｐ−」半導体材料から作られる。Ｎ＋領域３１はＰ−
基板３０の上に形成される。Ｎ＋領域３１は、フィール
ド酸化膜３５、３６によりＰ＋領域３４、３７から空間
を設けられる。Ｎ＋３１およびＰ＋３７領域に与えられ
るシリサイド層３８は、より高いシートコンダクタンス
をもたらす。コンタクト３９−４２はシリサイド層３８
の上に形成され、強固なダイオードに対するカソードお
よびアノード端子を提供する。Ｎ−ウェル領域３２、３
３はＮ＋層３１の周囲およびフィールド酸化膜３５、３
６に接合する領域を取り囲むように形成される。結果と
して、ＥＳＤの間に最もなだれを受けやすい領域はこの
ようにして「強固にされる」。残りの平坦なＮ＋／基板
接合は抵抗率の低いダイオードをもたらし、順方向バイ
アスされたときＥＳＤ電流を基板へショートさせる。Ｐ
＋ＥＰＩ基板の上のＰ−が使用されるときにはこれは特
に効果的であり、順方向バイアスされた強固なダイオー
ドからの電流が直接接地されたＰ＋基板へ流れることを
可能とする。
【００２０】現在、シリサイド層３８の最上部とＮ−ウ
ェル３２、３３の最下部との間の距離は約２ｕｍであ
る。シリサイド層３８の最上部とＮ＋層３１の最下部と
の間の厚みは約０．２ｕｍである。しかしながら、当業
者は要求される構造に従い独自の仕様を決定せねばなら
ない。
ェル３２、３３の最下部との間の距離は約２ｕｍであ
る。シリサイド層３８の最上部とＮ＋層３１の最下部と
の間の厚みは約０．２ｕｍである。しかしながら、当業
者は要求される構造に従い独自の仕様を決定せねばなら
ない。
【００２１】図７に示されるように、下に行なうフィー
ルド注入方法を用いてＰ＋／Ｎ−ウェルダイオード
（２、図３）をまた強固にしてもよいことが注目され
る。Ｐ＋拡散領域のエッジの周りにフィールド注入を行
なうことにより、フィールド酸化膜界面でのＰ＋／Ｎ−
ウェル降伏電圧は増大するだろう。このダイオードにお
けるＰ＋からＮ＋への空間を増大して、Ｐ−タイプフィ
ールド注入とＮ＋領域との間の低電圧降伏を回避せねば
ならない。強固なＰ＋ダイオードの例示のレイアウト図
は図８に示される。フィールド注入はＰ＋領域のエッジ
を取り囲むが、Ｎ＋領域には届かないことに注目された
い。
ルド注入方法を用いてＰ＋／Ｎ−ウェルダイオード
（２、図３）をまた強固にしてもよいことが注目され
る。Ｐ＋拡散領域のエッジの周りにフィールド注入を行
なうことにより、フィールド酸化膜界面でのＰ＋／Ｎ−
ウェル降伏電圧は増大するだろう。このダイオードにお
けるＰ＋からＮ＋への空間を増大して、Ｐ−タイプフィ
ールド注入とＮ＋領域との間の低電圧降伏を回避せねば
ならない。強固なＰ＋ダイオードの例示のレイアウト図
は図８に示される。フィールド注入はＰ＋領域のエッジ
を取り囲むが、Ｎ＋領域には届かないことに注目された
い。
【００２２】図９を参照すれば、クランプ（７、図４）
の概略図がさらに示される。「ＢＩＧＦＥＴ」４１は、
Ｉ／Ｏ Ｖｄｄに接続される集積され、分布されたＮ−
ウェルドレイン抵抗器４５とともに実現されるＮＦＥＴ
である。出力がＢＩＧＦＥＴ４１のゲートに印加される
インバータ４２はレベルセンサとして作用する。ゲート
−酸化膜キャパシタ４３は、ノードＣと基板接地との間
に接続される。ＰＦＥＴ４４の一方の端子はノードＣに
接続され、他方の端子はＩ／Ｏ Ｖｄｄに接続される。
ＰＦＥＴ４４のゲートは基板接地に接続される。Ｖｄｄ
キャパシタ４６は、Ｉ／Ｏ Ｖｄｄと基板接地との間に
接続される。このキャパシタは、非常に急な、高電流電
圧スパイクを含むＣＤＭテストの間にさらなる保護をも
たらしてもよい。
の概略図がさらに示される。「ＢＩＧＦＥＴ」４１は、
Ｉ／Ｏ Ｖｄｄに接続される集積され、分布されたＮ−
ウェルドレイン抵抗器４５とともに実現されるＮＦＥＴ
である。出力がＢＩＧＦＥＴ４１のゲートに印加される
インバータ４２はレベルセンサとして作用する。ゲート
−酸化膜キャパシタ４３は、ノードＣと基板接地との間
に接続される。ＰＦＥＴ４４の一方の端子はノードＣに
接続され、他方の端子はＩ／Ｏ Ｖｄｄに接続される。
ＰＦＥＴ４４のゲートは基板接地に接続される。Ｖｄｄ
キャパシタ４６は、Ｉ／Ｏ Ｖｄｄと基板接地との間に
接続される。このキャパシタは、非常に急な、高電流電
圧スパイクを含むＣＤＭテストの間にさらなる保護をも
たらしてもよい。
【００２３】大きな過渡クランプとしての「ＢＩＧＦＥ
Ｔ」４１は、ＩＣのＨＢＭ性能をより大きく向上させる
ように作用する。現在、ＢＩＧＦＥＴ４１のサイズは、
幅８００ｕｍ長さ０．８ｕｍで実現され、最小１０個の
ＢＩＧＦＥＴがＩ／Ｏ電力リングの周りに分布される。
ＣＤＭテストの間ＢＩＧＦＥＴ４１を保護するために、
分布され、集積されたドレイン抵抗器４５がＢＩＧＦＥ
Ｔ４１に加えられてもよい。
Ｔ」４１は、ＩＣのＨＢＭ性能をより大きく向上させる
ように作用する。現在、ＢＩＧＦＥＴ４１のサイズは、
幅８００ｕｍ長さ０．８ｕｍで実現され、最小１０個の
ＢＩＧＦＥＴがＩ／Ｏ電力リングの周りに分布される。
ＣＤＭテストの間ＢＩＧＦＥＴ４１を保護するために、
分布され、集積されたドレイン抵抗器４５がＢＩＧＦＥ
Ｔ４１に加えられてもよい。
【００２４】ＢＩＧＦＥＴ４１は、ＥＳＤ状況すなわち
高電流過渡現象の間に必要とされる仕様に従い、当業者
により製造され得ることに注目せねばならない。たとえ
ば、ＢＩＧＦＥＴ４１は、ＥＳＤ電圧が約２．５Ｋ−ボ
ルトであり、ドレイン電圧が６ボルトよりも大きくない
ときに約１．７Ａｍｐの電流に耐えることができなけれ
ばならない。
高電流過渡現象の間に必要とされる仕様に従い、当業者
により製造され得ることに注目せねばならない。たとえ
ば、ＢＩＧＦＥＴ４１は、ＥＳＤ電圧が約２．５Ｋ−ボ
ルトであり、ドレイン電圧が６ボルトよりも大きくない
ときに約１．７Ａｍｐの電流に耐えることができなけれ
ばならない。
【００２５】図１０はＢＩＧＦＥＴのレイアウト図を例
示し、図１１はこの発明に従うＥＳＤ保護回路における
ドレイン抵抗器を伴い現在実現されるＢＩＧＦＥＴの断
面図を例示する。このレイアウトおよび断面図はまた、
この発明に従い実現される出力ＮＦＥＴを例示する。基
板５０は、Ｐ- またはＰ- オンＰ+ エピタキシャル半導
体材料からなる。シートコンダクタンス改良のため、シ
リサイド層５９がデバイスの拡散領域に与えられる。ソ
ース５２、５３、ゲート端子６３、６４およびドレイン
５６、５８は並列するＮＦＥＴを形成する。ソース領域
５２、５３はＮ＋材料から形成され、ドレイン５６およ
び５８ならびにドレインコンタクト領域５７はまたＮ＋
材料から形成される。コンタクト６０、６２は接地また
はＶｓｓに対するものであり、ドレインコンタクト６１
は、Ｖｄｄ（ＢＩＧＦＥＴの場合）またはパッド接続
（ＮＦＥＴ出力ドライバの場合）に対するものであるこ
とに注目されたい。ウェル５１は基板Ｐ−内のドレイン
コンタクト領域５７の下でＮ−タイプ材料から形成され
る。図１１に示すとおり、ドレイン抵抗器コンタクト
は、フィールド酸化膜領域５４の下の集積され、分布さ
れたウェル抵抗器を形成するＮ−ウェル５１内に、Ｎ＋
領域５６、５７、および５８から形成される。このよう
にして形成されたドレイン抵抗器は、分布されてＥＳＤ
サージの間のいかなるホットスポットの形成も防止せね
ばならない。
示し、図１１はこの発明に従うＥＳＤ保護回路における
ドレイン抵抗器を伴い現在実現されるＢＩＧＦＥＴの断
面図を例示する。このレイアウトおよび断面図はまた、
この発明に従い実現される出力ＮＦＥＴを例示する。基
板５０は、Ｐ- またはＰ- オンＰ+ エピタキシャル半導
体材料からなる。シートコンダクタンス改良のため、シ
リサイド層５９がデバイスの拡散領域に与えられる。ソ
ース５２、５３、ゲート端子６３、６４およびドレイン
５６、５８は並列するＮＦＥＴを形成する。ソース領域
５２、５３はＮ＋材料から形成され、ドレイン５６およ
び５８ならびにドレインコンタクト領域５７はまたＮ＋
材料から形成される。コンタクト６０、６２は接地また
はＶｓｓに対するものであり、ドレインコンタクト６１
は、Ｖｄｄ（ＢＩＧＦＥＴの場合）またはパッド接続
（ＮＦＥＴ出力ドライバの場合）に対するものであるこ
とに注目されたい。ウェル５１は基板Ｐ−内のドレイン
コンタクト領域５７の下でＮ−タイプ材料から形成され
る。図１１に示すとおり、ドレイン抵抗器コンタクト
は、フィールド酸化膜領域５４の下の集積され、分布さ
れたウェル抵抗器を形成するＮ−ウェル５１内に、Ｎ＋
領域５６、５７、および５８から形成される。このよう
にして形成されたドレイン抵抗器は、分布されてＥＳＤ
サージの間のいかなるホットスポットの形成も防止せね
ばならない。
【００２６】ＢＩＧＦＥＴは現在、簡潔にするために２
つの並列するＮＦＥＴとして示されるが、意図する機能
に対してその他の配置がまた利用可能であることが当業
者には明らかであろう。
つの並列するＮＦＥＴとして示されるが、意図する機能
に対してその他の配置がまた利用可能であることが当業
者には明らかであろう。
【００２７】ＢＩＧＦＥＴが正のＥＳＤパルスのリター
ン経路に与えられる場合のＢＩＧＦＥＴの設計の根本的
理由に関して注意を払わねばならない。ＥＳＤ放電に対
し、ＥＳＤ電流に与えられる電流のリターン経路がなけ
ればならない。ＥＳＤ設計に対し典型的に最も問題であ
る電流の方向は、電流がパッドに流れ込む方向、すなわ
ち正のＨＢＭ放電の間である。
ン経路に与えられる場合のＢＩＧＦＥＴの設計の根本的
理由に関して注意を払わねばならない。ＥＳＤ放電に対
し、ＥＳＤ電流に与えられる電流のリターン経路がなけ
ればならない。ＥＳＤ設計に対し典型的に最も問題であ
る電流の方向は、電流がパッドに流れ込む方向、すなわ
ち正のＨＢＭ放電の間である。
【００２８】図１２を参照すれば、大きなパッドダイオ
ードおよびＶｄｄ−Ｖｓｓ ＢＩＧＦＥＴクランプを用
いたＣＭＯＳチップの典型的な電流リターン経路が示さ
れる。Ｃｓ、ＲｓおよびＳＷ１は、ＨＢＭ放電回路の簡
略化されたものを表わす。Ｄ１はパッドＰ＋／ウェルダ
イオード（および／またはＰＦＥＴ出力ドライバＰ＋／
Ｎ−ウェルドレインダイオード）である。Ｒｄはダイオ
ード等価抵抗プラス電力バス抵抗である。Ｍ１はＢＩＧ
ＦＥＴクランプトランジスタである。ＲｂはＢＩＧＦＥ
Ｔドレイン抵抗器である。Ｍ２はＮＦＥＴ出力ドライバ
である。Ｒｏは出力ドライバドレインウェル抵抗器であ
る。第１に、この設計の目的はこのようにして、Ｖｉｎ
すなわちパッド電圧が、Ｍ２の降伏電圧を超えることを
防止することである。何らかのシリサイド構造の接合領
域に対しては、たとえ直列のドレインウェル抵抗器が設
けられていても、軽い降伏条件に晒されればリークを生
じるだろう。したがって、放電の間は、ＶｉｎはＭ２の
ＢＶｄｓｓよりも低く保たれなければならない。パッド
に流れ込むピーク電流は、Ｉｐｅａｋ＝Ｖｃ／Ｒｓであ
り、この式においてＶｃはＨＢＭキャパシタにおける初
期電圧であり、ＲｓはＨＢＭソース抵抗である。上記の
等式は、Ｖｉｎが放電の間はＶｃよりもはるかに小さい
と仮定する。したがって、全体の設計の目的は、Ｉｐｅ
ａｋの電流に対し、Ｄ１、Ｒｄ、ＲｂおよびＭ１を通る
電圧降下をＭ２のＢＶｄｓｓよりも低く保つことであ
る。
ードおよびＶｄｄ−Ｖｓｓ ＢＩＧＦＥＴクランプを用
いたＣＭＯＳチップの典型的な電流リターン経路が示さ
れる。Ｃｓ、ＲｓおよびＳＷ１は、ＨＢＭ放電回路の簡
略化されたものを表わす。Ｄ１はパッドＰ＋／ウェルダ
イオード（および／またはＰＦＥＴ出力ドライバＰ＋／
Ｎ−ウェルドレインダイオード）である。Ｒｄはダイオ
ード等価抵抗プラス電力バス抵抗である。Ｍ１はＢＩＧ
ＦＥＴクランプトランジスタである。ＲｂはＢＩＧＦＥ
Ｔドレイン抵抗器である。Ｍ２はＮＦＥＴ出力ドライバ
である。Ｒｏは出力ドライバドレインウェル抵抗器であ
る。第１に、この設計の目的はこのようにして、Ｖｉｎ
すなわちパッド電圧が、Ｍ２の降伏電圧を超えることを
防止することである。何らかのシリサイド構造の接合領
域に対しては、たとえ直列のドレインウェル抵抗器が設
けられていても、軽い降伏条件に晒されればリークを生
じるだろう。したがって、放電の間は、ＶｉｎはＭ２の
ＢＶｄｓｓよりも低く保たれなければならない。パッド
に流れ込むピーク電流は、Ｉｐｅａｋ＝Ｖｃ／Ｒｓであ
り、この式においてＶｃはＨＢＭキャパシタにおける初
期電圧であり、ＲｓはＨＢＭソース抵抗である。上記の
等式は、Ｖｉｎが放電の間はＶｃよりもはるかに小さい
と仮定する。したがって、全体の設計の目的は、Ｉｐｅ
ａｋの電流に対し、Ｄ１、Ｒｄ、ＲｂおよびＭ１を通る
電圧降下をＭ２のＢＶｄｓｓよりも低く保つことであ
る。
【００２９】典型的には、ダイオード接合を通る電圧降
下は０．７５Ｖであり、ダイオード直列抵抗は約２ｏｈ
ｍであり、バス抵抗は約１ｏｈｍである。設計で可変の
ものは、組み込みドレインウェル抵抗器、Ｒｂを含むＢ
ＩＧＦＥＴの幅である。Ｍｉの幅は、当業者には認識さ
れるであろうが、ＳＰＩＣＥといった回路シミュレータ
を用いて確立されてもよい。
下は０．７５Ｖであり、ダイオード直列抵抗は約２ｏｈ
ｍであり、バス抵抗は約１ｏｈｍである。設計で可変の
ものは、組み込みドレインウェル抵抗器、Ｒｂを含むＢ
ＩＧＦＥＴの幅である。Ｍｉの幅は、当業者には認識さ
れるであろうが、ＳＰＩＣＥといった回路シミュレータ
を用いて確立されてもよい。
【００３０】図１３は、異なる温度でのウェル抵抗器の
ＩＶ特性を示す。データの点は、２５℃に等しい温度で
測定されたデータを数パーセント内まで再発生したＳＰ
ＩＣＥ ＪＦＥＴモデルにより生成されたデータに対応
する。Ｎ−ウェル抵抗器の飽和特性は、速度飽和を原因
とするかもしれない。この特性は、ＥＳＤ電流サージに
晒されたＮＦＥＴのドレインと直列して設けられたとき
電流制限をもたらすため、理想的である。飽和電圧は抵
抗器の長さにより決定されてもよく、約５Ｖに設定され
た。このようにして、通常の５Ｖの出力ドライバ動作の
間は、適切に設計された、集積され、分布されたＮ−ウ
ェル抵抗器は大きくドライブを低減することはないだろ
うが、ＥＳＤにより誘起されるなだれに対しては、電流
の流れは制限されるだろう。
ＩＶ特性を示す。データの点は、２５℃に等しい温度で
測定されたデータを数パーセント内まで再発生したＳＰ
ＩＣＥ ＪＦＥＴモデルにより生成されたデータに対応
する。Ｎ−ウェル抵抗器の飽和特性は、速度飽和を原因
とするかもしれない。この特性は、ＥＳＤ電流サージに
晒されたＮＦＥＴのドレインと直列して設けられたとき
電流制限をもたらすため、理想的である。飽和電圧は抵
抗器の長さにより決定されてもよく、約５Ｖに設定され
た。このようにして、通常の５Ｖの出力ドライバ動作の
間は、適切に設計された、集積され、分布されたＮ−ウ
ェル抵抗器は大きくドライブを低減することはないだろ
うが、ＥＳＤにより誘起されるなだれに対しては、電流
の流れは制限されるだろう。
【００３１】図１４は、ウェルドレイン抵抗器を用いた
場合または用いない場合のＢＩＧＦＥＴのＩＶ特性（＠
Ｖｇｓ＝Ｖｄｓ）を示す。曲線からわかるように、６ボ
ルト以下の電圧の値に対しては、ウェル抵抗器は電流を
わずか数パーセント低減する。したがって、ＢＩＧＦＥ
ＴがＶｄｄを約６ボルトに制限することを要求するＨＢ
Ｍ性能へウェル抵抗器の効果は取るに足りない。約１０
ボルトでは、ウェル抵抗器の飽和特性が加わり、ＢＩＧ
ＦＥＴのドレイン電流は約１ｍＡ／ｕｍで飽和する。抵
抗器がなければ、電流は上昇し続けるのが観測される。
場合または用いない場合のＢＩＧＦＥＴのＩＶ特性（＠
Ｖｇｓ＝Ｖｄｓ）を示す。曲線からわかるように、６ボ
ルト以下の電圧の値に対しては、ウェル抵抗器は電流を
わずか数パーセント低減する。したがって、ＢＩＧＦＥ
ＴがＶｄｄを約６ボルトに制限することを要求するＨＢ
Ｍ性能へウェル抵抗器の効果は取るに足りない。約１０
ボルトでは、ウェル抵抗器の飽和特性が加わり、ＢＩＧ
ＦＥＴのドレイン電流は約１ｍＡ／ｕｍで飽和する。抵
抗器がなければ、電流は上昇し続けるのが観測される。
【００３２】図１５は、図３のデバイスのシミュレーシ
ョンにおいて表われる様々な電圧レベルを示す。集積さ
れ分布されたＮ−ウェル／ＮＦＥＴ抵抗器を用いれば、
Ｖｄｓは、スナップバックが発生する、１２ボルトより
もはるかに低い７．５ボルトに制限される。したがっ
て、ＮＦＥＴドライバ２２は、パッドに２０ボルトが表
われてもスナップバックモードになる可能性は薄いよう
に思われる。ウェル抵抗器での最大電圧は、パッドの電
圧２０ボルトで約１３ボルトである。ウェル抵抗器は約
１６ボルトでなだれ現象を生じると観測されている。し
たがって、Ｖｄｄで２０ボルトという極端な電圧であっ
ても、ＢＩＧＦＥＴまたはその集積され分布されたＮ−
ウェル抵抗器においてなだれを生じさせるには不十分で
ある。結果として、ＢＩＧＦＥＴに、集積され分布され
たＮ−ウェル抵抗器を加えることにより、ＨＢＭ性能に
生じる劣化は取るに足りないものであり、一方ＢＩＧＦ
ＥＴのなだれは防止され、ＣＤＭイベントの間のＢＩＧ
ＦＥＴの電流および電圧は制限される。
ョンにおいて表われる様々な電圧レベルを示す。集積さ
れ分布されたＮ−ウェル／ＮＦＥＴ抵抗器を用いれば、
Ｖｄｓは、スナップバックが発生する、１２ボルトより
もはるかに低い７．５ボルトに制限される。したがっ
て、ＮＦＥＴドライバ２２は、パッドに２０ボルトが表
われてもスナップバックモードになる可能性は薄いよう
に思われる。ウェル抵抗器での最大電圧は、パッドの電
圧２０ボルトで約１３ボルトである。ウェル抵抗器は約
１６ボルトでなだれ現象を生じると観測されている。し
たがって、Ｖｄｄで２０ボルトという極端な電圧であっ
ても、ＢＩＧＦＥＴまたはその集積され分布されたＮ−
ウェル抵抗器においてなだれを生じさせるには不十分で
ある。結果として、ＢＩＧＦＥＴに、集積され分布され
たＮ−ウェル抵抗器を加えることにより、ＨＢＭ性能に
生じる劣化は取るに足りないものであり、一方ＢＩＧＦ
ＥＴのなだれは防止され、ＣＤＭイベントの間のＢＩＧ
ＦＥＴの電流および電圧は制限される。
【図１】典型的なシリサイド拡散の断面図である。
【図２】Ｎ＋領域の周囲で発生するシリサイドの凸凹を
示す図である。
示す図である。
【図３】ＥＳＤ保護デバイスを有するパッドの概略図で
ある。
ある。
【図４】ＥＳＤ保護デバイスを有するパッドの概略図で
ある。
ある。
【図５】強固なＮ＋ダイオードの典型的なレイアウト図
である。
である。
【図６】強固なＮ＋ダイオードの断面図である。
【図７】強固なＰ＋ダイオードの断面図である。
【図８】強固なＰ＋ダイオードの典型的なレイアウト図
である。
である。
【図９】この発明に組み入れられるＶｄｄ−Ｖｓｓクラ
ンプの概略図である。
ンプの概略図である。
【図１０】ＢＩＧＦＥＴの典型的なレイアウト図であ
る。
る。
【図１１】この発明に従うＥＳＤ保護回路における分布
され、集積されたＮ−ウェルドレイン抵抗器を伴い現在
実現される、ＢＩＧＦＥＴ Ｖｄｄ−Ｖｓｓの断面図で
ある。
され、集積されたＮ−ウェルドレイン抵抗器を伴い現在
実現される、ＢＩＧＦＥＴ Ｖｄｄ−Ｖｓｓの断面図で
ある。
【図１２】ＨＢＭモデルおよび入力回路の概略図であ
る。
る。
【図１３】異なる温度でのウェル抵抗器のＩＶ特性を示
す図である。
す図である。
【図１４】分布され、集積されたＮ−ウェルドレイン抵
抗器を用いた場合および用いない場合のＢＩＧＦＥＴの
Ｖｇｓ＝Ｖｄｓを有するＩＶ特性を示す図である。
抗器を用いた場合および用いない場合のＢＩＧＦＥＴの
Ｖｇｓ＝Ｖｄｓを有するＩＶ特性を示す図である。
【図１５】図１３でシミュレートされたデバイスに表わ
れる様々な電圧レベルを示す図である。
れる様々な電圧レベルを示す図である。
１ Ｎ＋ダイオード ２ Ｐ＋／Ｎ−ウェルダイオード ４ Ｎ−ウェル抵抗器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジブ・グプタ アメリカ合衆国、92621 カリフォルニア 州、ブレア、ムアパーク・ドライブ、1776 (72)発明者 アディソン・ブルーク・ジョーンズ アメリカ合衆国、92686 カリフォルニア 州、ヨルバ・リンダ、スウィートウォータ ー・プレイス、5742
Claims (20)
- 【請求項１】 複数のコンタクトパッドを有するシリサ
イドで被覆されたＮ＋およびＰ＋領域を採用する集積回
路（「ＩＣ」）のための静電破壊（ＥＳＤ）保護回路で
あって、前記ＩＣは第１のＶｄｄと第１のＶｓｓと基板
接地とに結合され、 カソードが第１のノードを形成するコンタクトパッドの
うち１つに結合され、アノードが前記基板接地に結合さ
れた第１のＮ＋ダイオードを含み、前記第１のダイオー
ドは、 Ｐ- タイプおよびＰ- オンＰ+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するＮ＋領域
と、 前記基板の上に堆積され基板接地に接続されたＰ＋領域
と、 前記Ｎ＋領域を前記Ｐ＋領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第１の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記Ｎ＋領域の
周囲を取り囲むＮ−ウェルとを有する、静電破壊保護回
路。 - 【請求項２】 アノードが前記コンタクトパッドに結合
され、カソードが前記第１のＶｄｄに結合されたＰ＋ダ
イオードをさらに含む、請求項１に記載の静電破壊保護
回路。 - 【請求項３】 アノードが前記コンタクトパッドのうち
１つに結合され、カソードが前記第１のＶｄｄに結合さ
れた強固なＰ＋ダイオードをさらに含み、前記強固なＰ
＋ダイオードは、 Ｎ−ウェル内に堆積されダイオードを形成するＰ＋領域
と、 前記Ｎ−ウェル内に堆積されたＮ＋領域と、 Ｐ＋領域を前記Ｎ＋領域から絶縁するように形成された
フィールド酸化膜領域と、 Ｐ＋領域の周囲を囲むように形成されたフィールド注入
とを有する、請求項１に記載の静電破壊保護回路。 - 【請求項４】 ソースが前記第１のＶｓｓに結合された
第１のＮＦＥＴと、 前記第１のＮＦＥＴのドレイン端子と前記コンタクトパ
ッドとの間に結合され、分布され、集積された第１の抵
抗器とをさらに含み、前記抵抗器は前記第１のＮＦＥＴ
のドレインと同じタイプの極性の軽くドープされたウェ
ルにより形成される、請求項１に記載の静電破壊保護回
路。 - 【請求項５】 ドレインが前記第１のＶｄｄに結合され
た第２のＮＦＥＴと、 前記第２のＮＦＥＴのソース端子と前記コンタクトパッ
ドとの間に結合され、分布され、集積された第２のウェ
ル抵抗器とをさらに含み、前記抵抗器は前記第２のＮＦ
ＥＴのソースと同じタイプの極性のウェルにより形成さ
れる、請求項４に記載の静電破壊保護回路。 - 【請求項６】 ソースが前記第１のＶｄｄに結合され、
ドレインが前記コンタクトパッドに結合されたＰＦＥＴ
をさらに含む、請求項４に記載の静電破壊保護回路。 - 【請求項７】 静電破壊保護回路はさらに、 前記コンタクトパッドと第２のノードとの間に結合され
た抵抗器と、 アノードが第２のＶｓｓに局部的に結合され、カソード
が前記第２のノードに局部的に接続された入力保護のた
めの第２のＮ＋ダイオードとを含み、前記第２のＮ＋ダ
イオードは、 Ｐ- タイプおよびＰ- オンＰ+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するＮ＋領域
と、 前記基板の上に堆積され基板接地に接続されたＰ＋領域
と、 前記Ｎ＋領域を前記Ｐ＋領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第１の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記Ｎ＋領域の
周囲を取り囲むＮ−ウェルとを有し、静電破壊保護回路
はさらに、 カソードが第２のＶｄｄに局部的に接続され、アノード
が前記第２のノードに局部的に接続された入力保護のた
めのＰ＋ダイオードを含む、請求項６に記載の静電破壊
保護回路。 - 【請求項８】 複数のコンタクトパッドを有するシリサ
イドで被覆されたＮ＋およびＰ＋領域を採用する集積回
路（「ＩＣ」）のための静電破壊保護回路であって、前
記ＩＣはＶｄｄとＶｓｓと基板接地とに結合され、コン
タクトパッドの１つでの電圧を予め定められた電流レベ
ルの予め定められたｐｎ接合降伏電圧よりも小さくクラ
ンプするためのクランプを含み、前記クランプは前記Ｖ
ｄｄおよびＶｓｓの周りに分布され、前記クランプは、 基板接地に結合されたソース端子および前記Ｖｄｄに結
合されたドレインを有するＮＦＥＴと、 前記ＮＦＥＴのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合された第
１のキャパシタと、 前記インバータの入力に結合されたドレイン、第１のＶ
ｄｄに結合されたソース、および基板接地に結合された
ゲートを有するＰＦＥＴとを含む、静電破壊保護回路。 - 【請求項９】 前記ＮＦＥＴは、ドレイン端子とＶｄｄ
との間に形成され、分布され、集積された抵抗器を通し
て前記Ｖｄｄに結合され、前記抵抗器は前記ＮＦＥＴの
ドレインと同じタイプの極性の軽くドープされたウェル
により形成される、請求項８に記載の静電破壊保護回
路。 - 【請求項１０】 前記ＶｄｄとＶｓｓとの間にクランプ
と並列に結合された第２のキャパシタをさらに含み、前
記第２のキャパシタは接地バウンス保護のために予め定
められた高速の立上がり時間を有する、請求項９に記載
の静電破壊保護回路。 - 【請求項１１】 第２のキャパシタに対する時定数は１
００ピコ秒よりも小さい、請求項１０に記載の静電破壊
保護回路。 - 【請求項１２】 複数のコンタクトパッドを有するシリ
サイドで被覆されたＮ＋およびＰ＋領域を採用する集積
回路（「ＩＣ」）のための静電破壊保護回路であって、
前記ＩＣはＶｄｄとＶｓｓと基板接地とに結合され、 ソースが前記Ｖｓｓに結合された第１のＮＦＥＴと、 前記第１のＮＦＥＴのドレイン端子と前記コンタクトパ
ッドのうち１つとの間に結合され、分布され、集積され
た第１のＮ−ウェル抵抗器とを含む、静電破壊保護回
路。 - 【請求項１３】 ドレインが前記Ｖｄｄに結合された第
２のＮＦＥＴと、 前記第２のＮＦＥＴのソース端子と前記コンタクトパッ
ドのうち１つとの間に結合され、分布され、集積された
第２のＮ−ウェル抵抗器とをさらに含む、請求項１２に
記載の静電破壊保護回路。 - 【請求項１４】 ソースが前記Ｖｄｄに結合され、ドレ
インが前記コンタクトパッドのうち１つに結合されたＰ
ＦＥＴをさらに含む、請求項１２に記載の静電破壊保護
回路。 - 【請求項１５】 コンタクトパッドの１つでの電圧を予
め定められた電流レベルの予め定められたｐｎ接合降伏
電圧よりも小さくクランプするためのクランプをさらに
含み、前記クランプはＩＣのＩ／Ｏ電源リングの周りに
分布され、前記クランプは、 基板接地に結合されたソース端子および第１のＶｄｄに
結合されたドレインを有するＮＦＥＴと、 前記ＮＦＥＴのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合された第
１のキャパシタと、 前記インバータの入力に結合されたドレイン、第１のＶ
ｄｄに結合されたソースおよび基板接地に結合されたゲ
ートを有するＰＦＥＴとを含む、請求項１に記載の静電
破壊保護回路。 - 【請求項１６】 前記ＮＦＥＴは、ドレイン端子と第１
のＶｄｄとの間に形成され、分布され、集積されたＮ−
ウェル抵抗器を通して前記第１のＶｄｄに結合される、
請求項１５に記載の静電破壊保護回路。 - 【請求項１７】 クランプと並列に結合された第２のキ
ャパシタをさらに含み、前記第２のキャパシタはＣＤＭ
保護のために予め定められた高速の立上がり時間を有す
る、請求項１６に記載の静電破壊保護回路。 - 【請求項１８】 第２のキャパシタに対する時定数は１
００ピコ秒よりも小さい、請求項１７に記載の静電破壊
保護回路。 - 【請求項１９】 複数のコンタクトパッドを有するシリ
サイドで被覆されたＮ＋およびＰ＋領域を採用する集積
回路（「ＩＣ」）のための静電破壊保護回路であって、
前記ＩＣは第１のＶｄｄとＶｓｓと基板接地とに結合さ
れ、 カソードが第１のノードを形成するコンタクトパッドの
うち１つに結合され、アノードが前記基板接地に結合さ
れた第１のＮ＋基板ダイオードを含み、前記第１のＮ＋
ダイオードは、 Ｐ- タイプおよびＰ- オンＰ+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するＮ＋領域
と、 前記基板の上に堆積され基板接地に接続されたＰ＋領域
と、 前記Ｎ＋領域を前記Ｐ＋領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第１のＮ＋ダイオードが前記パ
ッドに印加された予め定められた電圧レベルよりも下で
なだれを起こすことを防止するように前記Ｎ＋領域の周
囲を取り囲むＮ−ウェルとを有し、静電破壊保護回路は
さらに、 アノードが前記コンタクトパッドに結合され、カソード
が前記第１のＶｄｄに結合されたＰ＋ウェルダイオード
と、 ソースが前記第１のＶｓｓに結合された第１のＮＦＥＴ
と、 前記第１のＮＦＥＴのドレイン端子と前記コンタクトパ
ッドとの間に結合され、分布され、集積された第１のＮ
−ウェル抵抗器と、 ソースが前記第１のＶｄｄに結合され、ドレインが前記
コンタクトパッドのうち１つに結合されたＰＦＥＴと、 前記コンタクトパッドのうち１つと第２のノードとの間
に結合された抵抗器と、 アノードが第２のＶｓｓに局部的に結合され、カソード
が前記第２のノードに局部的に接続された第２のＮ＋基
板ダイオードとを含み、前記第１のＮ＋ダイオードは、 Ｐ- タイプおよびＰ- オンＰ+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するＮ＋領域
と、 前記基板の上に堆積され基板接地に接続されたＰ＋領域
と、 前記Ｎ＋領域を前記Ｐ＋領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第２のＮ＋ダイオードが前記パ
ッドに印加された予め定められた電圧レベルよりも下で
なだれを起こすことを防止するように前記Ｎ＋領域の周
囲を取り囲むＮ−ウェルとを有し、静電破壊保護回路は
さらに、 カソードが第２のＶｄｄに局部的に結合され、アノード
が前記第２のノードに局部的に接続された第２のＰ＋ウ
ェルダイオードと、 コンタクトパッドの１つでの電圧を予め定められた電流
レベルの予め定められたｐｎ接合降伏電圧よりも小さく
クランプするためのクランプとを含み、前記クランプは
ＩＣのＩ／Ｏ電源リングの周りに分布され、静電破壊保
護回路はさらに、 クランプと並列に結合されたキャパシタを含み、前記キ
ャパシタはＣＤＭ保護のための予め定められた高速の時
定数を有する、静電破壊保護回路。 - 【請求項２０】 前記第１の強固なＮ＋基板ダイオード
は、 Ｐ- タイプおよびＰ- オンＰ+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するＮ＋領域
と、 前記基板の上に堆積され基板接地に接続されたＰ＋領域
と、 前記Ｎ＋領域を前記Ｐ＋領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第１の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記Ｎ＋領域の
周囲を取り囲むＮ−ウェルとを含み、 前記Ｐ＋ウェルダイオードは、強固なＰ＋ダイオードで
あり、 Ｎ−ウェル内に堆積されダイオードを形成するＰ＋領域
と、 Ｐ＋領域を絶縁するように形成されたフィールド酸化膜
領域と、 Ｐ＋領域の周囲を取り囲むように形成されたフィールド
注入とを有し、前記クランプは、 基板接地に結合されたソース端子および分布され集積さ
れたＮ−ウェル抵抗器を通して前記第１のＶｄｄに結合
されたドレイン端子を有するＮＦＥＴと、 前記ＮＦＥＴのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合されたキ
ャパシタと、 前記インバータの入力に結合されたドレイン、第１のＶ
ｄｄに結合されたソースおよび基板接地に結合されたゲ
ートを有するＰＦＥＴとを備える、請求項１９に記載の
静電破壊保護回路。
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