JPH0855958A - 静電破壊保護回路 - Google Patents
静電破壊保護回路Info
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- JPH0855958A JPH0855958A JP7189120A JP18912095A JPH0855958A JP H0855958 A JPH0855958 A JP H0855958A JP 7189120 A JP7189120 A JP 7189120A JP 18912095 A JP18912095 A JP 18912095A JP H0855958 A JPH0855958 A JP H0855958A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 シリサイド被覆拡散を用いた集積回路のパッ
ドに対する静電放電(ESD)保護回路を提供する。 【解決手段】 ESD保護回路は、N−ウェルブロック
を有する強固なN+ダイオード、出力NFETおよび大
きな過渡クランプを使用し、各々は、分布され、集積さ
れたN−ウェルドレイン抵抗器を伴い、ESDに対する
人体モデルおよび帯電デバイスモデルテストの間、IC
のなだれおよびリークを防止する。
ドに対する静電放電(ESD)保護回路を提供する。 【解決手段】 ESD保護回路は、N−ウェルブロック
を有する強固なN+ダイオード、出力NFETおよび大
きな過渡クランプを使用し、各々は、分布され、集積さ
れたN−ウェルドレイン抵抗器を伴い、ESDに対する
人体モデルおよび帯電デバイスモデルテストの間、IC
のなだれおよびリークを防止する。
Description
【0001】
【発明の分野】この発明は半導体回路デバイスのための
静電破壊(ESD)保護デバイスに関し、より特定的に
は導電性の高いソース/ドレイン領域を有するI/O
MOSFETを伴うものに関する。
静電破壊(ESD)保護デバイスに関し、より特定的に
は導電性の高いソース/ドレイン領域を有するI/O
MOSFETを伴うものに関する。
【0002】
【背景技術】VLSI技術における昨今の進歩により、
集積回路のジオメトリはますます小型化している。しか
しながら、デバイスがさらに小型化されるにつれ、静電
放電(ESD)破壊を受けることもさらに多くなる。E
SDは適切に抑制されなければデバイスに損傷を与える
可能性があり、信頼性が低下して結局は電子デバイス製
造業者のボトムラインに影響を与えることになる。
集積回路のジオメトリはますます小型化している。しか
しながら、デバイスがさらに小型化されるにつれ、静電
放電(ESD)破壊を受けることもさらに多くなる。E
SDは適切に抑制されなければデバイスに損傷を与える
可能性があり、信頼性が低下して結局は電子デバイス製
造業者のボトムラインに影響を与えることになる。
【0003】当業者はデバイスをESDの危険から守る
ために実際多大な努力を行なってきた。今日の集積回路
は、熱酸化膜、誘電体層、多結晶シリコンおよび金属膜
といった多層の薄膜材料で製造される。各層を加えるこ
とが問題を複雑にする。その例は、最上層のポリシリコ
ンと拡散領域とが堆積され、Tiといった材料と融合さ
れてシート導電率の向上のためにTiSi2といったシ
リサイドを形成するプロセスを用いて、金属膜を形成す
ることに見受けることができる。
ために実際多大な努力を行なってきた。今日の集積回路
は、熱酸化膜、誘電体層、多結晶シリコンおよび金属膜
といった多層の薄膜材料で製造される。各層を加えるこ
とが問題を複雑にする。その例は、最上層のポリシリコ
ンと拡散領域とが堆積され、Tiといった材料と融合さ
れてシート導電率の向上のためにTiSi2といったシ
リサイドを形成するプロセスを用いて、金属膜を形成す
ることに見受けることができる。
【0004】このプロセスは特にESD問題を受けやす
い。拡散のシリサイド領域は、接合に非常に近接するた
め少しのことで接合をショートさせやすい。導電率の向
上、すなわち低いシート抵抗では、コンタクトパッドは
たとえ通常よりも遠くに位置づけられていても、MOS
FET(「金属酸化膜半導体電界効果トランジスタ」)
のチャネルとショートする可能性がある。さらに悪いこ
とには、シリサイドと接合との間の距離が変化する拡散
の周囲に沿って、しばしば「シリサイドの凸凹」が生じ
る。シリサイドが接合にあまりにも近づくとリークが生
じる。さらに、半導体表面でのなだれ降伏電圧は表面よ
り下の接合領域よりも低いため、フィールド注入が周囲
の最上部でN+/基板接合になだれを起こすかもしれな
い。この接合でのなだれ電流はシリサイドが接合に最も
近い点で発生するかもしれず、したがってシリサイドが
接合に移動することによりリークまたはショートを引起
す。図1は典型的なシリサイド領域の断面図であり、図
2はN+領域の周囲で発生するシリサイドの凸凹を示
す。
い。拡散のシリサイド領域は、接合に非常に近接するた
め少しのことで接合をショートさせやすい。導電率の向
上、すなわち低いシート抵抗では、コンタクトパッドは
たとえ通常よりも遠くに位置づけられていても、MOS
FET(「金属酸化膜半導体電界効果トランジスタ」)
のチャネルとショートする可能性がある。さらに悪いこ
とには、シリサイドと接合との間の距離が変化する拡散
の周囲に沿って、しばしば「シリサイドの凸凹」が生じ
る。シリサイドが接合にあまりにも近づくとリークが生
じる。さらに、半導体表面でのなだれ降伏電圧は表面よ
り下の接合領域よりも低いため、フィールド注入が周囲
の最上部でN+/基板接合になだれを起こすかもしれな
い。この接合でのなだれ電流はシリサイドが接合に最も
近い点で発生するかもしれず、したがってシリサイドが
接合に移動することによりリークまたはショートを引起
す。図1は典型的なシリサイド領域の断面図であり、図
2はN+領域の周囲で発生するシリサイドの凸凹を示
す。
【0005】ESDの効果を最小にするために、ESD
の突然のサージを吸収することを目的としたデバイスの
入力および出力パッドに対する保護デバイスが製造され
ている。デバイスのESD許容をテストする一般的な2
つの方法は、人体モデル法(HBM)および帯電デバイ
スモデル法(CDM)である。HBMは、個人がデバイ
スに触れたときに生じ得る放電のシミュレートを含む、
すなわち人体は、特定的な電圧で帯電され、1500O
hmの抵抗器を通してデバイスに放電される、100p
Fのキャパシタで表わすことができる。CDMは典型的
には自動ハンドリング装置に関連する金属接地された表
面に接触する帯電デバイスをシミュレートする。
の突然のサージを吸収することを目的としたデバイスの
入力および出力パッドに対する保護デバイスが製造され
ている。デバイスのESD許容をテストする一般的な2
つの方法は、人体モデル法(HBM)および帯電デバイ
スモデル法(CDM)である。HBMは、個人がデバイ
スに触れたときに生じ得る放電のシミュレートを含む、
すなわち人体は、特定的な電圧で帯電され、1500O
hmの抵抗器を通してデバイスに放電される、100p
Fのキャパシタで表わすことができる。CDMは典型的
には自動ハンドリング装置に関連する金属接地された表
面に接触する帯電デバイスをシミュレートする。
【0006】フィールドスナップバック(FSB)トラ
ンジスタ、NFET、およびN+/基板ダイオードを含
む従来のESD保護構造は、ダイからダイへとランダム
に弱いスポットが位置するため非効果的であると考えら
れてきた。またNFETチャネルの長さの増大、コンタ
クトからチャネルへの空間の増大、ESD注入の追加な
どといった方法は、悪影響を与えるピンの排除には不十
分であった。I/Oソース/ドレイン上のシリサイド層
に関連する問題の排除のために「シリサイドブロック」
層を用いるとプロセスに関する費用が増大する。
ンジスタ、NFET、およびN+/基板ダイオードを含
む従来のESD保護構造は、ダイからダイへとランダム
に弱いスポットが位置するため非効果的であると考えら
れてきた。またNFETチャネルの長さの増大、コンタ
クトからチャネルへの空間の増大、ESD注入の追加な
どといった方法は、悪影響を与えるピンの排除には不十
分であった。I/Oソース/ドレイン上のシリサイド層
に関連する問題の排除のために「シリサイドブロック」
層を用いるとプロセスに関する費用が増大する。
【0007】したがって、ESD放電の間に接合がなだ
れを起こすことを防止することにより、ジオメトリの小
さなデバイスに対してESD保護を提供することが望ま
しい。実際に発生したときにはESD電流にシンクまた
はソースを設けることがまた望ましい。バラストを設け
てなだれおよびスナップバックから生じる損失を最小と
し、パッドからVssへ放電することによりパッド電圧
を制限することが望ましい。最後に、十分に強固な部分
に対しては、HBMおよびCDM両方に対するテスト条
件を提供することが望ましいであろう。
れを起こすことを防止することにより、ジオメトリの小
さなデバイスに対してESD保護を提供することが望ま
しい。実際に発生したときにはESD電流にシンクまた
はソースを設けることがまた望ましい。バラストを設け
てなだれおよびスナップバックから生じる損失を最小と
し、パッドからVssへ放電することによりパッド電圧
を制限することが望ましい。最後に、十分に強固な部分
に対しては、HBMおよびCDM両方に対するテスト条
件を提供することが望ましいであろう。
【0008】
【発明の概要】集積回路(IC)のパッドに対するES
D保護回路が開示される。ESD保護回路は、コンタク
トパッドの1つと基板接地との間に結合された第1の強
固なN+ダイオードと、コンタクトパッドと第1のVd
dとの間に結合された第1のP+ダイオードと、第1の
Vssとコンタクトパッドとに結合された第1のNFE
Tと、第1のNFETのドレイン端子とコンタクトパッ
ドとの間に結合された、分布され、集積された第1のN
−ウェル抵抗器と、第1のVddとコンタクトパッドと
に結合されたPFETと、コンタクトパッドとレシーバ
NFETとの間に結合された抵抗器と、レシーバVss
とレシーバNFETのゲートとの間に局部的に結合され
た入力保護のための第2の強固なN+ダイオードと、レ
シーバVddとレシーバNFETのゲートとの間に局部
的に結合された第2のP+ダイオードと、コンタクトパ
ッドの電圧を予め定められた電流レベルの接合の予め定
められた降伏電圧よりも低くクランプするための、第1
のVddと第1のVssとの間の、ICのI/O電源リ
ングの周りに分布されているクランプと、接地バウンス
保護のために予め定められた高速の立上がり時間を有
し、クランプと並列に結合されたキャパシタとを含む。
D保護回路が開示される。ESD保護回路は、コンタク
トパッドの1つと基板接地との間に結合された第1の強
固なN+ダイオードと、コンタクトパッドと第1のVd
dとの間に結合された第1のP+ダイオードと、第1の
Vssとコンタクトパッドとに結合された第1のNFE
Tと、第1のNFETのドレイン端子とコンタクトパッ
ドとの間に結合された、分布され、集積された第1のN
−ウェル抵抗器と、第1のVddとコンタクトパッドと
に結合されたPFETと、コンタクトパッドとレシーバ
NFETとの間に結合された抵抗器と、レシーバVss
とレシーバNFETのゲートとの間に局部的に結合され
た入力保護のための第2の強固なN+ダイオードと、レ
シーバVddとレシーバNFETのゲートとの間に局部
的に結合された第2のP+ダイオードと、コンタクトパ
ッドの電圧を予め定められた電流レベルの接合の予め定
められた降伏電圧よりも低くクランプするための、第1
のVddと第1のVssとの間の、ICのI/O電源リ
ングの周りに分布されているクランプと、接地バウンス
保護のために予め定められた高速の立上がり時間を有
し、クランプと並列に結合されたキャパシタとを含む。
【0009】この発明のさらなる目的、特徴および利点
は、以下の説明により明らかになるであろう。
は、以下の説明により明らかになるであろう。
【0010】
【詳細な説明】集積回路(「IC」)のパッドのための
ESD保護デバイスが開示される。以下の説明はたとえ
ばN−またはP−タイプといったあるタイプの半導体材
料に言及するが、当業者はその他のタイプの等価材料を
用いて、意図する同じ目的を容易に達し得ることを理解
するであろう。
ESD保護デバイスが開示される。以下の説明はたとえ
ばN−またはP−タイプといったあるタイプの半導体材
料に言及するが、当業者はその他のタイプの等価材料を
用いて、意図する同じ目的を容易に達し得ることを理解
するであろう。
【0011】図3を参照すれば、この発明に従うESD
保護回路を伴うパッドの概略図が示される。N+/基板
ダイオード1が、パッドが接続されている基板接地とノ
ードAとの間に接続される。一般的に抵抗率の低いP+
/N−ウェルダイオード2がノードAとI/O Vdd
との間に接続される。ノードAにまた接続されているの
はPFET21のソース端子である。分布され、集積さ
れたN−ウェル抵抗器4がノードAとNFET22のド
レイン端子との間に接続される。NFET22のソース
端子はI/O Vssに接続される。抵抗器5はノード
AとノードBとの間に接続される。入力保護目的のため
の抵抗器5がまたウェル抵抗器であってもよい。ダイオ
ード6はノードBとレシーバVssとの間に局部的に接
続され、この場合ダイオード6は強固なN+/Pダイオ
ードである。ダイオード8はノードBとレシーバVdd
との間に局部的に接続され、この場合ダイオード8はP
+/N−ウェルダイオードである。
保護回路を伴うパッドの概略図が示される。N+/基板
ダイオード1が、パッドが接続されている基板接地とノ
ードAとの間に接続される。一般的に抵抗率の低いP+
/N−ウェルダイオード2がノードAとI/O Vdd
との間に接続される。ノードAにまた接続されているの
はPFET21のソース端子である。分布され、集積さ
れたN−ウェル抵抗器4がノードAとNFET22のド
レイン端子との間に接続される。NFET22のソース
端子はI/O Vssに接続される。抵抗器5はノード
AとノードBとの間に接続される。入力保護目的のため
の抵抗器5がまたウェル抵抗器であってもよい。ダイオ
ード6はノードBとレシーバVssとの間に局部的に接
続され、この場合ダイオード6は強固なN+/Pダイオ
ードである。ダイオード8はノードBとレシーバVdd
との間に局部的に接続され、この場合ダイオード8はP
+/N−ウェルダイオードである。
【0012】NFET22およびPFET21は出力ド
ライバトランジスタであり、ダイオード6および8は入
力トランジスタ24のための第2の局部クランプであ
る。
ライバトランジスタであり、ダイオード6および8は入
力トランジスタ24のための第2の局部クランプであ
る。
【0013】当業者は、現在述べられているのは2つの
電源、すなわちI/O Vdd/Vssおよびレシーバ
Vdd/Vssであるが、別個のVdd/Vssが接地
バウンスによる雑音の低減のために働くことを認識する
であろう。レシーバVdd/VssはI/O Vdd/
Vssと外部で接続されることがまた認識されるであろ
う。チップに対してはレシーバVdd/Vssは必要で
なく、単一のI/OVdd/Vssで十分な場合もあ
る。
電源、すなわちI/O Vdd/Vssおよびレシーバ
Vdd/Vssであるが、別個のVdd/Vssが接地
バウンスによる雑音の低減のために働くことを認識する
であろう。レシーバVdd/VssはI/O Vdd/
Vssと外部で接続されることがまた認識されるであろ
う。チップに対してはレシーバVdd/Vssは必要で
なく、単一のI/OVdd/Vssで十分な場合もあ
る。
【0014】あるICに対しては、いかなるパッドのE
SD保護にも必要なものは、回路全体が大きく、ただ1
つの電源で動作すると仮定すれば、デバイスのいくつか
のパッドで突然発生する高電流密度をシンクするのに十
分大きないくつかのダイオードである。しかしながら、
ICをESD破壊に対しさらに保護するために、図4
は、図3に述べられた回路と関連づけて実現されてもよ
い付加的な回路を示す。
SD保護にも必要なものは、回路全体が大きく、ただ1
つの電源で動作すると仮定すれば、デバイスのいくつか
のパッドで突然発生する高電流密度をシンクするのに十
分大きないくつかのダイオードである。しかしながら、
ICをESD破壊に対しさらに保護するために、図4
は、図3に述べられた回路と関連づけて実現されてもよ
い付加的な回路を示す。
【0015】図4を参照すれば、過渡クランプ7がI/
O Vddと基板接地との間に接続され、クランプ7は
当業者には理解されるように大型電界効果トランジスタ
(FET)であってもよい。比較的高速のキャパシタ9
がI/O Vddと基板接地との間に接続される。CD
Mテストは、典型的には10pFのオーダのチップの基
板−接地プレートのキャパシタンスの比較的低いものを
含むため、オンチップのキャパシタ9を用いてCDMの
過渡の間にVdd/基板ノードを通して表われる電圧の
減衰を助けることが実際的かもしれない。
O Vddと基板接地との間に接続され、クランプ7は
当業者には理解されるように大型電界効果トランジスタ
(FET)であってもよい。比較的高速のキャパシタ9
がI/O Vddと基板接地との間に接続される。CD
Mテストは、典型的には10pFのオーダのチップの基
板−接地プレートのキャパシタンスの比較的低いものを
含むため、オンチップのキャパシタ9を用いてCDMの
過渡の間にVdd/基板ノードを通して表われる電圧の
減衰を助けることが実際的かもしれない。
【0016】現在は、CDMパルスに対し400pS程
度のCDMパルス立上がり時間を経験することができる
高速キャパシタを有することが望ましいであろう。HB
Mモデルは約100pFのキャパシタンスを用いるが、
このキャパシタが効果的な減衰をもたらすには高すぎる
かもしれない。キャパシタ9はまた、RC時定数がわず
か100pSであるような小さな寄生直列抵抗を有する
ように設計されてもよい。
度のCDMパルス立上がり時間を経験することができる
高速キャパシタを有することが望ましいであろう。HB
Mモデルは約100pFのキャパシタンスを用いるが、
このキャパシタが効果的な減衰をもたらすには高すぎる
かもしれない。キャパシタ9はまた、RC時定数がわず
か100pSであるような小さな寄生直列抵抗を有する
ように設計されてもよい。
【0017】図5および6を参照すれば、強固なN+/
基板ダイオードの例示のレイアウト図およびその断面図
がそれぞれ示される。順方向バイアス方向におけるダイ
オードの電流処理能力、および逆のまたはなだれモード
における弱点のため、N+/基板ダイオード1(図3)
を強固にして、なだれによる破壊を回避し、その順方向
バイアス接合を利用し、パッドからESD電流を導き、
P+/N−ウェルダイオード接合がなだれモードになる
のを防止してもよい。N+/基板ダイオードの周囲を取
り囲むウェルを有することにより、ダイオードを「強
固」にすることができる。ウェルは、パッドに印加され
る比較的低い正の電圧で、エッジにおいて接合が降伏す
るのを防止するように働く。当業者は理解するであろう
が、ウェルがなければ接合エッジは約17ボルトで降伏
する傾向があり、ウェルがあれば接合エッジが40ボル
ト以上まではなだれを起こさないようにすることが可能
であろう。結果として、ESD放電が大きくない間は、
パッド電圧は接合エッジのなだれ点に到達する可能性は
低いであろう。
基板ダイオードの例示のレイアウト図およびその断面図
がそれぞれ示される。順方向バイアス方向におけるダイ
オードの電流処理能力、および逆のまたはなだれモード
における弱点のため、N+/基板ダイオード1(図3)
を強固にして、なだれによる破壊を回避し、その順方向
バイアス接合を利用し、パッドからESD電流を導き、
P+/N−ウェルダイオード接合がなだれモードになる
のを防止してもよい。N+/基板ダイオードの周囲を取
り囲むウェルを有することにより、ダイオードを「強
固」にすることができる。ウェルは、パッドに印加され
る比較的低い正の電圧で、エッジにおいて接合が降伏す
るのを防止するように働く。当業者は理解するであろう
が、ウェルがなければ接合エッジは約17ボルトで降伏
する傾向があり、ウェルがあれば接合エッジが40ボル
ト以上まではなだれを起こさないようにすることが可能
であろう。結果として、ESD放電が大きくない間は、
パッド電圧は接合エッジのなだれ点に到達する可能性は
低いであろう。
【0018】パッドに接続されたダイオード1のN+/
基板の周囲をウェルで取り囲むことによりなだれを防止
することが可能であるが、その動作に逆の影響を与える
ためNFETドライバ22(図3)のドレイン端子は典
型的にゲート側で包囲されることは不可能である。結果
として、分布され、集積されたウェル抵抗器4が実現さ
れ、少なくともNFETドライバ22の保護されていな
いダイオードエッジに流れ込む可能性のある電流を制限
する。ESD電流スパイクを効果的にバッファするよう
に分布されるN−ウェル抵抗器4は、スナップバックモ
ードの間NFETドライバ22に流れ込む電流のバラス
トとして作用することが可能である。N−ウェル抵抗器
4がなければ、NFETドライバ22がスナップバック
モードにある間、高電流が局部化された領域に流れ込む
可能性があるだろう。局部電流の流れにより最終的に2
次降伏およびショートが回路に対して生じるだろう。分
布され、集積されたウェル抵抗器は、NFETドライバ
を通る電流の流れを低減し、ESDイベントの間は電流
をより均一的に流れさせるように作用する。図10のレ
イアウト図は、分布され、集積されたN−ウェル抵抗器
を伴うNFETドライバを達成する1つの方法を示し、
図11の断面図は分布され、集積されたN−ウェル抵抗
器がいかにして形成されるかを示す。
基板の周囲をウェルで取り囲むことによりなだれを防止
することが可能であるが、その動作に逆の影響を与える
ためNFETドライバ22(図3)のドレイン端子は典
型的にゲート側で包囲されることは不可能である。結果
として、分布され、集積されたウェル抵抗器4が実現さ
れ、少なくともNFETドライバ22の保護されていな
いダイオードエッジに流れ込む可能性のある電流を制限
する。ESD電流スパイクを効果的にバッファするよう
に分布されるN−ウェル抵抗器4は、スナップバックモ
ードの間NFETドライバ22に流れ込む電流のバラス
トとして作用することが可能である。N−ウェル抵抗器
4がなければ、NFETドライバ22がスナップバック
モードにある間、高電流が局部化された領域に流れ込む
可能性があるだろう。局部電流の流れにより最終的に2
次降伏およびショートが回路に対して生じるだろう。分
布され、集積されたウェル抵抗器は、NFETドライバ
を通る電流の流れを低減し、ESDイベントの間は電流
をより均一的に流れさせるように作用する。図10のレ
イアウト図は、分布され、集積されたN−ウェル抵抗器
を伴うNFETドライバを達成する1つの方法を示し、
図11の断面図は分布され、集積されたN−ウェル抵抗
器がいかにして形成されるかを示す。
【0019】図6を参照されたい。基板30は典型的な
「P−」半導体材料から作られる。N+領域31はP−
基板30の上に形成される。N+領域31は、フィール
ド酸化膜35、36によりP+領域34、37から空間
を設けられる。N+31およびP+37領域に与えられ
るシリサイド層38は、より高いシートコンダクタンス
をもたらす。コンタクト39−42はシリサイド層38
の上に形成され、強固なダイオードに対するカソードお
よびアノード端子を提供する。N−ウェル領域32、3
3はN+層31の周囲およびフィールド酸化膜35、3
6に接合する領域を取り囲むように形成される。結果と
して、ESDの間に最もなだれを受けやすい領域はこの
ようにして「強固にされる」。残りの平坦なN+/基板
接合は抵抗率の低いダイオードをもたらし、順方向バイ
アスされたときESD電流を基板へショートさせる。P
+EPI基板の上のP−が使用されるときにはこれは特
に効果的であり、順方向バイアスされた強固なダイオー
ドからの電流が直接接地されたP+基板へ流れることを
可能とする。
「P−」半導体材料から作られる。N+領域31はP−
基板30の上に形成される。N+領域31は、フィール
ド酸化膜35、36によりP+領域34、37から空間
を設けられる。N+31およびP+37領域に与えられ
るシリサイド層38は、より高いシートコンダクタンス
をもたらす。コンタクト39−42はシリサイド層38
の上に形成され、強固なダイオードに対するカソードお
よびアノード端子を提供する。N−ウェル領域32、3
3はN+層31の周囲およびフィールド酸化膜35、3
6に接合する領域を取り囲むように形成される。結果と
して、ESDの間に最もなだれを受けやすい領域はこの
ようにして「強固にされる」。残りの平坦なN+/基板
接合は抵抗率の低いダイオードをもたらし、順方向バイ
アスされたときESD電流を基板へショートさせる。P
+EPI基板の上のP−が使用されるときにはこれは特
に効果的であり、順方向バイアスされた強固なダイオー
ドからの電流が直接接地されたP+基板へ流れることを
可能とする。
【0020】現在、シリサイド層38の最上部とN−ウ
ェル32、33の最下部との間の距離は約2umであ
る。シリサイド層38の最上部とN+層31の最下部と
の間の厚みは約0.2umである。しかしながら、当業
者は要求される構造に従い独自の仕様を決定せねばなら
ない。
ェル32、33の最下部との間の距離は約2umであ
る。シリサイド層38の最上部とN+層31の最下部と
の間の厚みは約0.2umである。しかしながら、当業
者は要求される構造に従い独自の仕様を決定せねばなら
ない。
【0021】図7に示されるように、下に行なうフィー
ルド注入方法を用いてP+/N−ウェルダイオード
(2、図3)をまた強固にしてもよいことが注目され
る。P+拡散領域のエッジの周りにフィールド注入を行
なうことにより、フィールド酸化膜界面でのP+/N−
ウェル降伏電圧は増大するだろう。このダイオードにお
けるP+からN+への空間を増大して、P−タイプフィ
ールド注入とN+領域との間の低電圧降伏を回避せねば
ならない。強固なP+ダイオードの例示のレイアウト図
は図8に示される。フィールド注入はP+領域のエッジ
を取り囲むが、N+領域には届かないことに注目された
い。
ルド注入方法を用いてP+/N−ウェルダイオード
(2、図3)をまた強固にしてもよいことが注目され
る。P+拡散領域のエッジの周りにフィールド注入を行
なうことにより、フィールド酸化膜界面でのP+/N−
ウェル降伏電圧は増大するだろう。このダイオードにお
けるP+からN+への空間を増大して、P−タイプフィ
ールド注入とN+領域との間の低電圧降伏を回避せねば
ならない。強固なP+ダイオードの例示のレイアウト図
は図8に示される。フィールド注入はP+領域のエッジ
を取り囲むが、N+領域には届かないことに注目された
い。
【0022】図9を参照すれば、クランプ(7、図4)
の概略図がさらに示される。「BIGFET」41は、
I/O Vddに接続される集積され、分布されたN−
ウェルドレイン抵抗器45とともに実現されるNFET
である。出力がBIGFET41のゲートに印加される
インバータ42はレベルセンサとして作用する。ゲート
−酸化膜キャパシタ43は、ノードCと基板接地との間
に接続される。PFET44の一方の端子はノードCに
接続され、他方の端子はI/O Vddに接続される。
PFET44のゲートは基板接地に接続される。Vdd
キャパシタ46は、I/O Vddと基板接地との間に
接続される。このキャパシタは、非常に急な、高電流電
圧スパイクを含むCDMテストの間にさらなる保護をも
たらしてもよい。
の概略図がさらに示される。「BIGFET」41は、
I/O Vddに接続される集積され、分布されたN−
ウェルドレイン抵抗器45とともに実現されるNFET
である。出力がBIGFET41のゲートに印加される
インバータ42はレベルセンサとして作用する。ゲート
−酸化膜キャパシタ43は、ノードCと基板接地との間
に接続される。PFET44の一方の端子はノードCに
接続され、他方の端子はI/O Vddに接続される。
PFET44のゲートは基板接地に接続される。Vdd
キャパシタ46は、I/O Vddと基板接地との間に
接続される。このキャパシタは、非常に急な、高電流電
圧スパイクを含むCDMテストの間にさらなる保護をも
たらしてもよい。
【0023】大きな過渡クランプとしての「BIGFE
T」41は、ICのHBM性能をより大きく向上させる
ように作用する。現在、BIGFET41のサイズは、
幅800um長さ0.8umで実現され、最小10個の
BIGFETがI/O電力リングの周りに分布される。
CDMテストの間BIGFET41を保護するために、
分布され、集積されたドレイン抵抗器45がBIGFE
T41に加えられてもよい。
T」41は、ICのHBM性能をより大きく向上させる
ように作用する。現在、BIGFET41のサイズは、
幅800um長さ0.8umで実現され、最小10個の
BIGFETがI/O電力リングの周りに分布される。
CDMテストの間BIGFET41を保護するために、
分布され、集積されたドレイン抵抗器45がBIGFE
T41に加えられてもよい。
【0024】BIGFET41は、ESD状況すなわち
高電流過渡現象の間に必要とされる仕様に従い、当業者
により製造され得ることに注目せねばならない。たとえ
ば、BIGFET41は、ESD電圧が約2.5K−ボ
ルトであり、ドレイン電圧が6ボルトよりも大きくない
ときに約1.7Ampの電流に耐えることができなけれ
ばならない。
高電流過渡現象の間に必要とされる仕様に従い、当業者
により製造され得ることに注目せねばならない。たとえ
ば、BIGFET41は、ESD電圧が約2.5K−ボ
ルトであり、ドレイン電圧が6ボルトよりも大きくない
ときに約1.7Ampの電流に耐えることができなけれ
ばならない。
【0025】図10はBIGFETのレイアウト図を例
示し、図11はこの発明に従うESD保護回路における
ドレイン抵抗器を伴い現在実現されるBIGFETの断
面図を例示する。このレイアウトおよび断面図はまた、
この発明に従い実現される出力NFETを例示する。基
板50は、P- またはP- オンP+ エピタキシャル半導
体材料からなる。シートコンダクタンス改良のため、シ
リサイド層59がデバイスの拡散領域に与えられる。ソ
ース52、53、ゲート端子63、64およびドレイン
56、58は並列するNFETを形成する。ソース領域
52、53はN+材料から形成され、ドレイン56およ
び58ならびにドレインコンタクト領域57はまたN+
材料から形成される。コンタクト60、62は接地また
はVssに対するものであり、ドレインコンタクト61
は、Vdd(BIGFETの場合)またはパッド接続
(NFET出力ドライバの場合)に対するものであるこ
とに注目されたい。ウェル51は基板P−内のドレイン
コンタクト領域57の下でN−タイプ材料から形成され
る。図11に示すとおり、ドレイン抵抗器コンタクト
は、フィールド酸化膜領域54の下の集積され、分布さ
れたウェル抵抗器を形成するN−ウェル51内に、N+
領域56、57、および58から形成される。このよう
にして形成されたドレイン抵抗器は、分布されてESD
サージの間のいかなるホットスポットの形成も防止せね
ばならない。
示し、図11はこの発明に従うESD保護回路における
ドレイン抵抗器を伴い現在実現されるBIGFETの断
面図を例示する。このレイアウトおよび断面図はまた、
この発明に従い実現される出力NFETを例示する。基
板50は、P- またはP- オンP+ エピタキシャル半導
体材料からなる。シートコンダクタンス改良のため、シ
リサイド層59がデバイスの拡散領域に与えられる。ソ
ース52、53、ゲート端子63、64およびドレイン
56、58は並列するNFETを形成する。ソース領域
52、53はN+材料から形成され、ドレイン56およ
び58ならびにドレインコンタクト領域57はまたN+
材料から形成される。コンタクト60、62は接地また
はVssに対するものであり、ドレインコンタクト61
は、Vdd(BIGFETの場合)またはパッド接続
(NFET出力ドライバの場合)に対するものであるこ
とに注目されたい。ウェル51は基板P−内のドレイン
コンタクト領域57の下でN−タイプ材料から形成され
る。図11に示すとおり、ドレイン抵抗器コンタクト
は、フィールド酸化膜領域54の下の集積され、分布さ
れたウェル抵抗器を形成するN−ウェル51内に、N+
領域56、57、および58から形成される。このよう
にして形成されたドレイン抵抗器は、分布されてESD
サージの間のいかなるホットスポットの形成も防止せね
ばならない。
【0026】BIGFETは現在、簡潔にするために2
つの並列するNFETとして示されるが、意図する機能
に対してその他の配置がまた利用可能であることが当業
者には明らかであろう。
つの並列するNFETとして示されるが、意図する機能
に対してその他の配置がまた利用可能であることが当業
者には明らかであろう。
【0027】BIGFETが正のESDパルスのリター
ン経路に与えられる場合のBIGFETの設計の根本的
理由に関して注意を払わねばならない。ESD放電に対
し、ESD電流に与えられる電流のリターン経路がなけ
ればならない。ESD設計に対し典型的に最も問題であ
る電流の方向は、電流がパッドに流れ込む方向、すなわ
ち正のHBM放電の間である。
ン経路に与えられる場合のBIGFETの設計の根本的
理由に関して注意を払わねばならない。ESD放電に対
し、ESD電流に与えられる電流のリターン経路がなけ
ればならない。ESD設計に対し典型的に最も問題であ
る電流の方向は、電流がパッドに流れ込む方向、すなわ
ち正のHBM放電の間である。
【0028】図12を参照すれば、大きなパッドダイオ
ードおよびVdd−Vss BIGFETクランプを用
いたCMOSチップの典型的な電流リターン経路が示さ
れる。Cs、RsおよびSW1は、HBM放電回路の簡
略化されたものを表わす。D1はパッドP+/ウェルダ
イオード(および/またはPFET出力ドライバP+/
N−ウェルドレインダイオード)である。Rdはダイオ
ード等価抵抗プラス電力バス抵抗である。M1はBIG
FETクランプトランジスタである。RbはBIGFE
Tドレイン抵抗器である。M2はNFET出力ドライバ
である。Roは出力ドライバドレインウェル抵抗器であ
る。第1に、この設計の目的はこのようにして、Vin
すなわちパッド電圧が、M2の降伏電圧を超えることを
防止することである。何らかのシリサイド構造の接合領
域に対しては、たとえ直列のドレインウェル抵抗器が設
けられていても、軽い降伏条件に晒されればリークを生
じるだろう。したがって、放電の間は、VinはM2の
BVdssよりも低く保たれなければならない。パッド
に流れ込むピーク電流は、Ipeak=Vc/Rsであ
り、この式においてVcはHBMキャパシタにおける初
期電圧であり、RsはHBMソース抵抗である。上記の
等式は、Vinが放電の間はVcよりもはるかに小さい
と仮定する。したがって、全体の設計の目的は、Ipe
akの電流に対し、D1、Rd、RbおよびM1を通る
電圧降下をM2のBVdssよりも低く保つことであ
る。
ードおよびVdd−Vss BIGFETクランプを用
いたCMOSチップの典型的な電流リターン経路が示さ
れる。Cs、RsおよびSW1は、HBM放電回路の簡
略化されたものを表わす。D1はパッドP+/ウェルダ
イオード(および/またはPFET出力ドライバP+/
N−ウェルドレインダイオード)である。Rdはダイオ
ード等価抵抗プラス電力バス抵抗である。M1はBIG
FETクランプトランジスタである。RbはBIGFE
Tドレイン抵抗器である。M2はNFET出力ドライバ
である。Roは出力ドライバドレインウェル抵抗器であ
る。第1に、この設計の目的はこのようにして、Vin
すなわちパッド電圧が、M2の降伏電圧を超えることを
防止することである。何らかのシリサイド構造の接合領
域に対しては、たとえ直列のドレインウェル抵抗器が設
けられていても、軽い降伏条件に晒されればリークを生
じるだろう。したがって、放電の間は、VinはM2の
BVdssよりも低く保たれなければならない。パッド
に流れ込むピーク電流は、Ipeak=Vc/Rsであ
り、この式においてVcはHBMキャパシタにおける初
期電圧であり、RsはHBMソース抵抗である。上記の
等式は、Vinが放電の間はVcよりもはるかに小さい
と仮定する。したがって、全体の設計の目的は、Ipe
akの電流に対し、D1、Rd、RbおよびM1を通る
電圧降下をM2のBVdssよりも低く保つことであ
る。
【0029】典型的には、ダイオード接合を通る電圧降
下は0.75Vであり、ダイオード直列抵抗は約2oh
mであり、バス抵抗は約1ohmである。設計で可変の
ものは、組み込みドレインウェル抵抗器、Rbを含むB
IGFETの幅である。Miの幅は、当業者には認識さ
れるであろうが、SPICEといった回路シミュレータ
を用いて確立されてもよい。
下は0.75Vであり、ダイオード直列抵抗は約2oh
mであり、バス抵抗は約1ohmである。設計で可変の
ものは、組み込みドレインウェル抵抗器、Rbを含むB
IGFETの幅である。Miの幅は、当業者には認識さ
れるであろうが、SPICEといった回路シミュレータ
を用いて確立されてもよい。
【0030】図13は、異なる温度でのウェル抵抗器の
IV特性を示す。データの点は、25℃に等しい温度で
測定されたデータを数パーセント内まで再発生したSP
ICE JFETモデルにより生成されたデータに対応
する。N−ウェル抵抗器の飽和特性は、速度飽和を原因
とするかもしれない。この特性は、ESD電流サージに
晒されたNFETのドレインと直列して設けられたとき
電流制限をもたらすため、理想的である。飽和電圧は抵
抗器の長さにより決定されてもよく、約5Vに設定され
た。このようにして、通常の5Vの出力ドライバ動作の
間は、適切に設計された、集積され、分布されたN−ウ
ェル抵抗器は大きくドライブを低減することはないだろ
うが、ESDにより誘起されるなだれに対しては、電流
の流れは制限されるだろう。
IV特性を示す。データの点は、25℃に等しい温度で
測定されたデータを数パーセント内まで再発生したSP
ICE JFETモデルにより生成されたデータに対応
する。N−ウェル抵抗器の飽和特性は、速度飽和を原因
とするかもしれない。この特性は、ESD電流サージに
晒されたNFETのドレインと直列して設けられたとき
電流制限をもたらすため、理想的である。飽和電圧は抵
抗器の長さにより決定されてもよく、約5Vに設定され
た。このようにして、通常の5Vの出力ドライバ動作の
間は、適切に設計された、集積され、分布されたN−ウ
ェル抵抗器は大きくドライブを低減することはないだろ
うが、ESDにより誘起されるなだれに対しては、電流
の流れは制限されるだろう。
【0031】図14は、ウェルドレイン抵抗器を用いた
場合または用いない場合のBIGFETのIV特性(@
Vgs=Vds)を示す。曲線からわかるように、6ボ
ルト以下の電圧の値に対しては、ウェル抵抗器は電流を
わずか数パーセント低減する。したがって、BIGFE
TがVddを約6ボルトに制限することを要求するHB
M性能へウェル抵抗器の効果は取るに足りない。約10
ボルトでは、ウェル抵抗器の飽和特性が加わり、BIG
FETのドレイン電流は約1mA/umで飽和する。抵
抗器がなければ、電流は上昇し続けるのが観測される。
場合または用いない場合のBIGFETのIV特性(@
Vgs=Vds)を示す。曲線からわかるように、6ボ
ルト以下の電圧の値に対しては、ウェル抵抗器は電流を
わずか数パーセント低減する。したがって、BIGFE
TがVddを約6ボルトに制限することを要求するHB
M性能へウェル抵抗器の効果は取るに足りない。約10
ボルトでは、ウェル抵抗器の飽和特性が加わり、BIG
FETのドレイン電流は約1mA/umで飽和する。抵
抗器がなければ、電流は上昇し続けるのが観測される。
【0032】図15は、図3のデバイスのシミュレーシ
ョンにおいて表われる様々な電圧レベルを示す。集積さ
れ分布されたN−ウェル/NFET抵抗器を用いれば、
Vdsは、スナップバックが発生する、12ボルトより
もはるかに低い7.5ボルトに制限される。したがっ
て、NFETドライバ22は、パッドに20ボルトが表
われてもスナップバックモードになる可能性は薄いよう
に思われる。ウェル抵抗器での最大電圧は、パッドの電
圧20ボルトで約13ボルトである。ウェル抵抗器は約
16ボルトでなだれ現象を生じると観測されている。し
たがって、Vddで20ボルトという極端な電圧であっ
ても、BIGFETまたはその集積され分布されたN−
ウェル抵抗器においてなだれを生じさせるには不十分で
ある。結果として、BIGFETに、集積され分布され
たN−ウェル抵抗器を加えることにより、HBM性能に
生じる劣化は取るに足りないものであり、一方BIGF
ETのなだれは防止され、CDMイベントの間のBIG
FETの電流および電圧は制限される。
ョンにおいて表われる様々な電圧レベルを示す。集積さ
れ分布されたN−ウェル/NFET抵抗器を用いれば、
Vdsは、スナップバックが発生する、12ボルトより
もはるかに低い7.5ボルトに制限される。したがっ
て、NFETドライバ22は、パッドに20ボルトが表
われてもスナップバックモードになる可能性は薄いよう
に思われる。ウェル抵抗器での最大電圧は、パッドの電
圧20ボルトで約13ボルトである。ウェル抵抗器は約
16ボルトでなだれ現象を生じると観測されている。し
たがって、Vddで20ボルトという極端な電圧であっ
ても、BIGFETまたはその集積され分布されたN−
ウェル抵抗器においてなだれを生じさせるには不十分で
ある。結果として、BIGFETに、集積され分布され
たN−ウェル抵抗器を加えることにより、HBM性能に
生じる劣化は取るに足りないものであり、一方BIGF
ETのなだれは防止され、CDMイベントの間のBIG
FETの電流および電圧は制限される。
【図1】典型的なシリサイド拡散の断面図である。
【図2】N+領域の周囲で発生するシリサイドの凸凹を
示す図である。
示す図である。
【図3】ESD保護デバイスを有するパッドの概略図で
ある。
ある。
【図4】ESD保護デバイスを有するパッドの概略図で
ある。
ある。
【図5】強固なN+ダイオードの典型的なレイアウト図
である。
である。
【図6】強固なN+ダイオードの断面図である。
【図7】強固なP+ダイオードの断面図である。
【図8】強固なP+ダイオードの典型的なレイアウト図
である。
である。
【図9】この発明に組み入れられるVdd−Vssクラ
ンプの概略図である。
ンプの概略図である。
【図10】BIGFETの典型的なレイアウト図であ
る。
る。
【図11】この発明に従うESD保護回路における分布
され、集積されたN−ウェルドレイン抵抗器を伴い現在
実現される、BIGFET Vdd−Vssの断面図で
ある。
され、集積されたN−ウェルドレイン抵抗器を伴い現在
実現される、BIGFET Vdd−Vssの断面図で
ある。
【図12】HBMモデルおよび入力回路の概略図であ
る。
る。
【図13】異なる温度でのウェル抵抗器のIV特性を示
す図である。
す図である。
【図14】分布され、集積されたN−ウェルドレイン抵
抗器を用いた場合および用いない場合のBIGFETの
Vgs=Vdsを有するIV特性を示す図である。
抗器を用いた場合および用いない場合のBIGFETの
Vgs=Vdsを有するIV特性を示す図である。
【図15】図13でシミュレートされたデバイスに表わ
れる様々な電圧レベルを示す図である。
れる様々な電圧レベルを示す図である。
1 N+ダイオード 2 P+/N−ウェルダイオード 4 N−ウェル抵抗器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジブ・グプタ アメリカ合衆国、92621 カリフォルニア 州、ブレア、ムアパーク・ドライブ、1776 (72)発明者 アディソン・ブルーク・ジョーンズ アメリカ合衆国、92686 カリフォルニア 州、ヨルバ・リンダ、スウィートウォータ ー・プレイス、5742
Claims (20)
- 【請求項1】 複数のコンタクトパッドを有するシリサ
イドで被覆されたN+およびP+領域を採用する集積回
路(「IC」)のための静電破壊(ESD)保護回路で
あって、前記ICは第1のVddと第1のVssと基板
接地とに結合され、 カソードが第1のノードを形成するコンタクトパッドの
うち1つに結合され、アノードが前記基板接地に結合さ
れた第1のN+ダイオードを含み、前記第1のダイオー
ドは、 P- タイプおよびP- オンP+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するN+領域
と、 前記基板の上に堆積され基板接地に接続されたP+領域
と、 前記N+領域を前記P+領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第1の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記N+領域の
周囲を取り囲むN−ウェルとを有する、静電破壊保護回
路。 - 【請求項2】 アノードが前記コンタクトパッドに結合
され、カソードが前記第1のVddに結合されたP+ダ
イオードをさらに含む、請求項1に記載の静電破壊保護
回路。 - 【請求項3】 アノードが前記コンタクトパッドのうち
1つに結合され、カソードが前記第1のVddに結合さ
れた強固なP+ダイオードをさらに含み、前記強固なP
+ダイオードは、 N−ウェル内に堆積されダイオードを形成するP+領域
と、 前記N−ウェル内に堆積されたN+領域と、 P+領域を前記N+領域から絶縁するように形成された
フィールド酸化膜領域と、 P+領域の周囲を囲むように形成されたフィールド注入
とを有する、請求項1に記載の静電破壊保護回路。 - 【請求項4】 ソースが前記第1のVssに結合された
第1のNFETと、 前記第1のNFETのドレイン端子と前記コンタクトパ
ッドとの間に結合され、分布され、集積された第1の抵
抗器とをさらに含み、前記抵抗器は前記第1のNFET
のドレインと同じタイプの極性の軽くドープされたウェ
ルにより形成される、請求項1に記載の静電破壊保護回
路。 - 【請求項5】 ドレインが前記第1のVddに結合され
た第2のNFETと、 前記第2のNFETのソース端子と前記コンタクトパッ
ドとの間に結合され、分布され、集積された第2のウェ
ル抵抗器とをさらに含み、前記抵抗器は前記第2のNF
ETのソースと同じタイプの極性のウェルにより形成さ
れる、請求項4に記載の静電破壊保護回路。 - 【請求項6】 ソースが前記第1のVddに結合され、
ドレインが前記コンタクトパッドに結合されたPFET
をさらに含む、請求項4に記載の静電破壊保護回路。 - 【請求項7】 静電破壊保護回路はさらに、 前記コンタクトパッドと第2のノードとの間に結合され
た抵抗器と、 アノードが第2のVssに局部的に結合され、カソード
が前記第2のノードに局部的に接続された入力保護のた
めの第2のN+ダイオードとを含み、前記第2のN+ダ
イオードは、 P- タイプおよびP- オンP+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するN+領域
と、 前記基板の上に堆積され基板接地に接続されたP+領域
と、 前記N+領域を前記P+領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第1の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記N+領域の
周囲を取り囲むN−ウェルとを有し、静電破壊保護回路
はさらに、 カソードが第2のVddに局部的に接続され、アノード
が前記第2のノードに局部的に接続された入力保護のた
めのP+ダイオードを含む、請求項6に記載の静電破壊
保護回路。 - 【請求項8】 複数のコンタクトパッドを有するシリサ
イドで被覆されたN+およびP+領域を採用する集積回
路(「IC」)のための静電破壊保護回路であって、前
記ICはVddとVssと基板接地とに結合され、コン
タクトパッドの1つでの電圧を予め定められた電流レベ
ルの予め定められたpn接合降伏電圧よりも小さくクラ
ンプするためのクランプを含み、前記クランプは前記V
ddおよびVssの周りに分布され、前記クランプは、 基板接地に結合されたソース端子および前記Vddに結
合されたドレインを有するNFETと、 前記NFETのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合された第
1のキャパシタと、 前記インバータの入力に結合されたドレイン、第1のV
ddに結合されたソース、および基板接地に結合された
ゲートを有するPFETとを含む、静電破壊保護回路。 - 【請求項9】 前記NFETは、ドレイン端子とVdd
との間に形成され、分布され、集積された抵抗器を通し
て前記Vddに結合され、前記抵抗器は前記NFETの
ドレインと同じタイプの極性の軽くドープされたウェル
により形成される、請求項8に記載の静電破壊保護回
路。 - 【請求項10】 前記VddとVssとの間にクランプ
と並列に結合された第2のキャパシタをさらに含み、前
記第2のキャパシタは接地バウンス保護のために予め定
められた高速の立上がり時間を有する、請求項9に記載
の静電破壊保護回路。 - 【請求項11】 第2のキャパシタに対する時定数は1
00ピコ秒よりも小さい、請求項10に記載の静電破壊
保護回路。 - 【請求項12】 複数のコンタクトパッドを有するシリ
サイドで被覆されたN+およびP+領域を採用する集積
回路(「IC」)のための静電破壊保護回路であって、
前記ICはVddとVssと基板接地とに結合され、 ソースが前記Vssに結合された第1のNFETと、 前記第1のNFETのドレイン端子と前記コンタクトパ
ッドのうち1つとの間に結合され、分布され、集積され
た第1のN−ウェル抵抗器とを含む、静電破壊保護回
路。 - 【請求項13】 ドレインが前記Vddに結合された第
2のNFETと、 前記第2のNFETのソース端子と前記コンタクトパッ
ドのうち1つとの間に結合され、分布され、集積された
第2のN−ウェル抵抗器とをさらに含む、請求項12に
記載の静電破壊保護回路。 - 【請求項14】 ソースが前記Vddに結合され、ドレ
インが前記コンタクトパッドのうち1つに結合されたP
FETをさらに含む、請求項12に記載の静電破壊保護
回路。 - 【請求項15】 コンタクトパッドの1つでの電圧を予
め定められた電流レベルの予め定められたpn接合降伏
電圧よりも小さくクランプするためのクランプをさらに
含み、前記クランプはICのI/O電源リングの周りに
分布され、前記クランプは、 基板接地に結合されたソース端子および第1のVddに
結合されたドレインを有するNFETと、 前記NFETのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合された第
1のキャパシタと、 前記インバータの入力に結合されたドレイン、第1のV
ddに結合されたソースおよび基板接地に結合されたゲ
ートを有するPFETとを含む、請求項1に記載の静電
破壊保護回路。 - 【請求項16】 前記NFETは、ドレイン端子と第1
のVddとの間に形成され、分布され、集積されたN−
ウェル抵抗器を通して前記第1のVddに結合される、
請求項15に記載の静電破壊保護回路。 - 【請求項17】 クランプと並列に結合された第2のキ
ャパシタをさらに含み、前記第2のキャパシタはCDM
保護のために予め定められた高速の立上がり時間を有す
る、請求項16に記載の静電破壊保護回路。 - 【請求項18】 第2のキャパシタに対する時定数は1
00ピコ秒よりも小さい、請求項17に記載の静電破壊
保護回路。 - 【請求項19】 複数のコンタクトパッドを有するシリ
サイドで被覆されたN+およびP+領域を採用する集積
回路(「IC」)のための静電破壊保護回路であって、
前記ICは第1のVddとVssと基板接地とに結合さ
れ、 カソードが第1のノードを形成するコンタクトパッドの
うち1つに結合され、アノードが前記基板接地に結合さ
れた第1のN+基板ダイオードを含み、前記第1のN+
ダイオードは、 P- タイプおよびP- オンP+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するN+領域
と、 前記基板の上に堆積され基板接地に接続されたP+領域
と、 前記N+領域を前記P+領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第1のN+ダイオードが前記パ
ッドに印加された予め定められた電圧レベルよりも下で
なだれを起こすことを防止するように前記N+領域の周
囲を取り囲むN−ウェルとを有し、静電破壊保護回路は
さらに、 アノードが前記コンタクトパッドに結合され、カソード
が前記第1のVddに結合されたP+ウェルダイオード
と、 ソースが前記第1のVssに結合された第1のNFET
と、 前記第1のNFETのドレイン端子と前記コンタクトパ
ッドとの間に結合され、分布され、集積された第1のN
−ウェル抵抗器と、 ソースが前記第1のVddに結合され、ドレインが前記
コンタクトパッドのうち1つに結合されたPFETと、 前記コンタクトパッドのうち1つと第2のノードとの間
に結合された抵抗器と、 アノードが第2のVssに局部的に結合され、カソード
が前記第2のノードに局部的に接続された第2のN+基
板ダイオードとを含み、前記第1のN+ダイオードは、 P- タイプおよびP- オンP+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するN+領域
と、 前記基板の上に堆積され基板接地に接続されたP+領域
と、 前記N+領域を前記P+領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第2のN+ダイオードが前記パ
ッドに印加された予め定められた電圧レベルよりも下で
なだれを起こすことを防止するように前記N+領域の周
囲を取り囲むN−ウェルとを有し、静電破壊保護回路は
さらに、 カソードが第2のVddに局部的に結合され、アノード
が前記第2のノードに局部的に接続された第2のP+ウ
ェルダイオードと、 コンタクトパッドの1つでの電圧を予め定められた電流
レベルの予め定められたpn接合降伏電圧よりも小さく
クランプするためのクランプとを含み、前記クランプは
ICのI/O電源リングの周りに分布され、静電破壊保
護回路はさらに、 クランプと並列に結合されたキャパシタを含み、前記キ
ャパシタはCDM保護のための予め定められた高速の時
定数を有する、静電破壊保護回路。 - 【請求項20】 前記第1の強固なN+基板ダイオード
は、 P- タイプおよびP- オンP+ エピタキシャルタイプの
うち一方の基板と、 前記基板の上に堆積されダイオードを形成するN+領域
と、 前記基板の上に堆積され基板接地に接続されたP+領域
と、 前記N+領域を前記P+領域から電気的に絶縁するよう
に形成されたフィールド酸化膜領域と、 前記基板内に形成され、第1の強固なダイオードが前記
パッドに印加された予め定められた電圧レベルよりも下
でなだれを起こすことを防止するように前記N+領域の
周囲を取り囲むN−ウェルとを含み、 前記P+ウェルダイオードは、強固なP+ダイオードで
あり、 N−ウェル内に堆積されダイオードを形成するP+領域
と、 P+領域を絶縁するように形成されたフィールド酸化膜
領域と、 P+領域の周囲を取り囲むように形成されたフィールド
注入とを有し、前記クランプは、 基板接地に結合されたソース端子および分布され集積さ
れたN−ウェル抵抗器を通して前記第1のVddに結合
されたドレイン端子を有するNFETと、 前記NFETのゲートに結合された出力端子を有するイ
ンバータと、 前記インバータの入力と基板接地との間に結合されたキ
ャパシタと、 前記インバータの入力に結合されたドレイン、第1のV
ddに結合されたソースおよび基板接地に結合されたゲ
ートを有するPFETとを備える、請求項19に記載の
静電破壊保護回路。
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