JPH1187511A - 半導体装置のコンタクトプラグ形成及び絶縁膜平坦化方法 - Google Patents
半導体装置のコンタクトプラグ形成及び絶縁膜平坦化方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 絶縁膜の平坦化の厚さを減らす半導体製造方
法を提供する。 【解決手段】 セル領域と、導電膜パターン１２の形成
されていないスペース領域とを有する半導体基板１０上
に絶縁膜層１４，１５を形成する工程と、絶縁膜層上に
第１層間絶縁膜１８を形成する工程と、これをエッチン
グする工程と、スペース領域に第１層間絶縁膜１８が所
定の厚さに残し、これを含む半導体基板１０上に第２層
間絶縁膜２０を形成する工程と、第２層間絶縁膜は平坦
化された上部表面を有しセル領域の導電膜パターン１２
の間の半導体基板１０が露出するよう第２層間絶縁膜２
０をエッチングしてコンタクトホール２２を形成する工
程と、これを含む半導体基板１０上に第２の導電膜２４
を形成し、コンタクトホール２２を充填する工程と、第
２の導電膜２４及び第２層間絶縁膜２０とを単一平坦化
工程でエッチングしてコンタクトプラグ２４ａを形成す
る工程とを含む。
法を提供する。 【解決手段】 セル領域と、導電膜パターン１２の形成
されていないスペース領域とを有する半導体基板１０上
に絶縁膜層１４，１５を形成する工程と、絶縁膜層上に
第１層間絶縁膜１８を形成する工程と、これをエッチン
グする工程と、スペース領域に第１層間絶縁膜１８が所
定の厚さに残し、これを含む半導体基板１０上に第２層
間絶縁膜２０を形成する工程と、第２層間絶縁膜は平坦
化された上部表面を有しセル領域の導電膜パターン１２
の間の半導体基板１０が露出するよう第２層間絶縁膜２
０をエッチングしてコンタクトホール２２を形成する工
程と、これを含む半導体基板１０上に第２の導電膜２４
を形成し、コンタクトホール２２を充填する工程と、第
２の導電膜２４及び第２層間絶縁膜２０とを単一平坦化
工程でエッチングしてコンタクトプラグ２４ａを形成す
る工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のコン
タクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）形成及び絶
縁膜平坦化方法に関するものであり、より詳しくは、単
一（ｓｉｎｇｌｅ）ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程でコンタク
トプラグを形成し、絶縁膜を平坦化させ、又絶縁膜ＣＭ
Ｐ量を減らす半導体装置のコンタクトプラグ形成及び絶
縁膜平坦化方法に関するものである。
タクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）形成及び絶
縁膜平坦化方法に関するものであり、より詳しくは、単
一（ｓｉｎｇｌｅ）ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程でコンタク
トプラグを形成し、絶縁膜を平坦化させ、又絶縁膜ＣＭ
Ｐ量を減らす半導体装置のコンタクトプラグ形成及び絶
縁膜平坦化方法に関するものである。
【０００２】
【従来の技術】半導体素子が、高集積化されるによって
写真蝕刻工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）の
マジーン（ｍａｒｇｉｎ）を確保し、配線（ｍｅｔａｌ
ｌｉｎｅ）長さを最小化させるため、絶縁膜及び導電
膜の平坦化が要求される。
写真蝕刻工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）の
マジーン（ｍａｒｇｉｎ）を確保し、配線（ｍｅｔａｌ
ｌｉｎｅ）長さを最小化させるため、絶縁膜及び導電
膜の平坦化が要求される。
【０００３】絶縁膜平坦化方法として、ＢＰＳＧリフロ
ー（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａ
ｓｓ ｒｅｆｌｏｗ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）、フォトレジストエッチバック（Ｐｈｏｔｏｒ
ｅｓｉｓｔ ｅｔｃｈ ｂａｃｋ）、そしてＣＭＰ工程
等が使用されている。
ー（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａ
ｓｓ ｒｅｆｌｏｗ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）、フォトレジストエッチバック（Ｐｈｏｔｏｒ
ｅｓｉｓｔ ｅｔｃｈ ｂａｃｋ）、そしてＣＭＰ工程
等が使用されている。
【０００４】このうち、ＣＭＰ工程は、リフロー工程、
又はエッチバック工程で達成できない広いスペース領域
（ｓｐａｃｅ ｒｅｇｉｏｎ）に対してグローバル（ｇ
ｌｏｂａｌ）な平坦化及び低温平坦化工程を行うことが
できるため、次世代半導体素子の有力な平坦化技術で浮
かび上がっている。
又はエッチバック工程で達成できない広いスペース領域
（ｓｐａｃｅ ｒｅｇｉｏｎ）に対してグローバル（ｇ
ｌｏｂａｌ）な平坦化及び低温平坦化工程を行うことが
できるため、次世代半導体素子の有力な平坦化技術で浮
かび上がっている。
【０００５】一方、導電膜平坦化工程は、主にＣＭＰ工
程を通してコンタクトプラグ形成及び配線形成のため使
用される。
程を通してコンタクトプラグ形成及び配線形成のため使
用される。
【０００６】一般的な層間絶縁膜（ＩｎｔｅｒＬａｙｅ
ｒ Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）平坦化工程及びコ
ンタクトプラグ形成工程は、次のようである。まずＢＰ
ＳＧ等の絶縁膜に対してＣＭＰ工程を行ってその上部表
面を平坦化させ、続いて、絶縁膜をエッチングしてコン
タクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）を形成す
る。そしてコンタクトホール内をポリシリコン膜で充填
（オーバフィル：ｏｖｅｒｆｉｌｌ）した後、ポリシリ
コン膜に対してＣＭＰ工程を行うと、コンタクトプラグ
が形成される。
ｒ Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）平坦化工程及びコ
ンタクトプラグ形成工程は、次のようである。まずＢＰ
ＳＧ等の絶縁膜に対してＣＭＰ工程を行ってその上部表
面を平坦化させ、続いて、絶縁膜をエッチングしてコン
タクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）を形成す
る。そしてコンタクトホール内をポリシリコン膜で充填
（オーバフィル：ｏｖｅｒｆｉｌｌ）した後、ポリシリ
コン膜に対してＣＭＰ工程を行うと、コンタクトプラグ
が形成される。
【０００７】上述のような従来の半導体装置のコンタク
トプラグ形成及び絶縁膜平坦化方法は、絶縁膜ＣＭＰ工
程が導電膜ＣＭＰ工程より先に行われる工程であるた
め、次のような問題が発生される。即ち絶縁膜ＣＭＰ工
程時、絶縁膜上に研磨材の粒子によるマイクロスクラッ
チ（ｍｉｃｒｏ ｓｃｒａｔｃｈ）及びピッチング（ｐ
ｉｔｔｉｎｇ）等の欠陥を発生させるが、後続導電膜形
成工程時、欠陥部位に導電膜が浸透されて配線間のブリ
ッジ（ｂｒｉｄｇｅ）現象を起こすようになる。これは
素子の信頼性（ｒｅｌｉａｂｉｌｉｔｙ）及び収率（ｙ
ｉｅｌｄ）等を低下させる。
トプラグ形成及び絶縁膜平坦化方法は、絶縁膜ＣＭＰ工
程が導電膜ＣＭＰ工程より先に行われる工程であるた
め、次のような問題が発生される。即ち絶縁膜ＣＭＰ工
程時、絶縁膜上に研磨材の粒子によるマイクロスクラッ
チ（ｍｉｃｒｏ ｓｃｒａｔｃｈ）及びピッチング（ｐ
ｉｔｔｉｎｇ）等の欠陥を発生させるが、後続導電膜形
成工程時、欠陥部位に導電膜が浸透されて配線間のブリ
ッジ（ｂｒｉｄｇｅ）現象を起こすようになる。これは
素子の信頼性（ｒｅｌｉａｂｉｌｉｔｙ）及び収率（ｙ
ｉｅｌｄ）等を低下させる。
【０００８】又、数回のＣＭＰ工程は、工程単価を増加
させるようになる。
させるようになる。
【０００９】上述のような問題点を解決するため、絶縁
膜の平坦化と導電膜の平坦化によるコンタクトプラグを
１回に形成する半導体装置の製造方法が１９９０年９月
１１日付に特許登録された“ＶＩＡ−ＦＩＬＬＩＮＧ
ＡＮＤ ＰＬＡＮＡＲＩＺＡＴＩＯＮ ＴＥＣＨＮＩＱ
ＵＥ”（米国特許番号４，９５６，３１３）に紹介され
たものがある。
膜の平坦化と導電膜の平坦化によるコンタクトプラグを
１回に形成する半導体装置の製造方法が１９９０年９月
１１日付に特許登録された“ＶＩＡ−ＦＩＬＬＩＮＧ
ＡＮＤ ＰＬＡＮＡＲＩＺＡＴＩＯＮ ＴＥＣＨＮＩＱ
ＵＥ”（米国特許番号４，９５６，３１３）に紹介され
たものがある。
【００１０】しかし、半導体装置の製造方法は、導電膜
パターンの形成された領域と導電膜パターンの形成され
ていないスペース領域のトポロジー（ｔｏｐｏｌｏｇ
ｙ）の差によって絶縁膜の厚さを増加させなければなら
ないという問題点が発生する。これは、コンタクトホー
ル形成時、絶縁膜のエッチング深さ、即ちコンタクト段
差を増加させ、絶縁膜ＣＭＰ量を増加させるという問題
点が発生する。
パターンの形成された領域と導電膜パターンの形成され
ていないスペース領域のトポロジー（ｔｏｐｏｌｏｇ
ｙ）の差によって絶縁膜の厚さを増加させなければなら
ないという問題点が発生する。これは、コンタクトホー
ル形成時、絶縁膜のエッチング深さ、即ちコンタクト段
差を増加させ、絶縁膜ＣＭＰ量を増加させるという問題
点が発生する。
【００１１】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものであり、スペース
領域に選択的に所定の厚さの絶縁膜を形成するによっ
て、幅の比較的小さい導電膜パターンが稠密に形成され
た領域とスペース領域に形成される層間絶縁膜の上部表
面を平坦化させることができる半導体装置のコンタクト
プラグ形成及び層間絶縁膜平坦化方法を提供することが
その目的である。
問題点を解決するため提案されたものであり、スペース
領域に選択的に所定の厚さの絶縁膜を形成するによっ
て、幅の比較的小さい導電膜パターンが稠密に形成され
た領域とスペース領域に形成される層間絶縁膜の上部表
面を平坦化させることができる半導体装置のコンタクト
プラグ形成及び層間絶縁膜平坦化方法を提供することが
その目的である。
【００１２】本発明の他の目的は、コンタクトプラグ形
成及び層間絶縁膜の平坦化を同時に行うことができ、コ
ンタクトプラグ形成時層間絶縁膜の研磨厚さを減らすこ
とができる半導体装置のコンタクトプラグ形成及び層間
絶縁膜の平坦化方法提供することである。
成及び層間絶縁膜の平坦化を同時に行うことができ、コ
ンタクトプラグ形成時層間絶縁膜の研磨厚さを減らすこ
とができる半導体装置のコンタクトプラグ形成及び層間
絶縁膜の平坦化方法提供することである。
【００１３】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のコンタクトプラグ形
成及び絶縁膜平坦化方法は、導電膜パターンの形成され
たセル領域と、導電膜パターンの形成されていないスペ
ース領域とを有する半導体基板上に絶縁膜層を形成する
工程と、絶縁膜層上に第１層間絶縁膜を形成する工程
と、第１層間絶縁膜をエッチングする工程と、スペース
領域に第１層間絶縁膜が所定の厚さに残す工程と、第１
層間絶縁膜を含む半導体基板上に第２層間絶縁膜を形成
する工程と、第２層間絶縁膜の上部表面を平坦化する工
程とを有し、セル領域の導電膜パターンの間の半導体基
板が露出されるように第２層間絶縁膜をエッチングして
いコンタクトホールを形成する工程と、コンタクトホー
ル含む半導体基板上に、第２の導電膜を形成し、コンタ
クトホールを充填（オーバフィル）する工程と、第２の
導電膜及び第２層間絶縁膜の上部表面を平坦化させてコ
ンタクトプラグを形成する工程を含む。
めの本発明によると、半導体装置のコンタクトプラグ形
成及び絶縁膜平坦化方法は、導電膜パターンの形成され
たセル領域と、導電膜パターンの形成されていないスペ
ース領域とを有する半導体基板上に絶縁膜層を形成する
工程と、絶縁膜層上に第１層間絶縁膜を形成する工程
と、第１層間絶縁膜をエッチングする工程と、スペース
領域に第１層間絶縁膜が所定の厚さに残す工程と、第１
層間絶縁膜を含む半導体基板上に第２層間絶縁膜を形成
する工程と、第２層間絶縁膜の上部表面を平坦化する工
程とを有し、セル領域の導電膜パターンの間の半導体基
板が露出されるように第２層間絶縁膜をエッチングして
いコンタクトホールを形成する工程と、コンタクトホー
ル含む半導体基板上に、第２の導電膜を形成し、コンタ
クトホールを充填（オーバフィル）する工程と、第２の
導電膜及び第２層間絶縁膜の上部表面を平坦化させてコ
ンタクトプラグを形成する工程を含む。
【００１４】この方法の望ましい実施の形態において、
絶縁膜層は、シリコン窒化膜と、このシリコン窒化膜上
にエッチング停止用絶縁膜及びキャッピング膜のうち、
ある１つが形成された多層膜である。
絶縁膜層は、シリコン窒化膜と、このシリコン窒化膜上
にエッチング停止用絶縁膜及びキャッピング膜のうち、
ある１つが形成された多層膜である。
【００１５】この方法の望ましい実施の形態において、
第１層間絶縁膜は、ＳＯＧ系列の膜である。
第１層間絶縁膜は、ＳＯＧ系列の膜である。
【００１６】この方法の望ましい実施の形態において、
第２層間絶縁膜は、ドーピングされたグラス膜である。
第２層間絶縁膜は、ドーピングされたグラス膜である。
【００１７】この方法に望ましい実施の形態において、
第１層間絶縁膜は、第２層間絶縁膜の厚さを減らす。
第１層間絶縁膜は、第２層間絶縁膜の厚さを減らす。
【００１８】この方法の望ましい実施の形態において、
導電膜は、ドーピングされたポリシリコン膜、Ｗ膜、Ａ
ｌ膜、そしてＣｕ膜のうち、ある１つである。
導電膜は、ドーピングされたポリシリコン膜、Ｗ膜、Ａ
ｌ膜、そしてＣｕ膜のうち、ある１つである。
【００１９】この方法の望ましい実施の形態において、
平坦化工程は、ＣＭＰ工程である。
平坦化工程は、ＣＭＰ工程である。
【００２０】上述の目的を達成するための本発明による
と、半導体装置のコンタクトプラグ形成及び絶縁膜平坦
化方法は、半導体基板上に互い別の幅を有する導電膜パ
ターンが形成された第１及び第２セル領域と、第１セル
領域の導電膜パターンの幅及び導電膜パターンの間の領
域の幅が第２セル領域の導電膜パターンの幅より相対的
に小さいし、導電膜パターンの幅より相対的に大きい幅
を有するスペース領域を有する半導体装置のコンタクト
プラグ形成及び絶縁膜平坦化方法において、半導体基板
上に第１及び第２絶縁膜、そして第３絶縁膜を順次的に
形成する工程と、第３絶縁膜をエッチングする工程と、
スペース領域及び第２セル領域の第３絶縁膜が所定の厚
さで残し、第３絶縁膜を含む半導体基板上にドーピング
されたグラス層を形成する工程と、スペース領域及び第
１セル領域に形成され、ドーピングされたグラス層は、
平坦化された上部表面を有し、第１セル領域の導電膜パ
ターンの間の半導体基板が露出されるようにドーピング
されたグラス層をエッチングしてコンタクトホールを形
成する工程と、コンタクトホールを含んで半導体基板上
に第２の導電膜を形成するが、コンタクトホールをオー
バフィルさせる工程と、第２の導電膜と第２セル領域の
トーピングされたグラス層の上部表面を平坦化させてコ
ンタクトプラグを形成する工程を含む。
と、半導体装置のコンタクトプラグ形成及び絶縁膜平坦
化方法は、半導体基板上に互い別の幅を有する導電膜パ
ターンが形成された第１及び第２セル領域と、第１セル
領域の導電膜パターンの幅及び導電膜パターンの間の領
域の幅が第２セル領域の導電膜パターンの幅より相対的
に小さいし、導電膜パターンの幅より相対的に大きい幅
を有するスペース領域を有する半導体装置のコンタクト
プラグ形成及び絶縁膜平坦化方法において、半導体基板
上に第１及び第２絶縁膜、そして第３絶縁膜を順次的に
形成する工程と、第３絶縁膜をエッチングする工程と、
スペース領域及び第２セル領域の第３絶縁膜が所定の厚
さで残し、第３絶縁膜を含む半導体基板上にドーピング
されたグラス層を形成する工程と、スペース領域及び第
１セル領域に形成され、ドーピングされたグラス層は、
平坦化された上部表面を有し、第１セル領域の導電膜パ
ターンの間の半導体基板が露出されるようにドーピング
されたグラス層をエッチングしてコンタクトホールを形
成する工程と、コンタクトホールを含んで半導体基板上
に第２の導電膜を形成するが、コンタクトホールをオー
バフィルさせる工程と、第２の導電膜と第２セル領域の
トーピングされたグラス層の上部表面を平坦化させてコ
ンタクトプラグを形成する工程を含む。
【００２１】この方法の望ましい実施の形態において、
第３絶縁膜は、ＳＯＧ系列の膜である。
第３絶縁膜は、ＳＯＧ系列の膜である。
【００２２】この方法の望ましい実施の形態において、
第１セル領域の導電膜パターンの間に形成された第３絶
縁膜は、別の領域に形成された第３絶縁膜よりエッチン
グ速度比が相対的に大きい。
第１セル領域の導電膜パターンの間に形成された第３絶
縁膜は、別の領域に形成された第３絶縁膜よりエッチン
グ速度比が相対的に大きい。
【００２３】この方法の望ましい実施の形態において、
第３絶縁膜は、ドーングされたグラス層の形成厚さを減
らす。
第３絶縁膜は、ドーングされたグラス層の形成厚さを減
らす。
【００２４】この方法の望ましい実施の形態において、
導電膜は、ドーングされたポリシリコン膜、Ｗ膜、Ａｌ
膜、そしてＣｕ膜のうちの、いずれか１つである。
導電膜は、ドーングされたポリシリコン膜、Ｗ膜、Ａｌ
膜、そしてＣｕ膜のうちの、いずれか１つである。
【００２５】この方法の望ましい実施の形態において、
平坦化工程は、ＣＭＰ工程である。
平坦化工程は、ＣＭＰ工程である。
【００２６】本発明による半導体装置のコンタクトプラ
グ形成及び絶縁膜平坦化方法は、コンタクトプラグと絶
縁膜平坦化が１回に行うようにし、絶縁膜ＣＭＰ量を減
らすことができる。
グ形成及び絶縁膜平坦化方法は、コンタクトプラグと絶
縁膜平坦化が１回に行うようにし、絶縁膜ＣＭＰ量を減
らすことができる。
【００２７】
【発明の実施の形態】以下、図１から図７までを参照し
て本発明の実施の形態を詳細に説明する。
て本発明の実施の形態を詳細に説明する。
【００２８】図１から図７までは、本発明の実施の形態
として示した半導体装置のコンタクトプラグ２４ａの形
成及び絶縁膜平坦化方法を順次的に示す半導体基板１０
の垂直断面図である。
として示した半導体装置のコンタクトプラグ２４ａの形
成及び絶縁膜平坦化方法を順次的に示す半導体基板１０
の垂直断面図である。
【００２９】図１を参照すると、半導体装置のコンタク
トプラグ２４ａ形成及び絶縁膜平坦化方法は、まずゲー
トライン（ｇａｔｅ ｌｉｎｅ）等の導電膜パターン１
２ａ、１２ｂの形成されたセル（ｃｅｌｌ）領域ａ１、
ａ２と導電膜パターン１２ａ、１２ｂの形成されていな
いスペース領域ｂを含み、半導体基板１０上に絶縁膜１
４、１５を形成する。より詳しくは、導電膜パターン１
２ａ、１２ｂの上部及び両側にシリコン窒化膜ＳｉＮ等
で絶縁膜１４を形成した後、この絶縁膜１４を含んで半
導体基板１０上にエッチング停止膜（ｅｔｃｈｓｔｏｐ
ｐｉｎｇ ｌａｙｅｒ）、又はキャッピング膜（ｃａｐ
ｐｉｎｇ ｌａｙｅｒ）として使用される絶縁膜１５を
形成する。
トプラグ２４ａ形成及び絶縁膜平坦化方法は、まずゲー
トライン（ｇａｔｅ ｌｉｎｅ）等の導電膜パターン１
２ａ、１２ｂの形成されたセル（ｃｅｌｌ）領域ａ１、
ａ２と導電膜パターン１２ａ、１２ｂの形成されていな
いスペース領域ｂを含み、半導体基板１０上に絶縁膜１
４、１５を形成する。より詳しくは、導電膜パターン１
２ａ、１２ｂの上部及び両側にシリコン窒化膜ＳｉＮ等
で絶縁膜１４を形成した後、この絶縁膜１４を含んで半
導体基板１０上にエッチング停止膜（ｅｔｃｈｓｔｏｐ
ｐｉｎｇ ｌａｙｅｒ）、又はキャッピング膜（ｃａｐ
ｐｉｎｇ ｌａｙｅｒ）として使用される絶縁膜１５を
形成する。
【００３０】この時、導電膜パターン１２ａ、１２ｂ
は、各々絶縁膜（図示せず）を間に設けて、半導体基板
１０上に形成されることができる。
は、各々絶縁膜（図示せず）を間に設けて、半導体基板
１０上に形成されることができる。
【００３１】セル領域ａ１、ａ２の導電膜パターン１２
ａ、１２ｂは、互い別の幅を有するように形成されてい
るし、セル領域ａ１の導電膜パターン１２ａが相対的に
稠密に形成されている。
ａ、１２ｂは、互い別の幅を有するように形成されてい
るし、セル領域ａ１の導電膜パターン１２ａが相対的に
稠密に形成されている。
【００３２】換言すれば、セル領域ａ１の導電膜パター
ン１２ａの間の幅ｃが別のセル領域ａ２の導電膜パター
ン１２ｂの間の幅より相対的に小さい。
ン１２ａの間の幅ｃが別のセル領域ａ２の導電膜パター
ン１２ｂの間の幅より相対的に小さい。
【００３３】又、導電膜パターン１２ａ、１２ｂの形成
されていないスペース領域ｂは、導電膜パターン１２
ａ、１２ｂより相対的に大きい幅である１μｍ以上の広
い幅を有する。
されていないスペース領域ｂは、導電膜パターン１２
ａ、１２ｂより相対的に大きい幅である１μｍ以上の広
い幅を有する。
【００３４】図２において、絶縁膜１５上にＳＯＧ（Ｓ
ｐｉｎ Ｏｎ Ｇｌａｓｓ）系列の絶縁膜であるＨＳＱ
（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅ Ｑｕｉｏｘａｎｅ）
膜１８を形成した後、Ｎ2雰囲気で約７５０℃、３０分
間熱処理する。
ｐｉｎ Ｏｎ Ｇｌａｓｓ）系列の絶縁膜であるＨＳＱ
（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅ Ｑｕｉｏｘａｎｅ）
膜１８を形成した後、Ｎ2雰囲気で約７５０℃、３０分
間熱処理する。
【００３５】そして、ＨＳＱ膜１８を湿式エッチングで
除去すると、図３に図示されたように、スペース領域ｂ
と比較的広い幅を有する導電膜パターン１２ｂが形成さ
れたセル領域ａ２を除外したあまり部分に対してＨＳＱ
膜１８が全部除去される。
除去すると、図３に図示されたように、スペース領域ｂ
と比較的広い幅を有する導電膜パターン１２ｂが形成さ
れたセル領域ａ２を除外したあまり部分に対してＨＳＱ
膜１８が全部除去される。
【００３６】この時、導電膜パターン１２ａが稠密に形
成されたセル領域ａ１は、その表面積が広いし、導電膜
パターン１２ａの間の領域ｃに形成されたＨＳＱ膜１８
が熱処理影響を相対的に少し及ばれて湿式エッチング時
素早くエッチングされる。
成されたセル領域ａ１は、その表面積が広いし、導電膜
パターン１２ａの間の領域ｃに形成されたＨＳＱ膜１８
が熱処理影響を相対的に少し及ばれて湿式エッチング時
素早くエッチングされる。
【００３７】図４を参照すると、ＨＳＱ膜１８を含ん
で、絶縁膜層１４，１５上にフロー（ｆｌｏｗ）できる
層間絶縁膜として、ＢＰＳＧ等のドピングされたグラス
（ｇｌａｓｓ）層２０を形成する。この時、ＢＰＳＧ膜
は、５ｗｔ％の硼素（Ｂｏｒｏｎ）と５ｗｔ％リン（Ｐ
ｈｏｓｐｈｏｒｏｕｓ）の含まれた膜として、約３，５
００オングストロームの厚さで形成する。
で、絶縁膜層１４，１５上にフロー（ｆｌｏｗ）できる
層間絶縁膜として、ＢＰＳＧ等のドピングされたグラス
（ｇｌａｓｓ）層２０を形成する。この時、ＢＰＳＧ膜
は、５ｗｔ％の硼素（Ｂｏｒｏｎ）と５ｗｔ％リン（Ｐ
ｈｏｓｐｈｏｒｏｕｓ）の含まれた膜として、約３，５
００オングストロームの厚さで形成する。
【００３８】そしてＮ2雰囲気で約８３０℃、３０分程
度熱処理すると、比較的狭い幅を有する導電膜パターン
１２ａの形成されたセル領域ａ１と広いスペース領域ｂ
に形成され、ドピングされたグラス層２０が平坦な上部
表面を有するようになる。即ち、まず形成されたＨＳＱ
膜１８によって絶縁膜２０の平坦化が局部的にできるよ
うになる。
度熱処理すると、比較的狭い幅を有する導電膜パターン
１２ａの形成されたセル領域ａ１と広いスペース領域ｂ
に形成され、ドピングされたグラス層２０が平坦な上部
表面を有するようになる。即ち、まず形成されたＨＳＱ
膜１８によって絶縁膜２０の平坦化が局部的にできるよ
うになる。
【００３９】このように、ＢＰＳＧ単一膜を使用しない
で、ＢＰＳＧ膜をＨＳＱ膜と共に使用するによって、Ｂ
ＰＳＧ膜の形成厚さを減らすことができる。従ってセル
領域ａ１に形成されるＢＰＳＧ膜の厚さも減少されてコ
ンタクト段差が減らすようになり、後続工程での絶縁膜
２０のＣＭＰ量を減らすことができるようになる。
で、ＢＰＳＧ膜をＨＳＱ膜と共に使用するによって、Ｂ
ＰＳＧ膜の形成厚さを減らすことができる。従ってセル
領域ａ１に形成されるＢＰＳＧ膜の厚さも減少されてコ
ンタクト段差が減らすようになり、後続工程での絶縁膜
２０のＣＭＰ量を減らすことができるようになる。
【００４０】図５は、ＢＰＳＧ膜上にコンタクトプラグ
２４ａを形成するため、比較的狭い幅を有する導電膜パ
ターン１２ａが形成されたセル領域ａ１にコンタクトホ
ール２２を形成した半導体基板１０の垂直断面図であ
る。
２４ａを形成するため、比較的狭い幅を有する導電膜パ
ターン１２ａが形成されたセル領域ａ１にコンタクトホ
ール２２を形成した半導体基板１０の垂直断面図であ
る。
【００４１】この時、コンタクトホール２２は、比較的
狭い幅を有する導電膜パターン１２ａの間に半導体基板
１０が露出されるように形成されている。
狭い幅を有する導電膜パターン１２ａの間に半導体基板
１０が露出されるように形成されている。
【００４２】図６において、コンタクトホール２２を含
んで半導体基板１０上にコンタクトホール２２が充填
（オーバフィル）されるように第２の導電膜２４を形成
する。
んで半導体基板１０上にコンタクトホール２２が充填
（オーバフィル）されるように第２の導電膜２４を形成
する。
【００４３】この時、第２の導電膜２４は、ドーピング
されたポリシリコン膜、Ｗ膜、Ａｌ膜、そしてＣｕ膜等
が使用される。
されたポリシリコン膜、Ｗ膜、Ａｌ膜、そしてＣｕ膜等
が使用される。
【００４４】最後に、第２の導電膜２４とその下部のト
ーピングされたグラス層２０、特に比較的大きい幅を有
する導電膜パターン１２ｂ上に形成され、ドーピングさ
れたグラス層２０を、ＣＭＰ等の平坦化工程でエッチン
グすると、図７に図示されたように、コンタクトプラグ
２４ａが形成されると同時にドーピングされたグラス２
０の上部表面が平坦化される。
ーピングされたグラス層２０、特に比較的大きい幅を有
する導電膜パターン１２ｂ上に形成され、ドーピングさ
れたグラス層２０を、ＣＭＰ等の平坦化工程でエッチン
グすると、図７に図示されたように、コンタクトプラグ
２４ａが形成されると同時にドーピングされたグラス２
０の上部表面が平坦化される。
【００４５】上述のような半導体装置のコンタクトプラ
グ形成及び絶縁膜平坦化方法は、絶縁膜と導電膜を１回
のＣＭＰ工程でエッチングしてコンタクトプラグと絶縁
膜平坦化を同時に行うことができる。又、コンタクトプ
ラグの形成されるセル領域と比較的広い幅を有するスペ
ース領域の層間絶縁膜の上部表面を絶縁膜形成工程で平
坦化させるによって、トポロジーを緩和させ、絶縁膜Ｃ
ＭＰ量を減らすようになる。
グ形成及び絶縁膜平坦化方法は、絶縁膜と導電膜を１回
のＣＭＰ工程でエッチングしてコンタクトプラグと絶縁
膜平坦化を同時に行うことができる。又、コンタクトプ
ラグの形成されるセル領域と比較的広い幅を有するスペ
ース領域の層間絶縁膜の上部表面を絶縁膜形成工程で平
坦化させるによって、トポロジーを緩和させ、絶縁膜Ｃ
ＭＰ量を減らすようになる。
【００４６】
【発明の効果】本発明は、絶縁膜を１回のＣＭＰ工程で
同時に平坦化させることができ、絶縁膜の上部表面を平
坦化させ、その厚さを減らすによって、コンタクト段差
を減らすことができ、絶縁膜ＣＭＰ量を減らすことがで
きる効果がある。
同時に平坦化させることができ、絶縁膜の上部表面を平
坦化させ、その厚さを減らすによって、コンタクト段差
を減らすことができ、絶縁膜ＣＭＰ量を減らすことがで
きる効果がある。
【図１】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図２】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図３】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図４】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図５】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図６】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
【図７】 本発明の実施の形態による半導体装置のコン
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
タクトプラグ形成及び絶縁膜平坦化方法を順次的に示す
半導体基板の垂直断面図である。
１０：半導体基板 １２：導電膜パターン １４，１５：絶縁膜層 １８：第１層間絶縁膜 ２０：第２層間絶縁膜 ２２：コンタクトホール ２４：第２の導電膜 ２４ａ：コンタクトプラグ
Claims (5)
- 【請求項１】 導電膜パターンが形成されたセル領域
と、前記導電膜パターンが形成されていないスペース領
域とを有する半導体基板上に前記導電膜パターンを囲む
絶縁膜層を形成する工程と、 前記絶縁膜層上に第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜をエッチングして前記スペース領域
に前記第１層間絶縁膜を所定の厚さで残す工程と、 前記第１層間絶縁膜を含む半導体基板上に第２層間絶縁
膜を形成し、前記第２層間絶縁膜の上部表面を平坦化す
る工程と、 前記セル領域の導電膜パターンの間の半導体基板が露出
されるように前記第２層間絶縁膜をエッチングしてコン
タクトホールを形成する工程と、 前記コンタクトホールを含む半導体基板上に、第２の導
電膜を形成し、前記コンタクトホールを充填（オーバフ
ィル：ｏｖｅｒｆｉｌｌ）する工程と、 前記第２の導電膜と前記第２層間絶縁膜膜との上部表面
を平坦化してコンタクトプラグを形成する工程とを含む
ことを特徴とする半導体装置のコンタクトプラグ形成及
び絶縁膜平坦化方法。 - 【請求項２】 前記第１層間絶縁膜は、ＳＯＧ系列の膜
であることを特徴とする請求項１に記載の半導体装置の
コンタクトプラグ形成及び絶縁膜平坦化方法。 - 【請求項３】 前記第２層間絶縁膜は、ドーピングされ
たグラス膜であることを特徴とする請求項１に記載の半
導体装置のコンタクトプラグ形成及び絶縁膜平坦化方
法。 - 【請求項４】 前記第２の導電膜は、ドーピングされた
ポリシリコン膜、Ｗ膜、Ａｌ膜、そしてＣｕ膜のうち、
いずれか１つであることを特徴とする請求項１に記載の
半導体装置のコンタクトプラグ形成及び絶縁膜平坦化方
法。 - 【請求項５】 前記平坦化工程は、ＣＭＰ工程であるこ
とを特徴とする請求項１に記載の半導体装置のコンタク
トプラグ形成及び絶縁膜平坦化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970033340A KR100254567B1 (ko) | 1997-07-16 | 1997-07-16 | 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법 |
| KR199733340 | 1997-07-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187511A true JPH1187511A (ja) | 1999-03-30 |
Family
ID=19514818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200880A Pending JPH1187511A (ja) | 1997-07-16 | 1998-07-15 | 半導体装置のコンタクトプラグ形成及び絶縁膜平坦化方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1187511A (ja) |
| KR (1) | KR100254567B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102922415A (zh) * | 2011-08-10 | 2013-02-13 | 无锡华润上华科技有限公司 | 延长研磨垫使用周期的化学机械研磨方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7411215B2 (en) | 2002-04-15 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| KR101046717B1 (ko) * | 2003-12-22 | 2011-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 자기정렬콘택 형성 방법 |
| KR100889558B1 (ko) * | 2007-09-05 | 2009-03-23 | 주식회사 동부하이텍 | 반도체소자의 층간절연막 형성방법 |
-
1997
- 1997-07-16 KR KR1019970033340A patent/KR100254567B1/ko not_active IP Right Cessation
-
1998
- 1998-07-15 JP JP10200880A patent/JPH1187511A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102922415A (zh) * | 2011-08-10 | 2013-02-13 | 无锡华润上华科技有限公司 | 延长研磨垫使用周期的化学机械研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990010537A (ko) | 1999-02-18 |
| KR100254567B1 (ko) | 2000-05-01 |
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