KR101046717B1 - 반도체 소자의 자기정렬콘택 형성 방법 - Google Patents

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Abstract

본 발명은 SAC 식각 공정을 적용한 콘택 형성 공정시 웨이퍼의 부위에 따른 증착속도와 연마율 및 식각율의 차이로 인한 불량 발생을 억제할 수 있는 반도체 소자의 SAC 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 전도막 위에 하드마스크가 적층된 구조를 갖는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴을 포함하는 기판 전면에 층간절연막을 증착하는 단계; 웨이퍼의 가장자리에서 상기 하드마스크가 노출되는 타겟으로 연마 공정을 실시하여 상기 층간절연막을 부분적으로 평탄화시키는 단계; 상기 층간절연막을 증착 및 연마하는 단계에서 발생된 웨이퍼 가장자리와 웨이퍼 중앙 부분의 단차를 완화시키기 위해 상기 층간절연막 상에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 유동성 절연막 및 상기 층간절연막을 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자의 자기정렬콘택 형성 방법을 제공한다.
콘택 패드, SAC(Self Align Contact), 유동성 절연막, 하드마스크, SAC 페일, 게이트 하드마스크, CMP(Chemical Mechanical Polishing).

Description

반도체 소자의 자기정렬콘택 형성 방법{METHOD FOR FORMING SELF ALIGN CONTACT OF SEMICONDUCTOR DEVICE}
도 1은 층간절연막 증착시 웨이퍼의 각 부위에 따른 증착 속도를 도시한 모식도.
도 2는 CMP 공정시 웨이퍼의 각 부위에 따른 연마율을 도시한 도면.
도 3은 SAC 식각 공정시 웨이퍼의 각 부위에 따른 식각율을 도시한 도면.
도 4a 및 도 4b는 SAC 식각 공정 후 웨이퍼의 부위에 따라 게이트 하드마스크의 손실양을 비교 도시한 SEM 사진.
도 5는 SAC 식각시 웨이퍼의 부위에 따라 기판의 손실양을 비교 도시한 사진.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 SAC 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
600 : 기판 601 : 필드 산화막
602 : 액티브 영역 603 : 게이트 절연막
604 : 게이트 전도막 605 : 게이트 하드마스크
606 : 식각정지막 607 : 층간절연막
608 : 유동성 절연막 610 : 콘택홀
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 셀 콘택 형성 공정시 웨이퍼의 위치에 따른 단차 발생을 억제할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자간의 전기적 연결을 위해 패드(또는 플러그) 형성기술이 채용되었는 바, 현재는 이러한 콘택 패드 형성 기술이 반도체 소자 공정 기술에 있어서 일반화되었다.
아울러, 피치는 감소하고 그 수직 두께는 증가함에 따라 식각 공정 예컨대, 게이트전극 패턴 사이에 콘택홀을 형성하는 식각 공정 등에서 식각 마진이 부족하게 되었고, 이에 따라 식각선택비를 개선하고 원한는 식각 프로파일을 얻기 위해 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 식각 공정이 도입되었고, 현재는 통상적인 반도체 소자 공정으로 사용되고 있다.
한편, 이러한 SAC 식각 공정을 적용하여 콘택 패드를 형성하는 공정은, 게이 트 전극 등의 도전패턴을 형성하고, 층간절연막을 증착한 다음, 층간절연막을 평탄화하고, SAC 식각 공정을 실시한 다음, 플러그용 전도막을 증착하고 아이솔레이션(Isolation)을 실시하는 구성으로 이루어진다.
한편, 층간절연막의 증착 속도와 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)의 연마율 SAC 식각시의 식각 속도는 웨이퍼의 위치에 따라 다이(Die)에서 차이가 있다.
도 1은 층간절연막 증착시 웨이퍼의 각 부위에 따른 증착 속도를 도시한 모식도이다.
도 1을 참조하면, 웨이퍼의 중앙(10)에서의 층간절연막의 증착속도가 웨이퍼의 가장자리(11)에서의 증착 속도에 비해 현저히 높아 층간절연막 증착 후 웨이퍼 중앙(10)에 증착되는 층간절연막의 두께가 웨이퍼 가장자리(11)에 증착되는 층간절연막의 두께에 비해 현저히 높음을 알 수 있다.
도 2는 CMP 공정시 웨이퍼의 각 부위에 따른 연마율을 도시한 도면이다.
도 2를 참조하면, 웨이퍼의 중앙(20)에서의 연마율이 웨이퍼의 가장자리(11)에서의 연마율에 비해 현저히 낮아 CMP 공정시 웨이퍼의 가장자리(21)에서 과도 연마가 됨을 알 수 있다.
도 3은 SAC 식각 공정시 웨이퍼의 각 부위에 따른 식각율을 도시한 도면이다.
도 3을 참조하면, 웨이퍼의 중앙(30)에서의 삭각율이 웨이퍼의 가장자리(31)에서의 식각율에 비해 현저히 낮아 식각 공정시 웨이퍼의 가장자리(31)에서 과도 식각이 됨을 알 수 있다.
따라서, 셀 콘택 형성을 위한 공정을 진행할 경우, 웨이퍼 가장자리에서 증착되는 층간절연막의 두께가 얇고 또한 연마율과 식각율이 높으므로, 동일한 조건 하에서 동일한 식각 조건으로 공정을 진행할 경우 웨이퍼 가장자리에서 게이트 하드마스크의 손실이 발생하게 된다.
도 4a 및 도 4b는 SAC 식각 공정 후 웨이퍼의 부위에 따라 게이트 하드마스크의 손실양을 비교 도시한 SEM 사진이다.
도 4a는 웨이퍼 에지 가장자리에 위치한 셀영역에서의 식각 프로파일을 도시한 것으로, 도면부호 '40'과 같이 게이트 하드마스크가 과도하게 손실되었음을 알 수 있다.
도 4b는 웨이퍼 중앙에 위치한 셀영역에서의 식각 프로파일을 도시한 것으로, 도면부호 '41'과 같이 게이트 하드마스크의 손실이 거의 발생하지 않았음을 알 수 있다.
도 5는 SAC 식각시 웨이퍼의 부위에 따라 기판의 손실양을 비교 도시한 사진이다.
도 5를 참조하면, 웨이퍼의 중앙에 위치한 'A' 및 'B'에서는 기판의 손실이 거의 발샹하지 않았고, 그보다는 가장자리인 'D'와 'E'에서도 기판의 손실이 거의 감지되지 않았으나, 웨이퍼 가장자리에 위치한 'C' 및 'F'에서는 기판의 어택이 과도하게 발생하였음을 알 수 있다.
이는 누설전류의 증가와 콘택 저항의 증가를 유발할 수 있으며, 게이트전극 등의 도전패턴과 콘택 패드 등의 전기적 단락을 유발할 수 있다.
이를 개선하기 위해 층간절연막의 증착시 여러 단계를 거쳐 증착을 할 수 있으나, 이 경우에는 생산성이 저하되므로 양상 적용은 어려운 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SAC 식각 공정을 적용한 콘택 형성 공정시 웨이퍼의 부위에 따른 증착속도와 연마율 및 식각율의 차이로 인한 불량 발생을 억제할 수 있는 반도체 소자의 SAC 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 전도막 위에 하드마스크가 적층된 구조를 갖는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴을 포함하는 기판 전면에 층간절연막을 증착하는 단계; 웨이퍼의 가장자리에서 상기 하드마스크가 노출되는 타겟으로 연마 공정을 실시하여 상기 층간절연막을 부분적으로 평탄화시키는 단계; 상기 층간절연막을 증착 및 연마하는 단계에서 발생된 웨이퍼 가장자리와 웨이퍼 중앙 부분의 단차를 완화시키기 위해 상기 층간절연막 상에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 유동성 절연막 및 상기 층간절연막을 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자의 자기정렬콘택 형성 방법을 제공한다.
본 발명은, 층간절연막을 증착한 다음, 하부의 도전패턴의 하드마스크 상부까지(이 때, 층간절연막의 증착 두께가 상대적으로 낮은 웨이퍼 가장자리에서 하드마스크가 손실되지 않을 정도로) 평탄화 공정을 실시하여 후속 SAC 식각 공정시의 식각 타겟을 줄인 다음, 그 상부에 웨이퍼 가장자리와 중앙에서의 증착율 및 연마율의 차이로 발생하는 단차를 극복할 수 있을 정도로 유동성 절연막을 증착한다. 따라서, 웨이퍼의 가장자리와 중앙 사이의 단차가 거의 발생하지 않으므로, 이후의 SAC 식각 공정시 웨이퍼 가장자리에서의 하드마스크의 손실을 방지할 수 있다. 아울러, SAC 공정시 식각 타겟이 상대적으로 줄어들었으므로 웨이퍼의 부위에 따른 식각율의 차이로 인한 웨이퍼 가장자리에서의 하부의 어택을 최소화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 3d를 참조하여 상세하게 설명한다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 SAC 형성 공정을 도시한 단면도이다.
후술하는 본 발명의 실시예에서는 반도체 소자의 셀 콘택을 위한 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소 스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저 도 6a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(600)에 필드 산화막(601)을 형성하여 액티브 영역(602)을 정의한다. 필드 산화막(601)은 LOCOS(LOCal Oxidation Of Silicon) 또는 STI(Shallow Trench Isolation) 방식을 적용할 수 있다.
이어서, 기판(600) 상에 게이트 하드마스크(605)/게이트 전도막(604)/게이트 절연막(603)이 적층된 구조의 게이트전극 패턴(G1 ∼ G8)을 형성한다.
게이트 절연막(603)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(604)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WNx), 텅스텐 실리사이드(WSix) 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(605)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(604)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트 하드마스크(605)는 1000Å ∼ 5000Å의 두께로 형성하는 것이 바람직하다.
게이트전극 패턴(G1 ∼ G8) 사이의 기판(600)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이온주입을 통해 게이트전극 패턴(G1 ∼ G8) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G1 ∼ G8)에 얼라인되도록 이온주입을 통해 기판(600)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1 ∼ G8) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조와 불순물 확산영역 및 스페이서 형성 공정을 생략하였다.
한편, 최근에는 스페이서가 질화막/산화막/질화막의 구조 구체적으로, 스페이서 질화막/버퍼 산화막/실링 질화막의 구조를 갖도록 한다.
이어서, 게이트전극 패턴(G1 ∼ G8)이 형성된 전면에 SAC 식각 공정에서 기판(600)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(606)을 형성한다. 이 때, 게이트전극 패턴(G1 ∼ G8)의 프로파일을 따라 식각정지막(606)이 형성되도록 하는 것이 바람직하며, 식각정지막(606)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
식각정지막(606)으로 질화막 계열의 물질을 주로 사용하고 있으며, 그 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막으로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
한편, 식각정지막(606)을 단일층을 사용할 수도 있고 또한 복수의 층으로 사용할 수 있다. 아울러, 질화막 계열은 기판(600)과 접촉시 스트레스를 유발하므로 기판과 접촉되는 부분에 버퍼 산화막을 형성한 구조를 사용할 수도 있다.
이어서, 게이트전극 패턴(G1 ∼ G8) 및 기판(600) 상부를 충분히 덮도록 층간절연막(607)을 형성한다. 층간절연막(607)으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, 저유전율막 등을 단독 또는 조합하여 사용할 수 있다.
한편, 층간절연막(607) 증착시 전술한 바와 같이 웨이퍼 가장자리와 웨이퍼 중앙에서의 증착률의 차이로 인해 't'와 같은 층간절연막(607)의 단차가 발생한다.
이어서, 도 6b에 도시된 바와 같이, CMP 공정을 실시하여 층간절연막(607)을 부분적으로 평탄화시킨다. 이 때, 연마 타겟은 층간절연막(607)의 높이가 상대적으로 낮은 웨이퍼 가장자리에서 게이트 하드마스크(605)가 손실되지 않을 정도로 맞추는 것이 바람직하다.
게이트 하드마스크(605)의 어택이 발생하지 않을 정도로 최대한 층간절연막(607)을 식각함으로써, 후속 SAC 식각 공정시 식각 타겟을 줄일 수 있다.
이어서, 층간절연막(607)이 식각되어 부분적으로 평탄화가 이루어진 전면에 유동성 절연막(608)을 형성한다.
유동성 절연막(608)은 층간절연막(607)의 증착과 연마시 웨이퍼 가장자리와 웨이퍼 중앙 영역 간의 증착율과 연마율의 차이로 인해 발생한 두 영역간에 발생한 단차를 극복하여 평탄화를 이룰수 있을 최소한의 두께로 증착하는 것이 바람직하 며, 층간절연막(607) 상에 5000Å 이상의 두께로 증착하고 에치백 또는 CMP 공정으로 평탄화하는 경우도 가능하다.
여기서, 유동성 절연막(608)은 SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막을 포함한다.
이어서, 유동성 절연막(608) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 SAC 형성을 위한 셀 콘택 오픈 마스크인 포토레지스트 패턴(609)을 형성하여 셀 콘택 형성 영역(C/T)을 정의한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등 다양한 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 유동성 절연막(608) 등의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(609)과 하부 구조 사이에 반사방지막(도시하지 않음)을 형성할 수 있다. 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 하부 구조와 포토레지스트 사이 또는 하부 구조와 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 도 6c에 도시된 바와 같이, 포토레지스트 패턴(609)을 식각마스크로 피식각층인 유동성 절연막(608)과 층간절연막(607)을 식각하여 이웃하는 게이트전극 패턴(G1 ∼ G8) 사이의 식각정지막(606)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(610)을 형성한다.
한편, 전술한 바와 같이 포토레지스트 패턴 형성 전에 하드마스크용 물질막을 형성하는 경우에는 포토레지스트 패턴(609)을 마스크로 하드마스크용 물질막을 식각하여 패턴을 전사한 후, 패터닝된 하드마스크용 물질막을 이용하여 피식각층을 식각한다.
이 때, 유동성 절연막(608) 및 층간절연막(607)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C3F3, C2F 4, C2F6, C3F8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스와 O2를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 식각정지막(606)을 제거하여 기판(600, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(606)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(610)이 형성된 게이트전극 패턴(G1 ∼ G8) 측면에서는 식각정지막(606)이 제거되어 스페이서 형상으로 남는다.
이어서, 통상의 포토레지스트 스트립 공정을 적용하여 포토레지스트 패턴(609)을 제거하고, 콘택홀(610) 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
후속 공정으로는, 콘택홀(610)이 형성된 기판(600) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(610)을 충분히 매립시킨 후, 아이솔레이션 공정을 실시하여 콘택 패드를 형성한다.
전술한 바와 같이 이루어지는 본 발명은, CMP 공정으로 층간절연막을 부분적으로 평탄화시켜 후속 SAC 식각 공정시 식각 타겟을 줄이고, APL막 등의 유동성 절연막을 이용하여 웨이퍼 가장자리와 웨이퍼 중앙부의 단차를 줄인 다음, SAC 공정을 실시하여 콘택홀을 형성한다.
따라서, 유동성 절연막을 사용함으로 인해 층간절연막의 증착 및 연마 시의 웨이퍼의 영역 간의 차이로 인한 단차 발생을 완화시키고, SAC 식각 타겟을 줄여 SAC 식각 공정시 하부의 어택을 최소화함으로써, SAC 식각 공정에서 웨이퍼의 부위에 따른 SAC 페일 및 하드마스크의 어택을 방지하며, 콘택 면적을 충분히 확보할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 T 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 라인(Line) 타입이나, 홀(Hole) 타입의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 웨이퍼의 부위에 따른 공정 특성의 차이로 인한 하드마스크의 손실을 방지하여 SAC 페일을 방지할 수 있어, 반도체 소자의 공정마진 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 기판 상에 전도막 위에 하드마스크가 적층된 구조를 갖는 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴을 포함하는 기판 전면에 층간절연막을 증착하는 단계;
    웨이퍼의 가장자리에서 상기 하드마스크가 노출되는 타겟으로 연마 공정을 실시하여 상기 층간절연막을 부분적으로 평탄화시키는 단계;
    상기 층간절연막을 증착 및 연마하는 단계에서 발생된 웨이퍼 가장자리와 웨이퍼 중앙 부분의 단차를 완화시키기 위해 상기 층간절연막 상에 유동성 절연막을 형성하는 단계;
    상기 유동성 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 유동성 절연막 및 상기 층간절연막을 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자의 자기정렬콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 유동성 절연막은, SOG막 또는 APL막을 포함하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 유동성 절연막 및 상기 층간절연막을 식각하는 단계에서,
    식각가스로는 CxFy(x,y는 1 ∼ 10)를 사용하며, 폴리머발생가스로서 CH2F2, C3HF5 또는 CHF3 중 어느 하나의 가스와 O2를 첨가하며, 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 도전패턴을 형성하는 단계 후,
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 유동성 절연막을 증착하는 단계 후,
    상기 유동성 절연막과 상기 포토레지스트 패턴 사이에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  6. 제 5 항에 있어서,
    상기 반사방지막을 형성하는 단계 후, 하드마스크용 물질막을 형성하는 단계를 더 포함하며,
    상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 도전패턴은 게이트전극 또는 비트라인을 포함하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성 방법.
  8. 삭제
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