KR100657148B1 - 플래시 메모리 및 그 레퍼런스 셀 제어 방법 - Google Patents

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Abstract

본 발명의 플래시 메모리는, 비트 데이터를 기록하기 위한 플래시 셀들이 2차원적 집합을 이룬 메인 플래시 셀 어레이 및 상기 메인 플래시 셀에 기록된 값을 판단하기 위한 기준 문턱전압이 기록된 레퍼런스 셀 어레이를 포함하는 플래시 셀 어레이부; 각 플래시 셀을 가리키기 위한 어드레스 중 제1 어드레스에 따라 상기 메인 플래시 셀 어레이의 워드라인을 선택하기 위한 워드라인 디코더부; 각 플래시 셀을 가리키기 위한 어드레스 중 제2 어드레스에 따라 상기 메인 플래시 셀 어레이의 비트라인을 선택하기 위한 비트라인 디코더부; 및 상기 비트라인 디코더부에 따라 선택된 메인 플래시 셀 어레이의 비트라인 및 상기 레퍼런스 셀 어레이의 비트라인의 전위차를 증폭하기 위한 센스앰프부를 포함하는 것을 특징으로 한다.
본 발명의 사상에 따라 플래시 메모리를 실시하면, 공정상 편차에 따른 불량 발생 가능성을 줄일 수 있는 효과와, 칩 사이즈를 줄일 수 있는 효과가 있다.
플래시 메모리, 레퍼런스셀, EEPROM, 워드라인 디코더

Description

플래시 메모리 및 그 레퍼런스 셀 제어 방법{FLASH MEMORY AND REFERENCE CELL CONTROL MERTHOD OF IT}
도 1은 종래기술에 의한 플래시 메모리의 구조를 나타낸 블록도,
도 2는 본 발명 일실시예에 의한 플래시 메모리의 구조를 나타낸 블록도,
도 3은 기판 소거 방식의 플래시 메모리에 본 발명을 적용한 경우 데이터 소거시 플래시셀 전압인가도,
도 4는 소스-게이트 소거 방식의 플래시 메모리에 본 발명을 적용한 경우 데이터 소거시 플래시셀 전압인가도,
도 5는 본 발명의 레퍼런스 워드라인 디코더부에 대한 일실시예를 도시한 회로도,
도 6은 도 5의 워드라인 스위치에 대한 일실시예를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
110 : 워드라인 디코더부 120 : 플래시 셀 어레이부
122 : 메인 플래시 셀 어레이 124 : 레퍼런스 셀 어레이
140 : 레퍼런스 워드라인 디코더부 150 : 비트라인 디코더부
160 : 센스앰프부
본 발명은 플래시 메모리의 레퍼런스 셀의 배치 구조 및 레퍼런스 셀의 제어 방법에 관한 것이다.
플래시 메모리의 경우 플래시 셀 모스트랜지스터의 게이트 문턱전압의 차이로 데이터를 기록하게 되는데, 메인 메모리 플래시 셀의 모스트랜지스터의 게이트 문턱전압의 최소값 및 최대값에 각각 논리 상태를 할당하여 기록하며, 리드시에는 한 메인 메모리 플래시 셀의 문턱전압과 레퍼런스 셀의 문턱전압을 비교하여, 기록된 논리값을 판정하게 된다.
도 1은 종래의 플래시 메모리의 구성도이다. 도시한 플래시 메모리는 1비트 데이터를 기록하기 위한 플래시 셀들이 2차원적 집합을 이룬 메인 플래시 셀 어레이(20), 각 플래시 셀을 가리키기 위한 어드레스 중 제1 어드레스에 따라 상기 메인 플래시 셀 어레이(20)의 워드라인을 선택하기 위한 워드라인 디코더부(10), 각 플래시 셀을 가리키기 위한 어드레스 중 제2 어드레스에 따라 상기 메인 플래시 셀 어레이(20)의 비트라인을 선택하기 위한 비트라인 디코더부(50), 상기 플래시 셀에 기록된 값을 판단하기 위한 기준 문턱전압이 기록된 레퍼런스 셀을 포함하는 레퍼런스 셀 어레이부(30), 상기 제1 어드레스에 따라 상기 레퍼런스 셀 어레이부(30)의 워드라인을 선택하기 위한 레퍼런스 워드라인 디코더부(40), 상기 레퍼런스 셀 어레이부(30)의 비트라인을 선택하기 위한 레퍼런스 비트라인 디코더부(70), 및 상기 비트라인 디코더부(50)에 따라 선택된 메인 플래시 셀 어레이의 비트라인 및 상기 레퍼런스 비트라인 디코더부(70)에 따라 선택된 레퍼런스 셀 어레이의 비트라인의 전위차를 증폭하기 위한 센스앰프부(60)를 포함한다.
리드 또는 베리파이(varify) 동작에 따라, 메인 메모리 셀 쪽에서는 워드라인 디코더부(10) 및 비트라인 디코더부(50)에 의해 선택된 플래시 셀의 비트라인 전류가 센스앰프(60)로 입력되고, 리퍼런스 셀 워드라인 디코더부(40)가 해당 레퍼런스 셀을 선택하고, 레퍼런스 셀 비트라인 디코더부(70)가 열리면서 레퍼런스 셀의 비트라인 전류가 센스앰프부(60)로 입력된다. 센스앰프부(60)를 구성하는 각 센스앰프는 담당 플래시 셀에 의한 비트라인 전류와 레퍼런스 셀에 의한 비트라인 전류를 비교하여 그 우열로써 기록된 데이터의 논리값을 판정한다.
도시한 바와 같이 종래 기술에 의한 플래시 메모리의 경우, 메인 메모리 플래시 셀 어레이(20)와 레퍼런스 셀 어레이(30)가 서로 다른 위치에 배치되어 있는데, 이는 공정상 편차등에 의해 불량을 발생시킬 가능성이 높으며, 칩 사이즈도 증가되는 문제점이 있었다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 공정상 편차에 따른 불량 발생 가능성을 줄일 수 있는 플래시 메모리 구조를 제안하는데 그 목적이 있다.
또한, 본 발명은 칩 사이즈를 줄일 수 있는 플래시 메모리 구조를 제안하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리는, 비트 데이터를 기록하기 위한 플래시 셀들이 2차원적 집합을 이룬 메인 플래시 셀 어레이 및 상기 메인 플래시 셀에 기록된 값을 판단하기 위한 기준 문턱전압이 기록된 레퍼런스 셀 어레이를 포함하는 플래시 셀 어레이부; 각 플래시 셀을 가리키기 위한 어드레스 중 제1 어드레스에 따라 상기 메인 플래시 셀 어레이의 워드라인을 선택하기 위한 워드라인 디코더부; 각 플래시 셀을 가리키기 위한 어드레스 중 제2 어드레스에 따라 상기 메인 플래시 셀 어레이의 비트라인을 선택하기 위한 비트라인 디코더부; 및 상기 비트라인 디코더부에 따라 선택된 메인 플래시 셀 어레이의 비트라인 및 상기 레퍼런스 셀 어레이의 비트라인의 전위차를 증폭하기 위한 센스앰프부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예)
도 2에 도시한 바와 같은 본 실시예의 플래시 메모리는, 1비트 데이터를 기록하기 위한 플래시 셀들이 2차원적 집합을 이룬 메인 플래시 셀 어레이(122) 및 상기 메인 플래시 셀(122)에 기록된 값을 판단하기 위한 기준 문턱전압이 기록된 레퍼런스 셀 어레이(124)를 포함하는 플래시 셀 어레이부(120); 각 플래시 셀을 가리키기 위한 워드라인 어드레스에 따라 상기 메인 플래시 셀 어레이(122)의 워드라인을 선택하기 위한 워드라인 디코더부(110); 각 플래시 셀을 가리키기 위한 비트라인 어드레스에 따라 상기 메인 플래시 셀 어레이(122)의 비트라인을 선택하기 위한 비트라인 디코더부(150); 및 상기 비트라인 디코더부(150)에 따라 선택된 메인 플래시 셀 어레이(122)의 비트라인 및 상기 레퍼런스 셀 어레이(124)의 비트라인의 전위차를 증폭하기 위한 센스앰프부(160)를 포함한다.
도시한 플래시 셀 어레이(120)는 물리적으로 하나의 영역에 메인 플래시 셀 어레이(122) 및 레퍼런스 셀 어레이(124)를 구현한 것이다. 물리적으로 하나의 영역에 구현하였으므로, 메인 플래시 셀과 데이터의 독출시 사용하는 레퍼런스 셀의 공정상 편차가 작아지는 장점이 있으나, 도 3에 도시한 바와 같이 동일한 웰 상에 형성될 수 있어 섭스트레트(substrate)단으로 인가되는 전압에 동시에 영향받는다. 본 실시예의 플래시 메모리 구조에서는 메인 플래시 셀과 레퍼런스 셀은 모두 2중 게이트(콘트롤 게이트 및 플로팅 게이트) 층을 가지는 모스트랜지스터로 이루어질 수 있다. 이때, 데이터의 독출을 위해 레퍼런스 셀은 소정 전하량(메인 플래시 셀의 풀-축전량의 중간 정도의 전하량, 또는 풀-축전량 등 다양하게 구현할 수 있다)을 축전시킨 상태를 유지해야 한다. 또한, 동일한 워드라인 어드레스를 가지는 메인 플래시 셀과 레퍼런스 셀의 소스단은 공통노드에 접속되며, 드레인단은 도 2에 도시한 각 비트라인에 연결되며, 워드라인 디코더부(110)에 의해 활성화되는 메인 워드라인은 메인 플래시 셀의 콘트롤 게이트단에 연결되며, 레퍼런스 워드라인 디코더부(140)에 의해 활성화되는 레퍼런스 워드라인은 레퍼런스 셀의 콘트롤 게이트단에 연결된다.
상기 워드라인 디코더부(110)는 종래 기술과 같이 메인 메모리 셀 어레이(122)의 워드라인 중 입력받은 워드라인 어드레스에 해당하는 것을 선택하는 역할을 수행한다.
상기 비트라인 디코더부(150)는 종래 기술과 같이 메인 메모리 셀 어레이(122)의 비트라인 중 입력받은 비트라인 어드레스에 해당하는 것을 선택하는 역할을 수행한다. 하나만이 존재하는 레퍼런스 비트라인에 대해서는 선택하는 동작을 수행하지 않고, 센스 앰프부(160)가 비교 증폭 동작을 수행하는 시점에 맞추어 센스 앰프부(160)의 각 입력단에 레퍼런스 비트라인을 연결시키는 역할을 수행하도록 구현할 수 있다.
상기 센스앰프부(160)는 다수개의 센스 앰프를 포함하는데, 각 센스 앰프는 비트라인 디코더부(150)에 의해 선택된 비트라인으로부터 유입되는 전류와, 레퍼런스 비트라인으로부터 유입되는 전류를 비교하여 그 우열 관계로써 선택된 플래시 셀에 기록되었던 논리값을 판정하는 역할을 수행한다.
상기 센스앰프부(160)에 포함되는 센스앰프의 개수는 최소 1개부터 최대 비트라인의 개수만큼 구비하도록 구현할 수 있으며, 외부에 입/출력을 위한 데이터의 폭을 위한 비트 개수 만큼 구비시킬 수도 있다.
플래시 메모리는 소정의 섹터 단위로 일괄 소거되는데, 본 실시예의 플래시 메모리는 도 3 및 도 4에 도시한 바와 같이 플래시 셀과 레퍼런스 셀이 동일 기판의 동일 웰(well) 영역에 형성되므로, 일괄 소거시 레퍼런스 셀이 소거되는 것을 방지해야 한다.
도 3은 기판 소거 방식으로 일괄 소거가 진행되는 플래시 메모리의 경우 레퍼런스 셀이 소거되는 것을 방지하는 방법을 나타내고 있다. 기판 소거 방식에서는 셀 모스트랜지스터의 소스 및 드레인을 플로팅시킨 상태에서 기판에 양(+)의 고전위를 인가하고 게이트에 음(-)의 고전위를 인가하여 소거를 진행한다. 이 경우 레퍼런스 셀의 소거를 방지하기 위해서는 소거 명령시 메인 메모리 플래시 셀의 콘트롤 게이트에는 음의 고전위를 인가하고 레퍼런스 셀의 콘트롤 게이트에는 양의 고전위를 인가하면 된다.
도 4는 소스-게이트 소거 방식으로 일괄 소거가 진행되는 플래시 메모리의 경우 레퍼런스 셀이 소거되는 방법을 나타내고 있다. 소스-게이트 소거 방식에서는 셀 모스트랜지스터의 드레인을 플로팅 시킨 상태에서 소스에 양(+)의 고전위를 인 가하고 콘트롤 게이트에 음(-)의 고전위를 인가하여 소거를 진행한다. 이 경우에도 레퍼런스 셀의 소거를 방지하기 위해서는 소거 명령시 메인 메모리 플래시 셀의 콘트롤 게이트에는 음의 고전위를 인가하고 레퍼런스 셀의 게이트에는 양의 고전위를 인가하면 된다.
본 실시예의 레퍼런스 워드라인 디코더부는 메모리의 리드 동작시 해당하는 플레시 셀을 인에이블 시키는 역할을 수행할 뿐만 아니라, 데이터의 소거시 레퍼런스 셀이 소거되지 않도록 상기 설명과 같이 레퍼런스 셀의 콘트롤 게이트에 인가되는 전압을 조절하는 역할도 수행한다.
즉, 본 실시예의 레퍼런스 워드라인 디코더부(140)는, 해당 섹터에 기록된 데이터의 삭제를 명령하는 이레이즈 신호를 입력받으면, 소자내 일반적인 회로 모듈의 전원전압 보다 높은 하이-파지티브 전압 또는 소자내 일반적인 회로 모듈의 접지전압 보다 낮은(절대값이 더 큰) 하이-네거티브 전압을, 해당 섹터의 레퍼런스 워드라인을 통해 해당 레퍼런스 셀의 콘트롤 게이트에 인가하도록 구성한다.
도 5 및 도 6의 구성은 설명을 위해 상기 레퍼런스 워드라인 디코더가 출력하는 전압을, VPPX 전압과 VEEI 전압 2종류만을 도시하였는데, 실제 구현에서는 VPPX 전압으로 일반 전원전압(VDD)과 하이-파지티브 전압(VPP) 중 하나가 선택되고, VEEI 전압으로 하이-네거티브 전압(VEP)과 일반 접지전압(VSS) 중 하나가 선택된다. 따라서, 소자내의 리드 신호(VDD 및 VSS 선택) 및 라이트 신호(VPP 및 VEP 선택)에 따라 VPPX 전압 및 VEEI 전압을 결정하기 위한 구성이 더 포함되야 하는데, 이는 상기 리드/라이트 신호에 따라 2 입력 라인 중 하나를 선택하여 출력 라 인으로 연결하는 스위치로 구현가능한 공지기술 사항이므로 설명을 생략한다. 한편, 상기 일반 전원전압(VDD)은 데이터의 리드시에 상기 워드라인 디코더에 의해 선택된 메인 플레시 셀의 컨트롤 게이트에 가해지는 전압을 뜻하며, 일반 접지전압(VSS)은 데이터의 리드시에 선택되지 않은 메인 플레시 셀의 컨트롤 게이트에 가해지는 전압을 뜻한다. 그런데, 상기 일반 전원전압(VDD) 및 일반 접지전압(VSS)은 본 플래시 메모리 소자 내 다른 일반적인 회로 구성요소에서 전원전압 및 접지전압으로도 사용되는 것이 일반적이다.
한편, 플래시 메모리 소자의 출시 전에 제조 및 튜닝하는 과정에서, 레퍼런스 셀을 삭제해야 할 경우도 발생할 수 있다. 이를 위해 본 실시예의 레퍼런스 워드라인 디코더부(140)는, 선택된 레퍼런스 셀의 삭제를 명령하는 레퍼런스 이레이즈 신호도 입력받도록 구현할 수 있다. 이 때에는 레퍼런스 셀이 삭제되도록 레퍼런스 이레이즈 신호가 입력된 레퍼런스 셀의 워드라인에 상기 하이-네거티브 전압을 인가하도록 구현한다. 따라서, 도 5의 레퍼런스 워드라인 디코더부(140)는 레퍼런스 이레이즈 신호(REF_ER)를 처리하기 위한 논리회로를 구비한다. 경우에 따라서는 레퍼런스 셀만 삭제되는 것이 가능하도록 구현할 수도 있지만, 메인 플래시 셀과 레퍼런스 셀의 섭스트레트(substrate)단이 공유되어 있는 것을 감안하면, 레퍼런스 셀의 삭제시 동일 섹터의 메인 플래시 셀도 삭제되도록 구현하는 것이 경제적이다.
본 실시예의 플래시 메모리에서 수행되는 데이터의 리드 과정을 살펴보기로 한다. 소자 외부로부터 메인 메모리 플래시 셀 어레이에서 리드하거나 베리파이를 하기 위한 어드레스를 입력받는다. 입력받은 어드레스의 일부인 워드라인 어드레스에 따라 워드라인 디코더(110)가 메인 플래시 셀 어레이(122)의 해당 워드라인을 활성화시키고, 레퍼런스 워드라인 디코더(140)가 해당 레퍼런스 워드라인을 활성화 시켜 레퍼런스 셀을 선택한다. 입력받은 어드레스의 일부인 비트라인 어드레스에 따라 비트라인 디코더(150)가 메인 플래시 셀 어레이(122)의 해당 비트라인을 센스앰프부(160)에 연결시킨다. 해당 비트라인의 전류가 각 센스앰프의 제1 입력단에 유입될 때, 레퍼런스 비트라인의 전류도 각 센스앰프의 제2 입력단에 유입된다. 각 센스앰프는 입력받은 플래시 셀 비트라인의 전류와 레퍼런스 비트라인의 전류를 비교하여 그 우열 관계를 논리값으로 변환하여 출력한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명의 사상에 따라 플래시 메모리를 실시하면, 공정상 편차에 따른 불량 발생 가능성을 줄일 수 있는 효과가 있다.
또한, 본 발명의 플래시 메모리는 칩 사이즈를 줄일 수 있는 효과도 있다.

Claims (7)

  1. 삭제
  2. 비트 데이터를 기록하기 위한 플래시 셀들이 2차원적 집합을 이룬 메인 플래시 셀 어레이 및 상기 메인 플래시 셀에 기록된 값을 판단하기 위한 기준 문턱전압을 나타내는 레퍼런스 셀 어레이를 포함하는 플래시 셀 어레이부;
    각 플래시 셀을 가리키기 위한 어드레스 중 제1 어드레스에 따라 상기 메인 플래시 셀 어레이의 워드라인을 선택하기 위한 워드라인 디코더부;
    상기 제1 어드레스에 따라 상기 레퍼런스 셀 어레이의 워드라인을 선택하기 위한 레퍼런스 워드라인 디코더부;
    각 플래시 셀을 가리키기 위한 어드레스 중 제2 어드레스에 따라 상기 메인 플래시 셀 어레이의 비트라인을 선택하기 위한 비트라인 디코더부; 및
    상기 비트라인 디코더부에 따라 선택된 메인 플래시 셀 어레이의 비트라인 및 상기 레퍼런스 셀 어레이의 비트라인의 전위차를 증폭하기 위한 센스앰프부를 포함하되,
    워드라인 어드레스가 일치하는 상기 메인 플래시 셀과 상기 레퍼런스 셀은,
    동일한 웰상에 형성되어 서브스트레트단으로 인가되는 전위를 공유하는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 워드라인 어드레스가 일치하는 상기 메인 플래시 셀과 상기 레퍼런스 셀은,
    소스단이 동일한 라인에 연결된 것을 특징으로 하는 플래시 메모리.
  4. 제2항 및 제3항 중 어느 한 항에 있어서, 상기 레퍼런스 워드라인 디코더부는,
    해당 섹터에 기록된 데이터의 삭제를 명령하는 이레이즈 신호를 입력받으면, 리드시 선택된 워드라인에 가해지는 전원전압 보다 높은 하이-파지티브 전압을 해당 섹터의 레퍼런스 워드라인에 인가하는 것을 특징으로 하는 플래시 메모리.
  5. 제4항에 있어서, 상기 레퍼런스 워드라인은,
    해당 레퍼런스 셀의 컨트롤 게이트단에 연결되는 것을 특징으로 하는 플래시 메모리.
  6. 제5항에 있어서, 상기 레퍼런스 워드라인 디코더부는,
    이레이즈 신호에 따른 동작을 수행할 때에는, 선택된 레퍼런스 워드라인에 상기 하이-파지티브 전압을 인가하며,
    데이터의 리드 동작을 수행할 때에는, 각 레퍼런스 워드라인에, 대응하는 상기 메인 플래시 셀의 워드라인과 동일한 전압을 인가하는 것을 논리회로로 구성된 플래시 메모리.
  7. 제6항에 있어서, 상기 레퍼런스 워드라인 디코더부는,
    선택된 레퍼런스 셀의 삭제를 명령하는 레퍼런스 이레이즈 신호도 입력받으며,
    상기 레퍼런스 이레이즈 신호가 입력된 레퍼런스 셀의 워드라인에 상기 하이-네거티브 전압을 인가하는 것을 특징으로 하는 플래시 메모리.
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