JPWO2004097839A1 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法 - Google Patents
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Abstract
Description
フラッシュメモリの書き換え回数が増えていくと、書き込み電荷が損失するチャージロスが発生するようになり、コア回路のメモリセルの閾値が小さくなる傾向にある。これに対して、書き換え動作が通常実行されないリファレンスセルについては、閾値は固定のままである。このため書き換え回数が増えていくと、リファレンスセルの固定の閾値では読み出しマージンを充分に確保できない状態が生じる。
この問題を解決するための方式として、ダイナミック・リファレンス読み出し方式がある。この方式では、読み出しリファレンスセルとしてデータ“1”と“0”の2種類のリファレンスセルを用意し、その平均電流をリファレンス電流とすると共に、メモリセル同様にこれらのリファレンスセルに対しても書き換え動作を実行する。即ち、プログラムされたデータ“0”のリファレンスセルRef0とイレーズされたデータ“1”のリファレンスセルRef1を用意し、2つのリファレンス電流の平均を読み出しリファレンス電流として用いる。この際、コア回路のメモリセルにプログラム/消去動作を実行するときに、リファレンスセルに対しても同時にプログラム/消去動作を実行することで、メモリセルに発生するチャージロスと同様にリファレンスセルにチャージロスを発生させる。これにより、読み出しマージンを充分に確保することが可能となる。
ダイナミック・リファレンス読み出し方式において、あるリファレンスセルは複数のメモリセルにより共有される。従って、あるメモリセルをプログラムする際に対応リファレンスセルを再プログラムすると、そのリファレンスセルを共有する他のメモリセルについては、チャージロスがある場合には読み出しマージンが不足する結果となる。これを避けるために、リファレンスセルを共有する他のメモリセルについては、新たにプログラムするメモリセルと同じレベルに揃えるためにリフレッシュ動作が必要になる。
図1は、従来のプログラム動作のアルゴリズムを示すフローチャートである。図1に示されるのは、複数ワードのデータをページバッファによりプログラムするページプログラム方式のフローチャートである。
ステップST1において、プログラムデータをページバッファのデータラッチに入力する。ここで1つのページは例えば16ワードから構成され、そのうちの例えば2つのワードについてプログラムデータ(書き込みデータ)が入力される。
ステップST2において、プリリードを実行し、コア回路のメモリセル配列からプログラム対象のページ内アドレスのデータを読み出す。読み出したデータは、ステップST1でプログラムデータが入力されなかったデータラッチに入力する。これにより、プログラム対象でないワードについてはリフレッシュ動作(再書込み動作)が実行されることになる。
ステップST3で、プログラムベリファイを実行する。ステップST4で、プログラムベリファイの結果に基づいて、ベリファイがパスしたか否かを判断する。フェイルした場合には、ステップST5において、対象メモリセルに対してプログラム動作(リフレッシュ対象についてのプログラム動作を含む)を実行する。その後ステップST3に戻り、上記動作を繰り返す。全てのビットがベリファイにパスすると処理を終了する。
フラッシュメモリには、窒化膜等からなるトラップ層に電荷を蓄えることで、1つのメモリセル当たり2ビットの情報を格納可能なタイプがある。このタイプのフラッシュメモリでは、コントロールゲートと基板との間に酸化膜−窒化膜−酸化膜で構成される膜が設けられ、窒化膜に電荷をトラップさせて閾値を変化させることで、データの“0”と“1”とを区別する。この場合、窒化膜等のトラップ層は絶縁膜であるので電荷は移動しない。従って、トラップ層の両端に独立に電荷を蓄えることにより1セル当たり2ビットの情報を格納することが実現可能となる。2ビットの情報は、読み出し動作においてドレインとソースとを入れ換えることで、それぞれ別々に読み出すことが出来る。
メモリセルへの書き込みは、チャネルホットエレクトロンによる電子注入により行われる。例えばゲート電極に約9V、ドレインに約5V、ソース及び基盤に0Vを印加し、チャネルで発生するホットエレクトロンを窒化膜にトラップさせる。このときホットエレクトロンは、窒化膜内でドレインに近い側に注入される。消去動作は、ホットホールインジェクションによるホール注入により行なわれる。即ち、例えばゲート電極に約−6V、ドレインに約6Vを印加することで、ドレインから基板に流れるバンド間トンネル電流により発生するホールを窒化膜に注入し、電荷を中和させて消去する。1つのセル当たり2ビット分の電荷が注入されている場合には、ソースにもドレインと同一の電圧を印加することで、消去動作を実行することが出来る。読み出し動作は、書き込み時とドレインを逆にするリバースリードにより実行される。即ち、書き込み時に約5Vを印加した拡散層とは逆側の拡散層をドレインとし、ゲート電極に約5V、ドレインに1.5V、ソースと基盤に0Vを印加する。窒化膜中のソースに近い側に電荷が蓄えられている場合、トラップ電荷によりチャネルが形成されずに電流が流れない。これによりデータ“0”を読み出すことが可能となる。
このように1セルに2ビット格納可能なフラッシュメモリでは、2ビットのうちの1ビットを読み出す場合、読み出し選択した側でないビットの状態に応じて閾値が変化する。即ち、読み出し選択した側と反対側がプログラム状態である場合には、このプログラムされたトラップ電荷の影響で閾値が比較的大きくなり、また読み出し選択した側と反対側が消去状態である場合には、この消去状態によりトラップ電荷が存在せず閾値が比較的小さくなる。
上述のダイナミック・リファレンス読み出し方式においては、リフレッシュするメモリセルのチャージロスが小さい場合、リフレッシュ動作によってオーバープログラム状態となる可能性がある。即ち、電荷が過剰に注入された状態となる可能性がある。この場合、2ビット格納可能なフラッシュメモリにおいては、過剰にプログラムされた側のビットと反対側のビットにおいて、閾値が無視できないほどに上昇してしまうという問題がある。
特許文献1 特開2001−76496号公報
具体的に本発明においては、ダイナミック・リファレンス読み出し方式を採用し且つ1つのメモリセル当たり2ビットの情報を格納可能なタイプのフラッシュメモリにおいて、リフレッシュ対象のメモリセルにおけるオーバープログラム状態を避けることを目的とする。
上記目的を達成するために、本発明による不揮発性半導体記憶装置は、1メモリセル当たり2ビットの情報を格納する複数の不揮発性メモリセルと、不揮発性メモリセルに対して新規データ書き込みと同時に既存データのリフレッシュを行うプログラム動作において、新規データ書き込み対象ビットを第1の閾値によりベリファイし、既存データのリフレッシュ対象ビットを第2の閾値によりベリファイする制御回路を含み、第1の閾値より第2の閾値が低いことを特徴とする。
上記のように、新規データを書き込むと共に既存データをリフレッシュするプログラム動作において、プログラム対象ビットについてのプログラムベリファイと、リフレッシュ対象ビットについてのリフレッシュベリファイとを別々に実行し、リフレッシュベリファイの閾値をプログラムベリファイの閾値よりも低い閾値に設定する。これにより、リフレッシュ対象メモリセルのオーバープログラム状態を防ぐことが可能となる。
図2は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
図3は、本発明によるプログラム動作のアルゴリズムを示すフローチャートである。
図4は、本発明によるリファレンスセル周辺の回路構成の一例を示す図である。
図5は、メモリセルトランジスタをプログラムする構成を説明するためのブロック図である。
図6は、データラッチの回路構成の一例を示す回路図である。
図2は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
図2の不揮発性半導体記憶装置110は、制御回路111、入出力バッファ112、アドレスラッチ113、Xデコーダ114、Yデコーダ115、Yゲート115A、セルアレイ116、データラッチ117、プログラム電圧生成回路118、消去電圧生成回路119、及びチップイネーブル/出力イネーブル回路120を含む。
制御回路111は、制御信号を外部から受け取り、制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置110の各部の動作を制御する。
入出力バッファ112は、外部からデータを受け取り、このデータをデータラッチ117に供給する。アドレスラッチ113は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をXデコーダ114及びYデコーダ115に供給する。Xデコーダ114は、アドレスラッチ113から供給されたアドレスをデコードして、セルアレイ116に設けられたワード線をデコード結果に応じて活性化させる。Yデコーダ115は、アドレスラッチ113から供給されたアドレスをデコードして、デコードアドレス信号に基づいてYゲート115Aを選択的に開閉する。これによりYゲート115Aは、セルアレイ116のビット線を選択的にデータラッチ117に接続する。
セルアレイ116は、メモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。セルアレイ116は、各々がメモリセル配列を含む複数のセクタに分割されており、セクタ毎にイレーズ動作が実行される構成となっている。本発明において、メモリセルトランジスタのゲートは、窒化膜等からなるトラップ層に電荷を蓄えることで、1つのメモリセル当たり2ビットの情報を格納可能である。
データラッチ117は、Yデコーダ115及びXデコーダ114によって指定されセルアレイ116から供給されるデータの電流を、リファレンス電流と比較することで、データが0であるか1であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ112に供給される。本発明では、読み出しリファレンスセルとしてデータ“1”と“0”の2種類のリファレンスセルを用意し、その平均電流をリファレンス電流とするダイナミック・リファレンス読み出し方式を採用している。
プログラム動作及びイレーズ動作に伴うベリファイ動作は、Yデコーダ115及びXデコーダ114によって指定されセルアレイ116から供給されたデータの電流を、プログラムベリファイ用及びイレーズベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。プログラム動作においては、データラッチ117のバッファに書き込みデータが格納され、このデータに基づいてセルアレイ116のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する。
なお図2においては、上記動作を実行するための各構成要素、即ちデータ書き込みのためのデータを格納するデータラッチ及び書き込みバッファ、セルアレイ116から供給されるデータをセンスするセンスアンプ、各種リファレンスセル等を、一纏めにしたブロックとして、データラッチ117を示してある。
プログラム電圧生成回路118は、制御回路111の制御の下にプログラム用の高電圧を生成する。このプログラム用高電圧はXデコーダ114を介してセルアレイ116に供給され、データラッチ117に格納されている書き込みデータに基づいたデータ書き込み動作が実行される。消去電圧生成回路119は、制御回路111の制御の下にイレーズ用の負電位を生成する。このイレーズ用負電圧はXデコーダ114を介してセルアレイ116に供給され、セルアレイ116に対する消去動作を実行する。
チップイネーブル/出力イネーブル回路120は、装置外部から制御信号としてチップイネーブル信号/CE及びアウトプットイネーブル信号/OEを受け取り、入出力バッファ112及びセルアレイ116の動作/非動作を制御する。
図3は、本発明によるプログラム動作のアルゴリズムを示すフローチャートである。
ステップST1において、プログラムデータをページバッファのデータラッチに入力する。ここで1つのページは例えば16ワードから構成され、そのうちの例えば2つのワードについてプログラムデータ(書き込みデータ)が入力される。
ステップST2において、プリリードを実行し、コア回路のメモリセル配列からプログラム対象のページ内アドレスのデータを読み出す。読み出したデータは、ステップST1でプログラムデータが入力されなかったデータラッチに入力する。これにより、プログラム対象でないワードについてはリフレッシュ動作(再書込み動作)が実行されることになる。
ステップST3で、プログラムベリファイを実行する。このプログラムベリファイ動作は、ページバッファのデータラッチに保持されるデータのうちで、プログラム対象のデータについてのみ実行される。
ステップST4で、リフレッシュベリファイを実行する。このリフレッシュベリファイ動作は、ページバッファのデータラッチに保持されるデータのうちで、リフレッシュ対象のデータについてのみ実行される。なおリフレッシュベリファイのリファレンス閾値としては、プログラムベリファイのリファレンス閾値よりも低い値に設定される。
ステップST5で、プログラムベリファイ及びリフレッシュベリファイの結果に基づいて、ベリファイがパスしたか否かを判断する。フェイルした場合には、ステップST5において、対象メモリセルに対してプログラム動作(新規データを書き込むと共に既存データをリフレッシュするプログラム動作)を実行する。その後ステップST3に戻り、上記動作を繰り返す。全てのビットがベリファイにパスすると処理を終了する。
上記のように、新規データを書き込むと共に既存データをリフレッシュするプログラム動作において、プログラム対象ビットについてのプログラムベリファイと、リフレッシュ対象ビットについてのリフレッシュベリファイとを別々に実行し、リフレッシュベリファイの閾値をプログラムベリファイの閾値よりも低い閾値に設定する。これにより、リフレッシュ対象メモリセルのオーバープログラム状態を防ぐことが可能となる。
図4は、本発明によるリファレンスセル周辺の回路構成の一例を示す図である。
図4の回路は、NMOSトランジスタ21乃至30、リファレンスセルトランジスタ31乃至34、メモリセルトランジスタ35、NMOSトランジスタ36乃至39、ベリファイカスコード回路40、リファレンスカスコード回路41及び42、カスコード回路43、及びセンスアンプ44を含む。メモリセルトランジスタ35は、コア回路(図2のセルアレイ116)に含まれるメモリセル配列のうちの選択されたメモリセルである。NMOSトランジスタ25及び30は、図2のYゲート115Aに対応し、信号Y1及びY2がHIGHになることによりメモリセルトランジスタ35を選択する。ベリファイカスコード回路40、リファレンスカスコード回路41及び42、及びカスコード回路43は、セルトランジスタに流れる電流を電圧値に変換する回路である。信号SEL1、SEL2、S1A、及びS1Bは、リファレンスセルを選択する信号であり、図2に示される制御回路111から供給される。
センスアンプ44の一方の入力(−)には、コア回路のメモリセルトランジスタ35のデータに対応する電圧がカスコード回路43から入力される。
データ読み出し時には、信号SEL1がLOW、信号SEL2がHIGHとなる。これによりセンスアンプ44の他方の入力(+)には、リファレンスカスコード回路41及び42から、リファレンスセルトランジスタ33のデータに対応する電圧とリファレンスセルトランジスタ34のデータに対応する電圧との平均電圧が供給される。ここでリファレンスセルトランジスタ33及び34は、状態“1”及び状態“0”に対応する。これによりセンスアンプ44は、リファレンスセルトランジスタの状態“1”及び状態“0”の平均の閾値と、読み出しメモリセルの閾値とを比較し、データ状態をセンスすることになる。なお本発明は、1セルあたり2ビットのデータを格納可能な不揮発性メモリセルの使用を想定しているが、この場合、上記2つのリファレンスセルの状態は“0/1”及び“1/0”となる。
プログラムベリファイ時には、信号SEL1がHIGHで信号SEL2がLOWになると共に、信号S1A及び信号S1BがそれぞれHIGH及びLOWとなる。これによりリファレンスセルトランジスタ31が選択され、その電流がベリファイカスコード回路40により電圧値に変換され、センスアンプ44の入力(+)に供給される。これによりセンスアンプ44は、プログラムベリファイ用の閾値とコア回路のメモリセルの閾値とを比較し、データ状態をセンスすることになる。
リフレッシュベリファイ時には、信号SEL1がHIGHで信号SEL2がLOWになると共に、信号S1A及び信号S1BがそれぞれLOW及びHIGHとなる。これによりリファレンスセルトランジスタ32が選択され、その電流がベリファイカスコード回路40により電圧値に変換され、センスアンプ44の入力(+)に供給される。これによりセンスアンプ44は、リフレッシュベリファイ用の閾値とコア回路のメモリセルの閾値とを比較し、データ状態をセンスすることになる。
ここでプログラムベリファイ用のリファレンスセル31の閾値とリフレッシュベリファイ用のリファレンスセル32の閾値とは異なり、リフレッシュベリファイ用の閾値の方が低い値に設定されている。これにより、リフレッシュ対象メモリセルのオーバープログラム状態を防ぐことが可能となる。
図5は、メモリセルトランジスタをプログラムする構成を説明するためのブロック図である。
図5の構成は、データラッチ51、ライトバッファ52、アドレスバッファ/デコーダ53、入出力バッファ112、及びセンスアンプ44を含む。入出力バッファ112は図2に示され、センスアンプ44は図4に示される。アドレスバッファ/デコーダ53は、図2のアドレスラッチ113及びYデコーダ115に相当する。
データラッチ51は、プログラムするページの全ビットについてビット毎に設けられるラッチであり、このラッチによって各ビット毎にプログラムするか否かを指定する。プログラムするか否かを各ビット毎に指定するデータは、プログラムデータINnとして入出力バッファ112から供給される。またプログラムデータを当該データラッチ51にロードするか否かは、アドレスデコード信号GSELnによって決定される。プログラムデータがロードされなかったデータラッチ51には、センスアンプ44から供給される対応メモリセルのセンスデータDSInが格納され、当該ビットに対してリフレッシュ動作が実行されることになる。またセンスアンプ44から供給されるセンスデータDSInは更に、プログラムベリファイの際の判定データとして使用される。
各データラッチ51にプログラムデータ及びリフレッシュ対象データが格納されると、これらのデータはライトバッファ52に転送される。その後、ライトバッファ52に格納されたデータに基づいて、メモリセルトランジスタのドレイン端子に対してプログラム電圧が印加される。同時にプログラム対象のメモリセルのゲート端子にはワード線からプログラム電圧が印加され、これによりプログラム動作が実行される。
図5に示されるように本発明のデータラッチ51には、プログラムベリファイ動作を指示するプログラムベリファイ信号PGMVBと、リフレッシュベリファイ動作を指示するリフレッシュベリファイ信号REFRESHVBとが供給される。これにより、プログラムベリファイ動作とリフレッシュベリファイ動作とを別々に実行し、プログラムベリファイ動作を実行するデータラッチと、リフレッシュベリファイ動作を実行するデータラッチとを分離することが可能になる。
図6は、データラッチ51の回路構成の一例を示す回路図である。
図6のデータラッチ51は、PMOSトランジスタ61乃至67、NMOSトランジスタ68乃至70、NAND回路71、NOR回路72及び73、トランスファーゲート74、及びインバータ75乃至80を含む。インバータ77及び78は、互いの出力を入力とするように接続され、ラッチ90を構成する。
初期状態では、反転リセット信号RESETBをLOWとすることにより、ノードAがHIGHになるようにラッチ90が設定されている。またリセット信号RESETをHIGHとすることで、NOR回路72及び73からなるフリップフロップの出力TAGBは、初期状態においてHIGHとなっている。
データロード信号DLOAD及び当該データラッチを指定するアドレスデコード信号GSELgがHIGHになると、プログラムデータINnがトランスファーゲート74を介してラッチ90に入力される。当該ビットをプログラムする場合には、ラッチ90は“0”を格納しノードAがLOWとなる。当該ビットをイレーズ状態にしておく場合には、ラッチ90は“1”を格納しノードAがHIGHとなる。
プログラムデータINnを取り込むためにトランスファーゲートが導通状態になるとき、インバータ76の出力である信号DLOADDはHIGHである。このHIGHである信号DLOADDは、NOR回路73に入力され、フリップフロップの出力TAGBがLOWになる。これによりプログラムデータINnが書き込まれたデータラッチにおいては、NMOSトランジスタ69は非導通状態となる。従って、その後コア回路の対応メモリセルからのデータ読み込みを指示する信号ALOADgがHIGHになっても、対応メモリセルのセンスデータDSInはラッチ90に読み込まれない。
プログラムデータINnを読み込まなかったデータラッチにおいては、インバータ76の出力である信号DLOADDはLOWのままである。従ってフリップフロップの出力TAGBは、HIGHのまま維持されている。これによりプログラムデータINnが書き込まれなかったデータラッチにおいては、NMOSトランジスタ69は導通状態となる。その後コア回路の対応メモリセルからのデータ読み込みを指示する信号ALOADgがHIGHになると、対応メモリセルのセンスデータDSInがラッチ90に読み込まれる。即ち、対応メモリセルのセンスデータDSInに応じてNMOSトランジスタ70の導通/非導通が制御され、これによりラッチ90に対応メモリセルのセンスデータDSInが格納される。このようにして、プログラムデータINnが書き込まれなかったデータラッチにおいては、対応メモリセルのセンスデータDSInがラッチ90に格納され、リフレッシュ動作の対象となる。
このようにして、図3に示されるステップST1及びST2のプログラムデータ入力及びプリリードが実行される。その後、ステップST3においてプログラムベリファイが実行され、更にステップST4においてリフレッシュベリファイが実行される。
プログラムベリファイにおいては、プログラムベリファイ信号PGMVBがLOWとなり、PMOSトランジスタ66が導通する。プログラムデータINnを読み込んだデータラッチにおいては、TAGBがLOWであるので、PMOSトランジスタ65は導通状態にある。この際、図4に示すセンスアンプ44は、リファレンスセルトランジスタ31のプログラムベリファイ用の閾値とコア回路の対応メモリセルの閾値とを比較し、データ状態をセンスしている。従って図6において、PMOSトランジスタ64のゲートに入力されるセンスデータDSInは、プログラムベリファイがパスした場合にはLOWとなる。これによりPMOSトランジスタ64が導通し、ラッチ90のノードAはHIGHに設定され、当該ビットをプログラムする動作は実行されない。ベリファイパスしない場合には、ラッチ90のノードAはデータ設定された状態のままに留まる。ラッチ90のノードAがLOWの状態であれば、当該ビットをプログラムする動作が図3のステップST6で実行される。
なおプログラムベリファイにおいて、プログラムデータINnを読み込んでいないデータラッチにおいては、TAGBがHIGHであるので、PMOSトランジスタ65は非導通状態にある。従って、プログラムベリファイ動作の結果は、ラッチ90が格納するデータに何ら影響を与えない。
リフレッシュベリファイにおいては、リフレッシュベリファイ信号REFRESHVBがLOWとなり、PMOSトランジスタ63が導通する。リフレッシュ対象のデータラッチにおいては、TAGBがHIGHであるので、PMOSトランジスタ62は導通状態にある。この際、図4に示すセンスアンプ44は、リファレンスセルトランジスタ32のリフレッシュベリファイ用の閾値とコア回路の対応メモリセルの閾値とを比較し、データ状態をセンスしている。従って図6において、PMOSトランジスタ61のゲートに入力されるセンスデータDSInは、リフレッシュベリファイがパスした場合にはLOWとなる。これによりPMOSトランジスタ61が導通し、ラッチ90のノードAはHIGHに設定され、当該ビットをプログラムする動作は実行されない。ベリファイパスしない場合には、ラッチ90のノードAはデータ設定された状態のままに留まる。ラッチ90のノードAがLOWの状態であれば、当該ビットをプログラムする動作が図3のステップST6で実行される。
なおリフレッシュベリファイにおいて、リフレッシュ対象でないデータラッチにおいては、TAGBがLOWであるので、PMOSトランジスタ62は非導通状態にある。従って、リフレッシュベリファイ動作の結果は、ラッチ90が格納するデータに何ら影響を与えない。
以上のようにして、プログラムベリファイ動作とリフレッシュベリファイ動作とを別々に実行し、プログラムベリファイ動作を実行するデータラッチと、リフレッシュベリファイ動作を実行するデータラッチとを分離することが可能になる。従って、リフレッシュベリファイの閾値をプログラムベリファイの閾値よりも低い閾値に設定し、リフレッシュ対象メモリセルのオーバープログラム状態を防ぐことが可能となる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
Claims (8)
- 1メモリセル当たり2ビットの情報を格納する複数の不揮発性メモリセルと、
該不揮発性メモリセルに対して新規データ書き込みと同時に既存データのリフレッシュを行うプログラム動作において、該新規データ書き込み対象ビットを第1の閾値によりベリファイし、該既存データのリフレッシュ対象ビットを第2の閾値によりベリファイする制御回路
を含み、該第1の閾値より該第2の閾値が低いことを特徴とする不揮発性半導体記憶装置。 - 読み出しデータ判定用の2つのリファレンスセルを更に含み、該2つのリファレンスセルの閾値の平均に基づいて、該不揮発性メモリセルからの読み出しデータを判定することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 該第1の閾値を設定する第1のリファレンスセルと、
該第2の閾値を設定する第2のリファレンスセル
を更に含むことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 該不揮発性メモリセルから供給されるデータを判定するセンスアンプと、
該新規データ書き込み対象ビットを該第1の閾値によりベリファイする際に該第1のリファレンスセルを選択して該センスアンプに接続し、該既存データのリフレッシュ対象ビットを該第2の閾値によりベリファイする際に該第2のリファレンスセルを選択して該センスアンプに接続する選択回路
を更に含むことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 該新規データと該既存データとをラッチする複数のデータラッチを更に含み、該データラッチの各々は、
該新規データ書き込み対象ビットを該第1の閾値によりベリファイする際に対応メモリセルについての該センスアンプのセンス結果に応じてラッチデータをリセットする第1の回路と、
該既存データのリフレッシュ対象ビットを該第2の閾値によりベリファイする際に対応メモリセルについての該センスアンプのセンス結果に応じてラッチデータをリセットする第2の回路
を含み、該新規データをラッチデータとして格納しているか或いは該既存データをラッチデータとして格納しているかに応じて該第1の回路或いは該第2の回路の何れかを駆動させることを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 該新規データと該既存データとをラッチする複数のデータラッチを更に含み、該データラッチの各々は、
該新規データをラッチデータとして格納している場合に対応メモリセルのビットを該第1の閾値によりベリファイした結果に応じて該ラッチデータをリセットする第1の回路と、
該既存データをラッチデータとして格納している場合に対応メモリセルのビットを該第2の閾値によりベリファイした結果に応じて該ラッチデータをリセットする第2の回路
を含むことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 1メモリセル当たり2ビットの情報を格納する複数の不揮発性メモリセルから読み出したデータを2つのリファレンスセルの閾値の平均に基づいて判定する不揮発性半導体記憶装置において、
プログラムデータを第1のデータラッチに格納し、
該不揮発性メモリセルから読み出したデータを第2のデータラッチに格納し、
該第1のデータラッチが格納するデータ及び第2のデータラッチが格納するデータを同時に該不揮発性メモリセルにプログラムする
各段階を含み、該プログラムする段階は、
該第1のデータラッチに対応する該不揮発性メモリセルのビットを第1の閾値を用いてベリファイし、
該第2のデータラッチに対応する該不揮発性メモリセルのビットを第2の閾値を用いてベリファイする
各段階を含み、該第1の閾値より該第2の閾値が低いことを特徴とする不揮発性半導体記憶装置のプログラム方法。 - 1メモリセル当たり2ビットの情報を格納する複数の不揮発性メモリセルから読み出したデータを2つのリファレンスセルの閾値の平均に基づいて判定する
不揮発性半導体記憶装置において、
該不揮発性メモリセルに対して新規データ書き込みと同時に既存データのリフレッシュを実行し、
該新規データ書き込み対象ビットを第1の閾値によりベリファイし、
該既存データのリフレッシュ対象ビットを第2の閾値によりベリファイする
各段階を含み、該第1の閾値より該第2の閾値が低いことを特徴とする不揮発性半導体記憶装置のプログラム方法。
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