KR100252455B1 - 영상 형성 장치 및 그 구동 방법 - Google Patents

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Abstract

장치 기판 상에 구비된 다수의 전자 방출 소자는 면판 상에 구비된 가속 전극과 마주보면서 배설된다. 장치 기판과 면판은 이들 사이에 측벽이 개재된 상태에서 내부 공간은 진공을 유지하는 엔벨로프(envelope)를 구성한다. 이 내부 공간내에서 장치 기판과 면판 사이에는 다수의 스페이서가 개재되어 있다. 상기 가속 전극에 인가된 전위(Va), 상기 전자 방출 소자와 이에 대응하는 각각의 스페이서 사이의 거리(l), 및 상기 전자 방출 소자와 상기 가속 전극 사이의 거리(d)는 고나계식 Va·l2/d2>|ΔVsat|/(2·α·β)를 만족하며, 여기서, α와 β는 몇 가지 인자로부터 결정되는 상수이고, ΔVsat는 미충전 조건 하의 스페이서 표면으로부터 충전 조건 하의 스페이서 표면의 전위 편차이다.

Description

영상 형성 장치 및 그 구동 방법
본 발명은 전자빔을 사용하는 디스플레이 장치등의 영상 형성 장치에 관한 것으로서, 보다 구체적으로는 대기압에 대향하여 엔벨로프를 내부적으로 지지하도록 상기 장치의 엔벨로프내에 배치된 스페이서를 포함하는 영상 형성 장치에 관한 것이다.
종래 2종류의 전자 방출 소자가 알려져 있는데 이들은 열 전자 소스 및 냉음극 전자 소스이다. 냉음극 전자 소스를 전계 방출형(이하 FE형이라 한다), 금속/절연층/금속형(이하 MIN형이라 한다) 및 표면 도전 전자 방출형(이하 SCE형이라 한다)이라 한다.
SCE형 소자의 예로서는 M. I. Elinson, Radio Eng. Electron Pys., 10(1965)에 제안된 것이 있다.
SCE형 소자는 박막표면과 병렬로 전류가 흐르게 될 때 기판 상에 형성된 소영역을 가진 박막으로부터 전자가 방출되는 현상을 이용하여 실현된다. 상기 엘린슨이 이러한 형태의 소자용으로서 SnO2박막의 사용을 제안하고 있는 반면에, AU 박막의 사용은 G. Dittmer "Thin Solid Films", 9, 317(1972)에 제안되어 있는데, 여기에는 In2O3/SnO2박막의 사용 및 탄소 박막의 사용이 M. Hartwell 및 C. G. Fonstad" IEEE Trans. ED Conf.", 519(1975) 및 H. Araki 등. "Vacuum", Vol. 26, No. 1, P. 22(1983)에 각각 개시되어 있다.
첨부 도면 중 제30도는 상기 M. Hartwell이 제안한 전형적인 표면 도전 전자 방출 소자를 개략적으로 나타낸 것이다. 제30도에서, 도면 참조 번호(3001)은 절연 기판이고, 도면 참조 번호(3004)는 전자 방출 영역 형성 박막으로서, H형 패턴을 사용해서 스퍼터링하므로써 제조되는 박막의 금속 산화물 막인데, 여기서는 이하 통전 포밍이라고 하는 전기적인 통전 처리시에 전자 방출 영역(3005)이 형성된다. 제30도에서 한쌍의 소자 전극은 0.5 내지 1 [mm]의 길이 L만큼 분리되어 있고 0.1 [mm]의 폭 W를 갖고 있다.
종래에는 소자의 전자 방출 영역 형성 박막(3004)을 통전 포밍(energization forming)이라고 하는 전기적 통전 처리하여 표면 도전 전자 방출 소자에서 전자 방출 영역(3005)를 형성하였다. 통전 포밍 처리에서는 통상 1V/min의 매우 느린 속도로 상승하는 일정한 DC 전압 혹은 느린 상승 DC전압이, 박막을 부분적으로 파괴, 변형 혹은 변성하여 전기적으로 높은 저항성이 있는 전자 방출 영역(3005)을 형성하도록 전자 방출 영역 형성 박막(3004)의 소정의 양 단부에 인가되었다. 따라서, 전자 방출 영역(3005)은 통상 균열 혹은 균열 부위를 포함하는 전자 방출 영역 형성 박막(3004)의 일부분이 되어 있으므로 이러한 균열부위 혹은 그 부근에서 전자가 방출될 수 있다. 통전 포밍에 의해서 형성된 전자 방출 영역을 포함하는 전자 방출 영역 형성 박막(3004)을 전자 방출 영역 포함 박막이라 한다. 표면 도전 전자 방출 소자가 일단 통전 포밍 처리된 후에 소자에 전류가 흐르도록 적당한 전압을 전자 방출 영역 포함 박막(3004)에 인가할 때마다 그의 전자 방출 영역(3005)로부터 전자를 방출하게 된다.
FE형 소자의 예로서는 W. P. Dyke 및 W. W. Dolan, "Fieid emission" Advance in Electron Physics, 8, 89(1956) 및 C. A. Spindt, "PHYSICAL Properties of thin film field emission cathodes with molybdnum cones", J. Appl. Phys., 47, 5284(1976)에 의해서 제안된 것 들이 있다. 첨부 도면중 제31도는 전형적인 FE형 소자인 C. A. Spindt 등에 의해서 제안된 소자의 개략적인 단면도를 나타낸 것이다. 제31도를 참조하여 설명하면, 이 소자는 기판(3010), 도전성 재료로 만들어진 에미터 배선층(3011), 원추형 에미터(3012), 절연층(3013) 및 게이트 전극(3014)을 포함한다. 이 소자는 적절한 전압을 원추형 에미터(3012)와 게이트 전극(3014)에 인가함에 따라 원추형 에미터(3012)의 선단으로부터 전자를 방출한다.
상기 예시 및 개시된 FE형 소자는 다층 구조를 하고 있지만 에미터 및 게이트 전극은 기판의 평면과 평행하게 기판 상에 교대로 배열될 수도 있다.
MIM형 소자의 예는 C. A. Mead. "The tunnel-emission amplifier", J. Appl. Phys., 32, 646(1961)를 포함하는 문헌에 개시되어 있다. 첨부 도면의 제32도는 전형적인 MIM 소자의 개략적인 단면도를 나타낸 것이다. 제32도를 참조하면, 이 소자는 기판(3020), 하부 금속 전극(3021), 약 10nm의 두께를 가진 박막 절연층(3022) 및 약 30nm의 두께를 가진 상부 금속 전극을 포함한다.
MIM형 소자는 적절한 전압을 상부 전극(3023)과 하부 전극(3021)사이에 인가함에 따라 상부 전극(3023)의 표면으로부터 전자를 방출한다.
열전형 소자와는 반대로, 냉음극 장치는 저온에서 전자를 방출하도록 채용되므로 히터를 필요로 하지 않는다. 결과적으로 냉음극 장치는 열전형 소자에 비해 간단한 구조를 갖출 수 있다. 따라서, 기판 상에 실장 밀도를 높일 때 열적으로 용융된 기판등의 문제로부터 비교적 자유로워 질 수 있는 매우 작은 냉음극 장치를 제조하는 것이 가능하다.
또한, 열전형 소자의 응답성은 이것에 사용된 히터의 응답성에 의해서 좌우되지만 냉음극 장치는 이러한 문제가 없으므로 고 응답성의 냉음극 장치를 어려움 없이 실현할 수 있다.
상술된 장점 및 다른 이점에 비추어 볼때, 특별히 냉음극 장치를 포함하는 전자빔 장치로서의 영상 형성 장치를 개발하는데 노력을 경주해 오고 있다.
특히, 표면 도전 전자 방출 소자는 이들이 갖고 있는 구조적인 단순성으로 인하여 다수의 소자들이 대영역에 걸쳐서 배열될 수 있는 현저한 장점을 제공한다. 이러한 장점을 이용하고자 하는 연구가 여러 용융분야를 대상으로 행해져 오고 있다. 표면 도전 전자 방출 소자의 응용분야는 대전된 빔 소스 및 디스플레이 장치를 포함한다.
표면 도전 전자 방출 소자가 다수 배열된 것의 응용분야는 병렬의 행에 표면 도전 전자 방출 소자를 배열하고 소자의 매트릭스를 형성하기 위해서 배선들에 의해서 소자들 각각의 양 단부들을 개재하여 이들을 접속하므로써 실현된 전자 소스를 포함한다(본 특허 출원의 출원인에 의해서 출원된 inter alia 일본 특허 공개 제1-031332호 참조). 액정을 사용하는 평판형 디스플레이 장치가 디스플레이 장치를 포함하는 영상 형성 장치의 분야에서 CRT를 대신하여 사용되고 있지만 이들은 방출형이 아니기 때문에 배면광을 필요로 하는 단점이 있다. 따라서, 방출형 디스플레이 장치의 필요성이 강력하게 요구되고 있다. 고 화질의 영상을 표시할 수 있는 방출형 디스플레이 장치는 다수의 표면 도전 전자 방출 소자 및 이 소자들로부터 방출된 전자에 의해서 가시광을 내도록 사용되는 형광체를 포함하는 전자원을 결합하므로써 비교적 용이하게 실현될 수 있는 대형 표시 스크린을 갖는 영상 형성 장치를 포함한다(본 특허 출원의 출원인에게 허여된 inter alia 미국 특허 제5,066,883 참조).
상술된 영상 형성 장치에 사용될 수 있는 전자빔 장치는 일반적으로 장치내에서 진공을 유지하기 위한 엔벨로프, 엔벨로프내에 배열된 전자 소스, 상기 전자 소스로부터 방출된 각 전자빔이 입사되는 타깃, 및 각 타깃으로 지향되는 전자빔을 가속하기 위한 가속 전극을 포함한다. 상술한 부품 이외에도, 대기압에 대향하여 내부에서 엔벨로프를 지지하기 위한 스페이서를 더 포함할 수 있다.
엔벨로프내에서의 이러한 스페이서의 배열은 특히 대형 스크린이 사용될 때나 장치를 초박막화할 때 상술한 형태의 영상 형성 장치에 있어서는 필수적인 것이다.
상기 엔벨로프내에 스페이서를 사용할 때는, (1) 고 전압에 의해서 전자빔이 가속될 때에 전기 방전이 발생되는 점, (2) 전자빔이 각 루트로부터 벗어나서 각 타깃에 부딪치지 않는 현상(이하 이러한 현상을 "빔 편차(Beam Deviation)라 한다"을 포함하는 문제를 야기한다. 이러한 빔 편차 현상을 표시 영상의 질을 현저히 떨어뜨릴수 있는 영상 형성 장치의 각 형광체의 타깃상에 형성된 편향된 및/또는 변형된 발광 스폿에 기인하여 발생될 수 있다. 특히, 영상 형성 장치의 영상 형성 부재가 칼라 영상을 표시하는 적색, 녹색, 및 청색용의 형광체를 포함하고 있으면, 상술한 문제(2)는 휘도 열화 및 칼라 브레이크업(color breakup) 현상을 수반할 수 있다. 이들 문제는 아마도 전자빔과 방출된 전자빔의 영향으로 인하여 엔벨로프내에서 발생된 전하입자들이 적어도 부분적으로 2차 전자를 생성하기 위해서 스페이서의 표면과 충돌하고 이어서 스페이서의 표면을 하전시켜 스페이서 상 및 스페이서 부근의 전계를 불규칙하게 하여 결국 엔벨로프 내의 전자빔이 목적한 각 루트에서 벗어나게 되므로 전자 소스와 영상 형성 장치 사이에 배열된 스페이서 부근의 위치에서 특히 심각하다.
이러한 문제를 해소하기 위한 시도로서 스페이서마다 전기 도전성 재료를 사용해서 스페이서의 하전을 줄이는 다수의 기술이 제안되고 있다.
예를 들면, 일본 특허 공개 제57-118355에는 열전형 소자를 포함하는 영상 형성 장치내의 홀들의 벽멱에 달라붙는 전자를 제거하기 위해서 열전 음극에 각각 대응하는 위치에 홀들을 가진 플레이트-형 스페이서의 표면을 박막으로 코팅하는 방법이 개시되어 있다. 또한, 이 문헌에는 스페이서의 전기 도전성으로서, 10V의 전압이 그 사이에 배치된 스페이서들과 대향해서 배치된 전극들 사이에 인가될 때 10μA 내지 0.001μA의 전류가 흐르는 것으로 기재되어 있다.
PCT/US/00602는 스페이서의 전위의 변동을 최소화하기 위해서 1에 가까운 2차 전자 방출 효율을 가진 전기 도전성 스페이서의 사용을 개시하고 있다. 이러한 전기 도전성 스페이서는 109내지 1014Ω/?의 시트 저항 및 0.005 내지 20㎛의 막 두께를 갖고 크로미늄 산화물, 동 산화물, 탄소 등으로 만들어 진다. 본 발명자는 스페이서의 전위의 변동은 방출된 2차 전자에 의한 것으로 가정하여 영상 형성 장치의 기판과 접촉 상태를 유지하는 스페이서상에서의 거리 X에서 이격된 위치에서의 전위 편차 ΔV를 하기 수학식 1로 정의하였다.
[수학식 1]
ΔV=ρs·[x·(x-d)/2]·j·(1-δ)
여기서, d는 스페이서의 높이(장치 기판과 가속 전극간의 거리), ρs는 스페이서의 면 저항, J는 스페이서면과 충돌하는 전류 밀도, 및 δ는 스페이서의 표면의 2차 전자 방출 효율이다.
상기 인용된 일본 특허 공보 제57-118355호는 홀을 가진 플레이트-형 스페이스를 사용하며 그들 사이에 배치된 스페이서를 가진 반대로 배치된 전극들사이에 전압이 인가될때 스페이서를 통해서 흐르는 전류(10μA 내지 0.001μA 사이)와 관련한 스페이서의 전기 도전성을 한정하고 있다. 따라서 스페이서 각각들의 전류 흐름 영역은 그들의 형태에 따라 변하므로 상기 한정값은 이 문헌에 개시된 것과는 다른 형태를 가진 스페이서에 적용될 수 없다.
PCT/US/00602의 기술의 경우에 있어서, 2차 전자가 주로 스페이서의 하전에 책임이 있다는 가정이 옳다면 스페이서 표면의 전위는 접지로부터 표면상의 위치에 의존하는 통상 수 kV인 가속 전압까지 변화되므로 실질적으로 이러한 광의의 에너지 범위 전반에서 2차 전자 방출 효율이 실질적으로 1에 가까운 재료 및 조건의 세트를 선택하는 것은 실용적인 면에서 불가능하다. 다시 말해서, 전위 편차는 적어도 스페이서 vy면의 일부분에서 필연적으로 나타나게 마련이다. 또한, 스페이서의 하전이 스페이서로 고 도전성 재료를 사용하므로써 감소될 수 있지만, 이러한 재료의 사용은 영상 형성 장치의 전력 소비율과 관련지어 생각할 때 실용적으로 용이하지 않다.
결국, 전자 방출 소자가 이러한 영상 형성 장치를 구동하기 위해서 온 되었을 때에 위치 편차 및 전기 방전이 발생되게 된다.
상술한 문제점과 관련하여 본 발명의 목적은 타깃 평면상의 전자빔의 임의의 위치 편차(빔 편차)를 방지하기 위한 기술을 제공하기 위한 것이다. 본 발명의 다른 목적은 엔벨로프의 소정의 깊이를 확보하기 위한 스페이서를 포함하며 칼라 디스플레이인 경우에 전력 소비율을 증가시키지 않고 빔 편차 휘도 저하 및 칼라 브레이크업을 방지함으로써 우수한 색상의 재현성의 선명한 영상을 표시할 수 있는 영상 형성 장치를 제공하기 위한 것이다.
본 발명의 한 양상에 따르면, 상술한 목적은 다수의 냉음극형 전자 방출 소자를 포함하는 전자 소스을 구비한 장치 기판, 상기 장치 기판에 대해 대향하여 배설되어 상기 전자 소스으로부터 방출된 전자를 가속시키기 위한 가속 전극, 상기 장치 기판과 상기 가속 전극 사이에 진공 상태를 유지시키기 위한 밀봉 구조체를 구비한 엔벨로프, 및 상기 엔벨로프를 지지하기 위한 다수의 스페이서를 포함하는 영상 형성 장치에 있어서,
α를 영상 형성 장치내에서 전위 형태를 결정하는 부재들의 위치 구성에 의해 정의되는 상수, β를 상기 장치의 영상 표시 부재상의 휘도점들의 허용가능한 편차 범위를 정의하는 상수, 그리고 ΔVsat를 상기 장치의 정상적인 구동 조건 하에서 스페이서 표면이 전기적으로 하전되지 않을 때의 스페이서 표면으로부터의 전위 편차라고 했을때,
상기 가속 전극의 전위(Va), 상기 전자 방출 소자와 이에 대응하는 각각의 스페이서 사이의 거리(l), 및 상기 전자 방출 소자와 상기 가속 전극 사이의 거리(d) 간의 관계는 다음 수학식,
Va·l2/d2>|ΔVsat|/(2·α·β)
으로 표현되고,
R을 상기 장치 기판에 수직한 방향에서의 각 스페이서의 전기 저항, Q'를 스페이서 표면의 전하의 변화율, ΔT를 한 프레임의 영상을 표시하기 위한 기간, Δt를 장치 구동 기간, τu를 스페이서를 전기적으로 충전시키기 위한 전자 방출 소자, 그리고 τd를 스페이서로부터 전하를 완전히 방출시키기 위한 시간 상수라 했을 때,
상기 전위 편차는 다음 수학식,
ΔVsat=RQ'/8·(1-exp(-Δt/τu))/(1-exp(-Δt/τd))
으로 정의되는 것을 특징으로 하는 영상 형성 장치를 제공하므로써 달성된다.
본 발명의 다른 양상에 따르면, 다수의 냉음극 전자 방출 소자를 포함하는 전자 소스을 구비한 장치 기판, 상기 장치 기판에 대해 대향하여 배설되어 상기 전자 소스으로부터 방출된 전자를 가속시키기 위한 가속 전극, 상기 장치 기판과 상기 가속 전극 사이에 진공 상태를 유지시키기 위한 밀봉 구조체를 구비한 엔벨로프, 및 상기 엔벨로프를 지시하기 위한 다수의 스페이서를 포함하는 영상 형성 장치의 구동 방법에 있어서,
R을 상기 장치 기판에 수직한 방향에서의 각 스페이서의 전기 저항, Q'를 스페이서 표면의 전하의 변화율, ΔT를 영상 프레임을 표시하기 위한 기간, Δt를 장치 구동 기간, τu를 스페이서를 전기적으로 하전시키기 위한 시간 상수, 그리고 τd를 스페이서로부터 전하를 완전히 방출시키기 위한 시간 상수, l을 상기 전자 방출 소자와 이에 대응하는 각각의 스페이서 사이의 거리, d를 상기 전자 방출 소자와 상기 가속 전극 사이의 거리, Va를 상기 가속 전극의 전위, α를 영상 형성 장치내에서 전위 형태를 결정하는 부재들의 위치 구성에 의해 정해지는 상수, 그리고 β를 상기 장치의 영상 표시 부재상의 휘도점들의 허용가능한 편차 범위를 정하는 상수라고 했을 때,
한 프레임의 영상을 표시하기 위한 시간(ΔT)과 장치 구동 기간(Δt)은 다음 수학식,
(1-exp(-Δt/τu))/(1-exp(-Δt/τd))
<(2·α·β)·l2·d2/Va·8/|R·Q'|
으로 표현된 관계를 만족하는 것을 특징으로 하는 영상 형성 장치의 구동 방법이 제공된다.
제1도는 스페이서 및 그 주변부를 나타내는 제2도의 라인 1-1을 따라 절취한 확대된 개략 부분 단면도.
제2도는 본 발명에 따른 영상 형성 장치의 부분 절단된 개략적인 사시도.
제3도는 영상 형성 장치의 주요 영역을 나타내는 제2도의 영상 형성 장치의 전자 소스의 확대된 개략 부분 평면도.
제4a도 및 제4b도는 본 발명의 목적에 사용될 수 있는 다른 구성을 가진 형광막의 개략적인 평면도.
제5도는 전자 및 산포 전하입자의 궤적을 나타내기 위해 스페이서에 가까운 전자 방출 영역을 나타내는, Y축 방향에서 본 제2도의 영상 형성 장치의 확대된 개략적인 부분 단면도.
제6도는 전자 및 산포 전하입자의 궤적을 나타내기 위해 스페이서에 가까운 전자 방출 영역을 나타내는, X축 방향에서 본 제2도의 영상 형성 장치의 확대된 개략적인 부분 단면도.
제7a도, 제7b도 및 제7c도는 본 발명에 따른 영상 형성 장치에 사용될 수 있는 스페이서의 확대된 개략 단면도.
제8도는 본 발명에 따른 영상 형성 장치에서 접합부와 함께 사용된 스페이서의 확대된 개략 단면도.
제9a도 및 제9b도는 본 발명의 목적에 사용될 수 있는 표면 도전 전자 방출 소자를 개략적으로 보여주는 평면도 및 측단면도.
제10a도 및 제10b도는 본 발명의 목적에 사용될 수 있는 또 다른 표면 도전 전자 방출 소자의 개략적인 평면도 및 개략적인 측단면도.
제11a도, 제11b도, 제11c도, 제11d도, 제11e도는 본 발명의 목적에 사용될 수 있는 표면 도전 전자 방출 소자의 다른 제조 단계를 보여주는 개략적인 측단면도.
제12도는 본 발명의 목적을 위한 통전 포밍 처리에 사용되는 전압 파형을 나타내는 그래프.
제13a도 및 제13b도는 각각 활성화 처리에 사용되는 전압 파형 및 본 발명의 목적에 사용될 수 있는 표면 도전 전자 방출 소자의 방출 전류를 보여주는 그래프.
제14도는 본 발명의 목적에 사용될 수 있는 계단형 표면 도전 전자 방출 소자의 개략적인 측단면도.
제15도는 본 발명의 목적에 사용될 수 있는 또 다른 계단형 표면 도전 전자 방출 소자의 개략적인 측단면도.
제16a도, 제16b도, 제16c도, 제16d도, 제16e도, 제16f도는 본 발명의 목적에 사용될 수 있는 계단형 표면 도전 전자 방출 소자의 다른 제조 단계를 보여주는 개략적인 측단면도.
제17도는 본 발명의 목적에 사용될 수 있는 표면 도전 전자 방출 소자의 디바이스 전류, 방출 전류 및 디바이스 전압의 관계를 보여주는 그래프.
제18도는 본 발명에 따른 영상 형성 장치의 구동 전류의 개략적인 블럭도.
제19도는 본 발명에 따른 영상 형성 장치의 전자 소스의 부분 회로도.
제20도는 본 발명에 따른 영상 형성 장치에 의해서 표시될 영상과 영상 형성 장치의 구동 방법을 나타내는 확대된 개략 부분도.
제21도는 본 발명에 따른 영상 형성 장치에 구동 전압이 인가되었을 때의 그의 전위 상태를 나타내는 영상 형성 장치의 전자 소스의 부분 회로도.
제22a도, 제22b도, 제22c도, 제22d도, 제22e도, 제22f도, 제22g도, 제22h도는 본 발명에 따른 영상 형성 장치에 사용될 수 있는 전자 소스의 다른 제조 단계를 나타내는 개략적인 부분 단면도.
제23도는 본 발명의 목적을 위해 표면 도전 전자 방출 소자에 전자 방출 영역을 형성하기 위한 박막을 제조하는데 사용될 수 있는 마스크의 개략적인 평면도.
제24도는 본 발명의 목적에 사용될 수 있는 또 다른 구성을 가진 형광막의 개략 평면도.
제25도는 본 발명에 따른 영상 형성 장치의 응용 분야를 대표하는 영상 표시장치의 개략적인 블럭도.
제26도는 본 발명에 따른 영상 형성 장치의 스페이서의 표면 상의 전위 변동을 나타내는 그래프.
제27도는 본 발명에 따른 영상 형성 장치의 각 패널 부재의 전자 빔의 위치 편차와 치수와의 관계를 개략적으로 나타내는 도면.
제28도는 본 발명의 목적을 위한 스페이서의 표면에서의 전위 변동을 측정하기 위한 구성을 개략적으로 나타내는 도면.
제29도는 본 발명의 목적을 위한 스페이서의 표면상의 전위 변동을 측정하기 위한 또 다른 구성을 나타내는 개략적인 도면.
제30도는 기지의 표면 도전 전자 방출 소자의 개략적인 평면도.
제31도는 기지의 FE 소자의 개략적인 부분 측단면도.
제32도는 기지의 MIN소자의 개략적인 부분 측단면도.
제33도는 본 발명의 목적에 사용될 수 있는 스페이서의 등가 회로의 회로도.
제34도는 FE형 전자 방출 소자를 포함하는 영상 형성 장치의 개략적인 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 냉음극 장치
13 : 행 방향 배선들 14 : 열 방향 배선들
15 : 배면판 16 : 측벽들
17 : 정면판 18 : 형광막
19 : 메탈 백 20 : 스페이서
다음에, 본 발명을 실시하기 위한 바람직한 방식에 대하여 보다 상세히 설명한다.
본 발명은, 고려중인 타입의 영상 형성 장치가 입자가 매우 거칠거나 비정질의 박막으로 피복되는 스페이서를 구비하는 경우, 스페이서의 전하를 방출시키기 위한 용량과 시간 상수를 적절히 제어하고, 만일 시간 상수가 비교적 크면, 장치를 구동하기 위한 조건(영상 표시용 프레임 주파수, 전자 방출 소자 구동용 전압의 펄스 폭 및 가속 전압)과 구성(가속 전압을 인가하기 위한 전극과 전자 방출 소자간의 거리 및 전자 방출 소자와 스페이서의 상대적 위치 배열)을 최적화함으로써 표적면상의 전자 빔의 위치 편차(빔 편차)을 방지할 수 있음을 발견할 것에 바탕을 두고 있다. 특히, 상기한 발견은, 칼라 화면의 경우, 우수한 칼라 재생도를 갖는 깨끗한 영상을 표시하는 한편, 영상 형성 장치의 엔벨로프의 깊이를 유지하도록 스페이서를 제공할 때 전력 소비율을 증가시키지 않으면서 빔 편차, 휘도 저하 및 칼라 해체를 방지하는데 유용하다.
따라서, 본 발명에 따르면, 복수의 냉음극 전자 방출 소자를 포함하는 전자 소스을 운반하는 장치 기판, 이 장치 기판에 대해 반대 위치에 배치되어 전자 소스으로부터 방출된 전자를 가속하는 가속 전극, 장치 기판과 가속 전극간에 진공 상태를 유지하기 위한 밀봉 구조를 갖는 엔벨로프, 및 이 엔벨로프를 지지하기 위한 다수의 스페이서를 포함하는 영상 형성 장치에 있어서, 가속 전극의 전위(Va), 전자 방출 소자와 대응하는 각각의 스페이서간의 거리(l) 및 전자 방출 소자와 가속 전극간의 거리(d) 사이의 관계가 다음의 식으로 표현되는 것을 특징으로 하는 영상 형성 장치가 제공된다.
Va·l2/d2>|ΔVsat|/(2·α·β)
여기서 α는 영상 형성 장치내의 전위 형태를 결정하는 부재들의 위치 배열에 의해 정의되는 상수이고, β는 장치의 영상 표시 부재상의 휘점의 허용가능한 편차 범위를 정의하는 상수이며, ΔVsat는 장치의 정상 구동 상태하에서 스페이서 표면이 전기적으로 충전되지 않을 때 스페이서 표면의 전위로부터의 전위 편차도로서 다음의 식에 의해 정의된다.
ΔVsat=RQ'/8·(1-exp(-Δt/τu))/(1-exp(-ΔT/τd))
여기서 R은 장치 기판에 수직인 방향의 각각의 스페이서의 저항이고, Q'는 스페이서 표면의 전하의 변화율이며, ΔT는 영상 프레임을 표시하는 시간 주기이고, τu는 스페이서를 전기적으로 충전시키기 위한 시간 상수이며, τd는 스페이서로부터 전하를 완전히 방출하기 위한 시간 상수이다.
본 발명에 따른 영상 형성 장치의 전자 소스의 냉음극 전자 방출 소자는 표면 도전형 전자 방출 소자이거나 전계 방출형 전자 방출 소자인 것이 바람직하다. 만일 표면 전도형 전자 방출 소자를 사용하면, 2·α·β항은 5 이하의 값을 갖는 것이 바람직한데, 특히 1 이하의 값을 갖는 것이 더욱 바람직하다. 만일 전계 방출형 전자 방출 소자를 사용하면, 2·α·β항은 10 이하의 값을 갖는 것이 바람직하며, 2 이하의 값을 갖는 것이 더욱 바람직하다.
절연 부재의 표면 상에 고 저항 박막을 적층함으로써 스페이서를 형성하는 것이 바람직한데, 고 저항 박막은 장치 기판상의 전극, 또는 와이어와 가속 전극에 전기적으로 접속되어 각각 서로 다른 전위를 나타내며, 고 저항 박막의 저항을 원하는 정도로 제어하기 위하여, 미세 입자나 비정질이 막으로 만들어짐으로써, 본 발명의 등식을 만족시킨다.
다수의 냉음극형 전자 방출 소자를 포함하는 전자 소스을 운반하는 장치 기판, 이 장치 기판에 대향 관계로 배치되어 전자 소스으로부터 방출된 전자를 가속하는 가속 전극, 장치 기판과 가속 전극간에 진공 상태를 유지하기 위한 밀봉 구조를 갖는 엔벨로프, 및 이 엔벨로프를 지지하기 위한 다수의 스페이서를 포함하는 영상 형성 장치에서, 영상의 프레임을 표시하는 시간 주기(ΔT)와 장치를 구동하는 시간 주기(Δt)가 다음의 식으로 표현된 관계를 만족할 때 깨끗한 영상이 표시될 수 있다.
(1-exp(-Δt/τu))/(1-exp(-ΔT/τd)<(2·α·β)·l2·d2/Va·8/|R·Q'|
여기서 R은 장치 기판에 수직 방향인 각각의 스페이서의 저항이고, Q'는 스페이서 표면의 전하의 변화율이며, τu는 스페이서를 전기적으로 충전시키기 위한 시간 상수이고, τd는 스페이서로부터 전하를 완전히 방출하기 위한 시간 상수이며, l은 전자 방출 소자와 대응하는 각각의 스페이서 사이의 거리이고, d는 전자 방출 소자와 가속 전극 사이의 거리이며, Va는 가속 전극의 전위이고, α는 영상 형성 장치내의 전위 형태를 결정하는 부재들의 위치 배열에 의해 정의되는 상수이며, β는 장치의 영상 표시 부재상의 휘점의 허용가능한 편차 범위를 정의하는 상수이다.
다음으로, 본 발명의 배경을 설명한다. 전술한 바와 같이, 종래에는, 하전된 스페이서로 인해 전계에 발생하는 교란의 정적인 특징만을 다루었다. 이에 반해, 고려 중인 형태의 영상 형성 장치에 있어서 본 발명의 발명자들은 스페이서의 전기적 충/방전의 동적인 특징을 고려함으로써, 영상 형성 장치를 구동하기 위하여 전자 방출 소자를 턴온할 때 스페이서가 전기적으로 충전되는 방법과 전자 방출 소자를 끈 후에 스페이서의 전하가 감소되는 방법을 이해하는 매우 중요하다는 것을 알수 있다. 즉, 전자 방출을 위하여 전자 방출 소자를 턴온할 때 스페이서가 매우 작은 범위까지 전기적으로 충전될 경우, 만일 다음번 전자 방출 사이클 이전에 스페이서의 전하가 방출되지 않으면, 스페이서의 전하가 상당히 큰 레벨까지 누적되어 스페이서 상부와 그 부근의 전위 분포를 어지럽히게 되어 편향된 빔이나 바람직하지 못한 방전 현상을 일으킬 것이다.
바람직하지 못한 방전을 억제하고 낮은 전력 소비율로 장치를 안정하게 구동하기 위하여, 스페이서는 다소 높은 전기적 저항력을 가져야 한다. 각각의 스페이서가 낮은 특정 비저항을 나타내는 금속막(통상 백금막)으로 피복된 절연 베이스 부재를 포함하도록 만들어지는 경우, 금속막이 고립(island) 구조를 나타내도록 영상 형성 장치를 제조하는 과정에서의 열처리 공정을 견디는 내열용 마진을 포함하는 마진들을 감소시키는 대가로 금속막은 매우 얇게 만들어져야 한다. 따라서, 상술한 공지된 장치의 경우와 마찬가지로 높은 비저항을 갖는 금속 산화물을 사용하지 않을 수 없게 되는데, 이러한 물질을 사용하면 대개 입자가 매우 거칠거나 비정질의 박막을 형성하게 된다. 스페이서용 도전막으로서 입자가 매우 거친 박막을 사용하면, 각각의 입자가 비정질 특성을 나타내더라도, 입자 경계부는 비정질일 것이다. 그리고, 입자 경계부 상에 집중적으로 결함이 발생하기 쉬워지며, 이러한 결함으로 인한 트래픽 용량이 나타날 수 있다. 또한, 막의 비정질부는 영상 형성 장치의 제조 과정에서 대기중에 노출될 때 쉽게 산화되어 용량을 나타낼 수 있다. 또, 만일 산화물로 이루어진 막이 사용되면 화학량론의 고유성을 달성하기 어려우며, 막은 종종 화학량론비에 비해 적은 산소를 포함하여 결함을 발생시키게 되고 용량을 나타내게 된다. 결국, 복수의 막을 적층함으로써 얻어진 다층막이 사용되면, 구성되어 있는 막들의 계면상에 용량이 나타내게 된다. 즉, 스페이서의 전기적 성능은 제33도에 도시된 바와 같은 등가 회로에 의해 표현될 수 있다. 제33도를 참조하면, R1과 C1은 각각 막 표면에 따른 방향의 스페이서의 저항과 용량을 나타내며, R2와 C2는 각각 막 표면에 수직인 방향의 저항과 용량을 나타낸다. 스페이서의 전기적 충전의 시간 상수(또는 스페이서가 전기적으로 충전된 상태에서 전기적으로 방전된 상태로 되기 위한 시간 상수)는 R1, C1, R2 및 C2의 항에 의해서 정의된다. 본 발명의 발명자들은 스페이서의 전하 방출 단계에 대한 시간 상수가 전기적으로 충전하는 단계에 대한 시간 상수에 비해 크며 이러한 전하 방출 단계에 대한 큰 시간 상수는 안정된 상태에서 구동되는 영상 형성 장치에 문제를 일으킨다는 사실을 발견하였다. 본 발명자들은 트래핑 용량으로 인해 발생하는 전기적 충전 단계에 대한 시간 상수가 스페이서 표면을 때리는 하전된 입자들의 수에 의존하기 때문에 전기적 충전 단계에 대한 시간 상수는 일반적으로 전하 방출 단계에 대한 것과 보통은 일치하지 않으며 전하 방출 단계의 시간 상수는 일반적으로 전기적 충전 단계의 시간 상수 보다 크다고 판단하였다.
이제, 제1도, 제26도 및 제27도를 참조하여 본 발명의 원리를 설명한다.
제1도는 본 발명에 따른 영상 형성 장치의 개략적인 부분 단면도로서 본 발명의 기본 구성을 도시한다. 기판(11), 배면판(15), 측벽(16) 및 전면판(17)이 도시되며, 장치의 엔벨로프는 배면판(15), 측벽(16) 및 전면판(17)에 의해 구성된다. 참조 번호 20은 절연 부재(20a)와 이 절연 부재 상에 형성된 고 저항 박막(20b)을 포함하는 스페이서를 나타낸다. 이 장치는 형광 부재(18), 도전성 부재(메탈백)(19) 및 전극들(13)을 더 포함한다.
참조 번호 111은 기판(11) 상에 형성된 전자 소스을 나타낸다. 전자 빔(112)은 전자 소스(111)으로부터 방출되어 형광 부재(18)상에 영상을 형성한다. 만일 하전된 입자가 스페이서 표면과 충돌하여 어떠한 이유로든 그로부터 방출되면, 스페이서 표면의 전위 분포는 초기 패턴에서 변형되어 빔 편차를 일으킬 수 있다. 설명을 간단하기 위하여, 하전된 입자들은 균일한 속도로 스페이서 표면에 충돌하고 그로부터 방출되어 스페이서 표면상의 전하가 Q'[C/sec]의 속도로 단위 시간당 균일하게 변화하고 고 저항 박막이 스페이서 표면상에 고르게 형성되어 R[Ω]의 저항, ρ[Ω·m]의 저항률 및 ε[F/m]의 투과율을 나타내게 한다고 가정한다. 그리고, 전자 방출 소자로부터 전자가 방출되는 주기 동안 제1도의 Z축에 따른 전위 V(z,t)(위치 z에서 시간 t의)는 다음의 수학식 2에 의해 표현된다.
[수학식 2]
V(z,t)=va/d·z-RQ'/(2d2)·(1-exp(-t(ε·ρ)))·z(z-d)
여기서 d는 스페이서의 높이이고 Va[V]는 음극 전압이다.
그리고, 전위 편차도 ΔV는 다음의 수학식 3에 의해 표현된다.
[수학식 3]
ΔV=-RQ'/(2d2)·(1-exp(-t(ε·ρ)))·z(z-d)
이 수학식은 알려진 수학식 1에 대응한다(전위 V에 대한 위치 변수가 수학식 1에서 x로 표시된 반면, 수학식 2에서 z로 표시됨에 유의). 수학식 3에서 RQ'/d2항은 수학식 1의 ρj(1-δ) 항에 대응한다는 것에 유의하라. 수학식 1에서는 2차 전자들만이 고려되었지만, 수학식 3에서는 전기적 충전 메카니즘에 이에 제한되는 않는다는 것을 알 것이다. 수학식 1과 수학식 3의 커다란 차이는 전위의 시간적 변화가 고려되고 있는지의 여부에 있다. 보다 상세하게는, 수학식 3은 지수적인 시간적 변화를 나타내는 인자를 포함하고 있다.
전자가 Q'의 속도가 균일하게 변하는 경우, 전위 편차는 스페이서의 중심(z=d/2)에서 가장 크게 되어, z=d/2로 표현된 중심점은 아래의 전위 편차에 대한 설명에 사용된다.
스페이서의 중심(높이 z=d/s)에서의 전위 V(d/2,t)의 시간적 변화는 아래의 수학식 4로 표현된다;
(전기적 충전 단계)
[수학식 4]
V(d/2,t)=Va/2+RQ'/8·(1-exp(-t/(ε·ρ)))
한편, 시간 t=t1에서 전자 방출의 종료 후 스페이서의 중심에서의 전위의 시간적 변화는 아래의 수학식 5로 표현된다;
(전기적 방전 단계)
[수학식 5]
V(d/2,t)=(V=d/2,t1)-Va/2)·exp(-(t-t1)/(εd·ρd)))
위 수학식에서 비저항이 ρa[Ωm]으로 표시되고 유전률이 εd[F/m]으로 표시되었지만, 충전 단계에 대한 시간 상수 τu=ρ·ε는 방전 단계에 대한 시간 상수 τd=ρd·εd와 동일하지 않다는 점에 유의해야 한다. 또한, 아래의 설명에서는 ρ와 ε 대신에 τu와 τa가 사용된다는 점에 유의하라.
충전되지 않은 스페이서의 중심의 전위는 단일 펄스가 인가되는 경우에는 상술된 방식으로 변하게 된다. 제26도는 전자 소스가 구동될 때 스페이서의 중심의 일반적인 전위 변화를 나타내고 있다. 제26도에서, 실선은 스페이서 중심의 전위를 나타낸다. 제26도를 참조하면, 전위는 전자 소스가 구동되고 있는 동안(t=0에서 t=t1까지) 수학식 4에 의해 정의된 바와 같은 방식으로 상승한 다음, 펄스의 종료후 수학식 5에 따른 초기값(Va/2)으로 점차 하강한다(여기서 Q'는 양의 값인 것에 유의하라). 제26도에 도시된 바와 같이, 각 프레임의 전하가 완전히 방전되지 않은 경우, 잔류 전하들은 전하가 방전과 균형을 이루어 정상 상태에 도달할 때까지 스페이서 상에 축적된다.
전하는 전사 소스이 일정하게(또는 계속 주파수 f[Hz]를 가진 구동 전압으로) 구동될 때 방전과 균형을 이루기 때문에, 아래의 수학식들은 전자 방출 동작 ΔVswing동안의 전위 상승, 전위 오프셋 ΔVoffset및 포화 전위 상승 ΔVsat=ΔVswing+ΔVoffset에 대한 위의 수학식 4와 5로부터 각각 얻어진다;
[수학식 6]
ΔVswing=RQ'/8·(1-exp(-Δt/τu))
[수학식 7]
ΔVswing=ΔVsat·(1-exp(-ΔT/τd))
따라서, ΔVsat는 아래의 수학식 8로 표현된다;
[수학식 8]
ΔVsat=RQ'/8·(1-exp(-Δt/τu))/(1-exp(-ΔT/τd)
여기서, ΔT=1/f 및 Δt/t1-t0이다.
이제, ΔVsat가 억제되어야 하는 정도가 스페이서 및 그 근방을 개략적으로 도시한 제27도를 참조하여 설명된다. 제27도를 참조하면, 한 쌍의 전자 방출 소자(4401), 스페이서(4402) 및 가속 전극(4403)이 도시되어 있다. 또한, Va는 가속 전압을 나타내고, l은 전자 방출 소자와 스페이서 사이의 거리를 나타내며, d는 전자 방출 소자와 가속 전극 간의 거리를 나타낸다. 제27도의 점선들은 스페이서 표면이 충전될 때의 등전위면들을 나타낸다. 이러한 조건에서, 전자빔(4404)은 타깃으로부터 Δl만큼이 벗어나 있다. 전자 소스가 일정하게 동작하도록 구동되어 충전 속도 및 방전 속도가 스페이서 표면에서 일정하게 유지될 때, 전위 편차는 스페이서 상의 위치 z=d/2에서 최대가 되어 수학식 8의 ΔVsat로 표현된 값을 나타낸다. 제27도의 스페이서 중심 및 그 근방에서의 등전위면들의 편차 Δd는 아래의 수학식 9로 대략적으로 표현된다;
[수학식 9]
Δd=d/2·ΔVsat/Va
따라서, 등전위면들이 제27도의 스페이서로부터 1-축을 따라 αl의 거리 이상 굽어 있고 ΔVsat이 Va에 비해 그리 크지 않은 경우, 등전위면들의 경사는 대강 아래의 수학식 10으로 표현된다;
[수학식 10]
tanθ=sinθ=d/(2αl)·ΔVsat/Va
여기서, α는 1과 약 10 사이의 상수인 인자로서 전위를 정하는 데 고려되는 전극들과 같은 부재들 각각의 구성 및 위치의 함수로 결정된다. α의 값은 전자 방출 소자들이 일정한 간격으로 배열되어 있고 정의된 전위를 가진 배선이 2개의 인접한 전자 방출 소자를 분리하는 공간의 중심에 배열되어 있는 경우 약 2가 된다. 또한, 전자를 각각 방출한 전장의 평균 강도는 1축과 2축을 따른 방향에 대해 각각 아래의 수학식 11과 12로 표현된다;
[수학식 11]
E1=ΔVsat/2αl
[수학식 12]
E2=Va/d
전자빔의 편차 Δl은 실질적으로 Δl=(E1/E2)·d와 동일하기 때문에 아래의 수학식 13으로 표현된다;
[수학식 13]
Δl=1/(2α)·d2/1·ΔVsat/Va
따라서, ΔVsat는 전자 소스의 형태(예컨대 SCE형 또는 FE형) 또는 영상 형성 장치 전체의 사양에 의해 전자빔 편차에 대한 허용 한계를 정의하는 관계식 Δl<βl로부터 얻은 아래의 수학식 14로 표현된 관계식을 만족시킬 때 허용될 수 있다;
[수학식 14]
ΔVsat<2αβ·l2/d2·Va
여기서, β는 전자빔의 확장도, 타깃 상의 임의의 2개 인접 픽셀 간의 거리(예컨대, 이들을 분리하는 블랙 스트라이프의 존재 여부에 의존함), 타깃 상의 형광체의 특성, 및 영상 형성 장치의 각 픽셀 안에서 대개 1의 값을 갖는 허용 가능한 휘도 편차를 포함하는 파라미터의 수에 의해 정의되는 상수이다.
계수 2αβ는 영상 형성 장치가 일정 간격으로 배열된 SCE형의 전자 방출 소자를 포함하고 2개의 임의의 인접한 픽셀 간의 거리가 한 픽셀 폭의 약 /10일 때, 전하에 의해 발생하는 빔 편차에 기인한 휘도 편차를 약 10% 이하로 억제하기 위해 5 이하로, 바람직하게는 1 이하가 되어야 한다. 영상 형성 장치가 FE형의 소자를 포함하는 경우, 계수는 10 이하의 값, 바람직하게는 2 이하의 값을 가져야 한다.
전술한 설명은 균일한 전하에 대한 것이지만, 이는 전하의 변화가 있고 최대 전위 변화가 스페이서의 중심과 다른 위치에서 발생하도록 일정한 분포 패턴을 나타내는 경우에도 적용될 수 있다. 그러한 경우, 전위의 최대 변화는 안전하게 ΔVsat와 동일한 것으로 가정할 수 있다.
영상 형성 장치를 실제 설계하는 과정에서, ΔVsat의 값은 스페이서들이 지정되고 원하는 표시 주파수 및 인가될 전압이 주어질 때 결정된다. 그 다음 단계는 아래의 수학식으로 표현된 관계를 만족시키도록 Va, l 및 d의 값을 선택하는 것이다.
[수학식 15]
Va·l2/d2>|ΔVsat|/(2αβ)
|ΔVsat|의 절대값 표시는 상기 수학식에서 ΔVsat가 양의 값 또는 음의 값을 가질 수 있기 때문에 사용되는 것이다. 즉, 전술한 설명이 스페이서가 양으로 충전된다는 가정 하에 기초하고 있지만, 한편으로는 코팅 막의 재료 및 스페이서가 사용되는 조건에 따라 음으로도 충전될 수 있다. 예컨대, 전하가 2차 전자의 방출에 의해 발생하는 경우, 2차 전자 방출 계수는 입사 전자의 에너지에 따라 변하여 스페이서 표면은 계수가 1보다 작은 경우 음으로 충전되고 1보다 큰 경우 양으로 충전된다. 스페이서들은 가속 전압이 낮고 입사 전자들의 에너지가 작은 경우, 특히 FE형 소자들이 사용되는 경우에 음으로 충전될 수 있다. 따라서, 전술한 설명은 음 또는 양으로 충전될 수 있는 스페이서들에 적용 가능한데, 그 이유는 가속 전극과 전자 방출 소자 간의 평행 전계 등고선이 전하들에 의해 스페이서 상에서 음 또는 양으로 왜곡된 경우에 전자빔의 편향이 발생하기 때문이다.
전술한 설명은 다음과 같이 요약될 수 있다.
영상 형성 장치의 전자 소스으로부터 전자빔이 방출될 때, 전하 입자들은 스페이서 표면과 충돌하여 여러가지 이유로 스페이서 표면으로 전하 입자들이 방출되어 스페이서 표면의 전위가 충전되지 않은 상태에 비해 변경될 수 있다. 이러한 조건에서, 스페이서 표면의 전하가 다음 전자 방출 주기 전에 완전히 방출된 경우에는 전하의 축적이 발생하지 않지만, 구동 조건에 따른 일정 구동 동작의 주기 동안에 수학식 8의 ΔVsat로 표현된 전위 변화가 발생할 수 있다. 이러한 ΔVsat는 스페이서 상의 전장 및 그 근방의 전장을 교란하여 전자빔을 편차시킨다. 따라서, 영상을 표시하는 동작에 있어서, ΔVsat를 전자 방출 소자의 특성, 소자가 구동되는 구동 조건, 영상 표시 주파수 및 영상 형성 장치의 구성 요소들의 상대적 위치 배열의 함수로서 결정되는 허용 가능한 범위 안에 한정하는 것이 중요하며, 위의 수학식 15로 표현된 관계를 만족시켜야 한다.
집중적인 연구 결과에 따르면, 본 발명의 발명자는 대개 소다 석회 글라스 또는 세라믹 재료로 이루어진 절연 부재 상에 전기적으로 강하게 저항하는, 그리고 입자가 크거나 비결정인 박막을 형성함으로써 준비된 스페이서를 사용하여 위의 관계를 만족시키는데 성공했다. 이러한 스페이서들에 대해 주목할 만한 것은 전술한 바와 같이 방전 단계에 대한 시간 상수 τd가 충전 단계에 대한 시간 상수 τu보다 크다는 것이다.
산화물 또는 반도체 재료와 같이 상대적으로 높은 비저항을 가진 물질이 방전 효과, 전력 소모율 및 온도 변화에 기인한 열적 방출을 방지하는 효과면에서 원하는 전기 저항을 나타내도록 제조된 고저항 박막으로 사용된다.
이제, 수학식 4와 5에 있어서 스페이서의 전위 변화를 측정하는데 사용할 수 있는 방법이 제28도와 제29도를 참조하여 설명한다. 먼저, 제28도를 참조하면, 전자 방출 소자(4502)가 기판(4501) 상에 배치되어 약 10V의 펄스 전압이 인가될 때 전자들을 방출한다. 또한, 스페이서 기판(4503), 고저항 박막(4504), 관측점의 전위를 측정하기 위한 프로브 전극(probe electrode)(4505), 수 킬로볼트의 가속 전압 Va가 인가되는 가속 전극(4506), 진공 챔버(4508), 및 충분히 높은 임피던스가 제공되도록 프로브 전극(4505)에 접속되어 고저항 박막(4504)을 통과하는 전류를 교란시키지 않고 관측점의 전위가 관측될 수 있도록 하는 표면 전위차계(4507)가 도시되어 있다.
이제, 제29도를 참조하면, 다수의 전자 방출 소자가 X축 및 Y축(X축은 도면의 표면에 수직)을 따라 배열되며, 스페이서들(4503)이 X축에 평행하게 배열되어 있다. 전자 방출 소자들의 주사선도 X축과 평행을 이루고 있다.
측정에 있어서, L1=10d(d는 스페이서의 높이)까지 늘어선 전자 방출 소자들이 동시에 턴온된다. 이러한 턴온 조건은 표시 패널이 한 라인씩 Y축을 따라 전자 방출 소자들의 주사 행에 의해 구동되는 실제 구동 조건보다 까다롭다. 스페이서와 전자 방출 소자들의 기하학적 배열, 가속 전압, 전자 방출 소자들 각각에 인가되는 전압 및 다른 요인들은 실제로 영상 형성 장치를 구동하는데 사용되는 것과 동일하다.
그러나, 펄스 폭 및 프레임 주파수는 측정 시스템의 S/N비 및 대역폭을 고려하여 시간 상수 및 다른 인자들을 정확하게 결정하기 위하여 실제로 선택된 것보다 각각 크고 낮다. 특히, 구동 퍽스의 대역폭은 방전 단계에 대한 시간 상수는 전하 레벨에 의존하지 않고 따라서 더 큰 펄스폭이 사용되는 경우 영향을 받지 않으며, 측정의 정확도는 더 큰 펄스폭을 사용함으로써 개선될 수 있기 때문에 더 크다(더 작은 펄스폭이 사용되는 경우, 전위는 작은 변화만을 나타내기 때문에 더 나빠진다). 실제 프레임 주파수보다 작은 주파수가 선택되는데, 그 이유는 영상의 프레임을 표시하기 위한 시간에 관계없이 방전 단계에 대한 시간 상수 τd를 정확히 결정하기 위하여 스페이서의 전위가 충분히 낮은 레벨로 떨어질 때까지 측정이 수행되어야 하기 때문이다.
본 발명의 발명자는 예비 실험을 수행하였는데, 여기서 구동 펄스의 펄스폭 Δt와 방전 단계의 시간 상수 τd간의 관계는 구동 펄스폭 Δt를 5 msec보다 작은 범위 내에서 변화시킴으로써 조사되었다. 예비 실험의 결과, 방전 단계의 시간 상수는 구동 펄스폭이 변하는 경우에(펄스폭이 500 μsec보다 작은 경우 S/N비가 만족스러운 값을 나타낼 수 없기 때문에 요동하게 될지라도) 일정하게 유지되는 것이 확인되었다. 이 실험 결과, 스페이서의 성능 평가를 위한 Δt로서 1 msec이 선택되었다.
이제, 본 발명은 바람직한 실시예를 참조하여 설명된다.
(표시 패널의 구성 및 표시 패널을 제조하는 방법)
먼저, 본 발명에 따른 영상 형성 장치의 표시 패널의 구성 및 그 제조 방법이 상세히 설명된다.
제2도는 본 발명에 따른 영상 형성 장치의 표시 패널의 개략적인 사시도로서 내부의 일부가 절개되어 있다. 제1도는 제2도의 표시 패널의 확대된 개략적인 부분 횡단면도로서 1-1 라인을 따른 주 횡단 영역을 나타내고 있다.
제2도를 참조하면, 하나의 엔벨로프(밀봉 콘테이너)가 진공 상태에서 표시 패널의 내측을 유지하기 위한 배면판(15), 측벽들(16) 및 정면판(17)으로 구성되어 있다. 기판(11)이 배면판(15)에 단단히 고정되어 있고 N×M개의 냉음극 소자들이 기판(11) 상에 형성되어 있다(N 및 M은 영상 형성 장치에서 사용되는 표시 픽셀수에 따라 선택되는 2보다 작지 않은 정수이며, 장치가 고화질 텔레비젼 세트에서 사용되는 경우 각각 3000 및 1000과 같거나 큰 것이 바람직하다). N×M개의 냉음극 소자들(12)은 제3도에 도시된 바와 같이 M개의 행 방향 배선들(13) 및 N개의 열 방향 배선들(14)을 사용하는 단순한 매트릭스 배열을 구비하고 있다. 기판(11), 냉음극 소자들(12), 행 방향 배선들(13) 및 열 방향 배선들(14)을 포함하는 장치의 일부는 다중 전자빔 소스로 참조된다. 행 방향 배선들(13)과 열 방향 배선들(14)간에는 적어도 그 교차점들에 절연층(도시되지 않음)이 배치되어 2 배선 그룹 간의 전기적 절연을 확보한다. 다중 전자빔 소스의 기판(11)이 전술한 바와 같이 밀봉 콘테이너의 배면판(15)에 고착되어 있지만, 다중 전자빔 소스의 기판(11)은 콘테이너에 충분한 강도를 제공할 수 있는 한 밀봉 콘테이너의 배면판으로 사용될 수 있다. 기판(11)으로 사용될 수 있는 재료로는 석영 글라스, 감소된 농도로 Na 같은 불순물을 포함하는 글라스, 소다 석회 글라스, 스퍼터링에 의해 소다 석회글라스상에 SiO2층을 형성함으로써 제조된 글라스 기판 및 알루미나와 같은 세라믹 기판 등이 있다. 기판(11)의 치수(크기와 두께)는 기판(11) 상에 형성되는 전자 방출 소자의 수와 형태 및 밀봉 콘테이너를 구성하는 경우에 있어서의 기판(11)의 대기압에 견디는 능력에 따라 적절히 결정된다. 밀봉 콘테이너의 배면판(15), 정면판(16) 및 측벽들(16)은 밀봉 콘테이너가 작용하는 대기압에 견디어 내부 진공 상태를 유지할 수 있도록 하는 충분한 강도 및 콘테이너가 다중 전자빔 소스와 후에 설명되는 콘테이너의 메탈 백(metal back) 간에 인가되는 고전압에 견디도록 하는 고절연 성능을 나타내는 각각의 재료들로 제조되는 것이 바람직하다. 또한, 이들을 위해 사용될 수 있는 재료로는 석영 글라스, 감소된 농도 레벨로 Na 같은 불순물을 포함하는 글라스, 소다 석회 글라스, 및 알루미나와 같은 세라믹 기판 등이 있다. 그러나, 정면판(17)의 재료는 가시 광선에 대해 일정 레벨 이상의 투명성을 가져야 한다. 이러한 요소들의 재료는 서로 근사한 열 팽창 계수를 갖는 것이 바람직하다. 행 및 열 방향 배선들(13,14)은 전도성 금속으로 제조되고 기판(11) 상에 형성되어 진공 증착, 프린팅 또는 스퍼터링과 같은 적합한 기술에 의해 원하는 패턴을 이룬다. 배선의 재질, 두께 및 폭은 소정 전압이 다수의 냉음극 소자(12)에 균일하게 선택적으로 인가되어 이들을 적절히 구동할 수 있도록 선택된다. 행 및 열방향 배선들(13,14)의 교차점들 간에 배열된 절연층은 대개 SiO2층으로 이루어진 층이며 기상 증착, 프린팅 또는 스퍼터링과 같은 기술에 의해 형성된다. 이 절연층은 기판(11) 상에 열 방향 배선들(14)을 배열한 후 기판(11)의 표면의 전체 또는 일부에 형성될 수 있다. 절연막의 막 두께와 재질 및 그 형성 기술은 행 방향 배선들(13)과 열 방향 배선들(14) 간의 전위차, 특히 그 교차점에서의 전위차에 안전하게 견디도록 적절히 선택된다. 행 및 열 방향 배선들로 바람직한 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd와 같은 금속 및 이들의 합금, Pd, Ag, Au, RuO2및 Pd-Ag과 같은 금속 또는 금속 산화물로 이루어진, 프린팅이 가능한 전도체, In2O3-SnO2와 같은 글라스성 투명 전도체 및 폴리실리콘과 같은 반도체를 포함한다. 제1도와 제2도에 도시된 바와 같이 본 발명을 실시하는 방식은 칼라 영상을 표시하기 위한 것이기 때문에, 형광막(18)은 실제로 적(R), 녹(G) 및 청색(B)의 주요 색들의 형광체를 포함한다. 제4a도를 참조하면, 스트라이프 형태의 주요 색의 형광체들(21a)은 사이에 도체 스트라이프(21b)를 끼고 규칙적으로 배열되어 있다. 블랙 스트라이프(21b)는 전자빔이 엔벨로프 내의 각 타깃으로부터 다소 벗어나는 경우는 표시 영상의 칼라 파괴, 외부광의 반사 방지에 의한 표시 영상의 콘트라스트 저하 및 전자빔에 기인한 형광막의 충전 조건을 방지하기 위해 제공된다. 블랙 스트라이프의 주성분으로 대개 흑연이 사용되지만, 낮은 광 투과성 및 반사성을 가진 다른 도체도 사용될 수 있다. 제4a도에 도시된 주요 칼라의 스트라이트 형태의 형광체들은 제4b도에 도시된 바와 같이 주요 칼라의 형광체들의 델타들 또는 몇몇 다른 배열로 대체될 수 있다. 영상 형성 장치가 단색 영상을 표시하도록 설계된 경우, 형광체(18)는 물론 단색 형광체로 제조된다. 통상의 메탈 백(19)은 형광막(18)의 내면상에 배열되거나, 또는 배면판(15)에 대면하게 배열된다. 메탈 백(19)은 형광막(18)으로부터 방출된 광을 부분적으로 반사함으로써 장치의 광 사용 효율을 향상시키기 위해 충돌하려는 음 이온에 대해 형광막(18)을 보호하며, 전자빔 가속 전압을 인가하기 위해 메탈 백 자체를 사용하고, 형광막(18)을 활성화하기 위해 사용되는 전도 전자들을 위한 경로를 제공하기 위하여 제공된다. 이 메탈 백은 정면판(17)상에 형성된 형광막의 내면을 유연하게 하고(대개 필름 형성으로 언급되는 공정) 그 위에 진공 증착법으로 Al 막을 형성함으로써 준비된다. 메탈 백(19)은 저전압에 적합한 형광체가 형광막(18)으로 사용되는 경우에는 생략된다. 전술한 본 발명의 실시예에 사용되지 않았지만, 통상 ITO로 이루어진 투명 전극이 정면판(17)과 형광막(18) 사이에 형성되어 쉽게 가속 전압을 인가할 수 있게 하며, 또는 형광막(18)의 전도성을 증가시킬 수 있다.
제2도에서 Dx1 내지 Dxm, Dy1 내지 Dyn 및 Hv는 표시 패널과 외부 전기 회로(도시되지 않음)를 전기적으로 접속하기 위한 밀봉 전기 접속 단자들을 나타낸다. 이들 중에서, 단자들 Dx1 내지 Dxm은 다중 전자빔 소스의 각 행 방향 배선들(13)에 전기적으로 접속되며, 단자들 Dy1 내지 Dyn은 각 열 방향 배선들(14)에 전기적으로 접속된 다단자 Hv는 메탈 백(19)에 전기적으로 접속된다. 또한, 엔벨로프(밀봉 컨테이너)는 내부적으로 약 1.3×10-4[Pa] 정도로 진공으로 유지된다는 사실에 비추어 대기압 및/또는 예기치 않은 충격에 따른 손상으로부터 엔벨로프를 보호하기 위한 반대기압 구조물(anti-atmospheric-pressure structures)로서 스페이서(20)들이 제공된다. 스페이서(20)들 각각은 전형적으로 절연 부재(20a) 및 절연 부재(20a)의 표면 상에 형성된 전기적으로 고저항의 박막(20b)을 포함한다. 스페이서(20)들은, 엔벨로프를 보호하는 상기 목적을 달성하기에 적합한 수까지 엔벨로프 내에 규칙적인 간격으로 배열되며, 전형적으로 프릿 글라스(frit glass)에 의하여 엔벨로프의 내면 및 기판(11)의 상면에 단단히 결합된다. 고저항 박막(20b)은, 정면판(17)의 내면(특히 메탈 백(19)) 및 기판(11)의 상면(특히 행 방향 배선(13) 및 열 방향 배선(14)에 전기적으로 접속된다. 현 발명 실시 모드에서는, 스페이서(20)들은, 평행하게 배열되고 행 방향 배선(13)들에 전기적으로 접속된, 박판들의 형태로 구현된다.
스페이서(20)들은, 기판(11) 상의 행 및 열 방향 배선들(13,14)과 정면판(17)의 내면 상의 메탈 백(19) 사이에 인가되는 고전압을 견딜 수 있는 절연도를 보일 필요가 있다. 스페이서의 절연 부재(20a)에 이용될 수 있는 재료들은, 석영글라스, 저감된 농도 레벨로 Na와 같은 불순물을 포함하는 글라스, 소다 석회 글라스, 및 알루미나와 같은 세라믹 물질을 포함한다. 절연 부재(20a)는, 바람직하게는, 엔벨로프(밀봉 컨테이너) 및 기판(11)의 재료들의 열팽창 계수에 가까운 열팽창 계수를 가진다. 고저항 박막(20b)은, 본 발명의 기초가 되는 원리를 언급함으로써 상술한 바와 같이, 전하를 방출하고 누설 전류의 전력 소모 레벨을 억제하는 지속되는 효과를 제공하기 위하여 바람직하게는 105[Ω/□]와 102[Ω/□] 사이의 표면 저항을 갖는 입자가 매우 거친(highly grainy) 또는 비정질(noncrystalline)의 막으로 이루어질 수 있다. 박막(20b)이 입자가 매우 거칠 경우, 막 두께와 입자 크기는 모두 10[nm]와 1[㎛] 사이가 바람직하다. 다른 한편으로, 만일 박막(20b)이 비정질일 경우, 막 두께는 또한 10[nm]와 1[㎛] 사이이다. 상기 기술한 재료들의 어느 것이든지 고저항 박막(20b)에 이용될 수 있다.
고저항 박막(20b)은, 박막의 재료 및 필요한 생산성에 따라 선택되는 적합한 기술에 의하여 형성될 수 있다. 고저항 박막(20b)을 형성하는 데 이용될 수 있는 기술들은, 화학 반응을 통하여 절연체의 표면 상에, 진공 증착 스퍼터링 또한 화학 기상 성장법(CVD)과 같은 진공의 이용을 수반하는 것들을 포함한다. 고저항 박막(20b)은, 적어도, 엔벨로프(밀봉 컨테이너) 내의 진공에 노출된 절연 부재(20a)의 표면 영역 상에 형성된다. 그것은 정면판 측(17)의 블랙 도체(black conductor, 21b) 또는 메탈 백(19)에 전기적으로 접속되고 또한 배면판 측(15)의 행 방향 배선(13)들 또는 열 방향 배선(14)들에 전기적으로 접속된다.
스페이서들은 상술한 플레이트형(plate-like shape) 이외의 형태를 가질 수도 있다. 예를 들면, 각 스페이서는, "십자형 [+]"의 형상을 보이도록 행 방향 배선(13)들을 따라 연장하는 부재 및 열 방향 배선(14)들을 따라 연장하는 또 다른 부재를 결합하여 구현될 수도 있다. 다르게는, 속이 찬 원통형 또는 속이 빈 원통형 형상을 가질 수도 있는데, 그런 형태가 엔벨로프(밀봉 컨테이너) 내에 방출된 전자 빔들의 진로를 방해하지 않는 것을 전제로 한다.
본 발명의 목적을 위한 밀봉 컨테이너 엔벨로프를 조립하기 위하여, 배면판(15), 측벽(16)들 및 정면판(17)이 함께 결합되어 내부에 밀폐 공간을 생성하도록 그들의 접합부들이 충분한 강도로 제공되어야 한다. 이들 구성 요소들은, 그 부품들의 접합부들에 프릿 글라스를 도포하고, 그들을 함께 조립하여, 대기 중에 또는 질소 분위기 중에 400℃와 500℃ 사이의 온도에서 10분 이상 가열하므로써 결합될 수 있다. 밀봉 컨테이너 내에 진공 상태를 생성하기 위하여, 조립된 밀봉 컨테이너는 배기 파이프에 접속된 다음 진공 펌프에 접속되고 밀봉 컨테이너의 내부는 약 1.3×10-5[Pa]의 진공도로 공기가 제거된다. 그 후, 밀봉 컨테이너 내부에 상기 진공도를 유지하기 위하여 배기 파이프를 밀폐하기 직전 또는 직후에 밀봉 컨테이너 내의 소정의 위치에 한 조각의 게터 막(getter film)(도시되지 않음)이 형성된다. 게터 막은, 전형적으로 Ba를 주성분으로 함유하는 게터 물질을 고주파 가열의 히터에 의하여 그 게터 물질이 증발 피착되어 그 막이 만들어질 때까지 가열함으로써 형성된다. 게터 막의 흡수 효과 때문에, 밀봉 컨테이너의 내부는 전형적으로 1.3×10-3[Pa]에서 1.3×10-5[Pa] 사이의 진공도로 유지된다.
상술한 방식으로 구성되는 디스플레이 패널을 포함하는 영상 형성 장치는, 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 경유하여 소정의 전압이 냉음극 소자(12)들에 인가될 때 냉음극 소자(12)들로부터 전자들을 방출한다. 이 때, 수 [kV] 이상의 고전압이 고전압 단자 Hv를 경유하여 메탈 백(19)(또는 투명 전극(도시되지 않음))에 인가되어 방출된 전자들을 가속시켜 그 전자들이 정면판(17)의 내면과 강하게 충돌하도록 한다. 그 결과, 형광막(18)의 형광체(21a)들은 여기되어 발광하여 디스플레이 스크린 상에 영상을 디스플레이한다. 제5도 및 제6도는 이 과정을 개략적으로 도시하는 것으로, 전자들과 후술할 산란 대전 입자들(scattering charged particles)이 제2도의 디스플레이 패널에서 발생된다. 제5도는, 제2도의 영상 형성 장치를 Y축 방향으로 본 확대 개략 부분 형상도이며, 제6도는, 제5도와 유사한 도면이지만 X축 방향으로 본 것이다. 제5도를 참조하면, 냉음극 소자(12)에 전압 Vf를 인가함으로써 냉음극 소자(12)의 전자 방출 영역으로부터 방출된 전자들이 정면판(17) 상의 메탈 백(19)에 인가되는 가속 전압 Va에 의해 가속되고 결국은 정면판(17)의 내면 상의 형광막(18)과 충돌하여 형광막(18)에 발광하도록 한디. 고전위측 전극 및 저전위측 전극인 한 쌍의 전극들 사이에 배치된 전자 방출 영역을 포함하는 표면 전도 전자 방출 소자와 같은 냉음극 소자의 경우에는, 전자 방출 영역(5)으로부터 전자들이 방출되어, 제5도에 도시된 바와 같이 전자 방출 영역(5)에서의 기판(11)의 표면에 대한 법선으로부터 편차되는 30t에 의해 표시된 것과 같은 포물선 궤도를 그린다. 따라서 형광막(18) 발광 스폿에 대응하는 중심은 전자 방출 영역(5)에서의 기판(11)의 표면에 대한 법선으로부터 전위된다. 그런 전자 방출 특성은, 기판(11)의 표면에 평행한 면들 상에서 관찰할 때 전자 방출 영역(5)에 대하여 비대칭인 전위 분포 때문인 것으로 추정된다. 냉음극 소자(12)로부터 방출된 대부분의 전자들은 정면판(17)의 내면 상의 형광막(18)과 충돌하여 형광막(18)이 발광하여 영상을 디스플레이하도록 하지만, 다른 전자 또는 진공 중의 잔여 가스의 분자들과 충돌하여 산란 대전 입자들(이온, 2차 전자, 중성자 등)을 생기게 하는 전자들도 일부 있을 수 있으며, 그 산란 대전 입자들은 차례로 엔벨로프(밀봉 컨테이너) 내로 방출되어 전형적으로 제6도에서의 31t에 의해 표시된 궤도들을 보일 것이다. 그러나, 그런 충돌이 일어날 가능성은 낮을 것이다. 또한, 전자 빔에 의해 고저항 박막(20b)이 조사될 때, 고저항 박막(20b)의 표면으로부터 방출되는 2차 전자들이 있을 수 있다. 제2도에 도시된 것과 같은 디스플레이 패널 및 고저항 박막(20b)으로 코팅되지 않은 스페이서들을 포함하는 영상 형성 장치를 이용한 제어 실험에서, 본 발명의 발명가들은, 스페이서(20)들에 가까이 배치된 형광막(18) 상의 발광 스폿들(전자들이 형광막(18)과 충돌하는 지점)은 설계된 윤곽으로부터 변형된 윤곽(contour)을 보일 수 있다는 것을 알아냈다. 특히, 칼라 영상을 디스플레이하기 위한 영상 형성 부재가 이용되는 경우에는, 전위된 발광 스폿들 외에 저하된 휘도 및 칼라 붕괴가 관찰될 것이다. 발명가들은, 주로 일부 전자 및 산란 대전 입자들이 절연 부재(20a)와 충돌하여 2차 전자들을 생성하고 절연 부재(20a)의 노출된 표면을, 노출된 표면에서 및 근처에서의 전계가 전자들의 진로를 이동시켜 결과적으로 일부 형광체들 상의 변형된 그리고/또는 전위된 발광 스폿들을 생성하도록 변경될 때까지, 그런 2차 전자들로 전기적으로 충전하므로써 이러한 현상들이 초래된다고 추정한다.
그와 달리, 제2도에 도시된 것과 같은 디스플레이 패널 및 제1도에 도시된 것과 같은 고저항 박막(20b)으로 코팅된 스페이서들을 포함하는 영상 형성 장치를 이용한 실험에서는, 이후 상세히 설명하겠지만 그 장치가 적절히 구성되고 적절한 영상 디스플레이 주파수가 선택된다면, 형광막(18) 상의 발광 스폿들(전자들이 형광막(18)과 충돌하는 지점)이 정확히 배치되고 적당한 형태를 보인다는 것이 확인되었다. 다시 말하여, 스페이서(20)들의 표면이 상술한 것과 같은 수학식 8 및 수학식 15에 의해 정의되는 범위 내에서 전기적으로 충전된다면, 전자 빔들의 진로가 방해를 받지 않는다.
냉음극 소자(12)들(제9a도 및 제9b도 참조) 각각의 쌍으로 된 소자 전극들(2,3) 사이에 인가되는 전압 Vf는 12[V]와 16[V] 사이이고, 메탈 백(19)과 냉음극 소자(12)를 분리하는 거리는 2[mm]와 8[mm] 사이이며, 메탈 백(19)과 냉음극 소자(12)들 각각의 사이에 인가되는 전압 Va는 1[kV]와 10[kV] 사이이다.
다음은, 본 발명에 따른 영상 형성 장치에 이용될 수 있는 스페이서들을 제7a도 내지 제7c도를 참조하여 설명하겠다. 먼저, 본 발명의 목적에 이용될 수 있는 바람직한 스페이서의 형태를 도시하는 제7a도를 참조하면, 그것은, 스페이서의 베이스를 제공하는 절연 부재(20a), 메탈 백(18)일 수 있는 전자 가속 전극 및 배선들(13,14)에 각기 인접한 반대 위치에 배치된 스페이서의 표면들 상에 형성된 한 쌍의 전도성 막(20c)들, 및 인접한 표면들 이외의 스페이서의 표면들 상에 형성된 고저항 박막(20b)을 포함한다. 상술한 구성을 갖는 스페이서 상에서, 인접한 표면들상에 형성된 전도성 막(20c)은 인접한 표면들 이외의 표면들 상에 형성된 고저항 박막(20b)에 전기적으로 접속된다. 본 발명의 목적에 이용될 수 있는 또 다른 바람직한 스페이서의 형태를 도시하는 제7b도를 참조하면, 그것은, 스페이서의 베이스를 제공하는 절연 부재(20a), 전자 가속 전극 및 배선들(13,14)에 각기 인접한 반대 위치에 배치된 스페이서의 표면들 상에 형성된 한 쌍의 전도성 막(20c)들로서, 그 인접한 표면들을 한정하는 모서리들을 포함하여 인접한 표면들 이외의 스페이서의 표면들의 일부 영역을 피복하는 막들, 및 인접한 표면들 이외의 스페이서의 표면들 상에 형성된 고저항 박막(20b)을 또한 포함한다.
상술한 구성을 갖는 스페이서에서, 반대 위치에 배치된 인접한 표면들 및 그 인접한 표면들 이외의 스페이서의 표면들의 일부 영역 상에 형성된 전도성 막(20c)은 쌍은 인접한 표면들 이외의 표면들 상에 형성된 고저항 박막(20b)에 전기적으로 접속된다.
본 발명의 목적에 이용될 수 있는 또 다른 바람직한 스페이서의 형성을 도시하는 제7c도를 참조하면, 그것은, 스페이서의 베이스를 제공하는 절연 부재(20a), 절연 부재(20a)의 전면 상에 형성된 고저항 박막(20b), 및 전자 가속 전극 및 배선들(13,14)에 각기 인접하여 대향되게 배치된 스페이서의 표면들 상에 형성된 전도성 박막(20c)들을 포함한다. 상술한 구성을 갖는 스페이서에서, 인접한 표면들 상에 형성된 전도성 막(20c)은 인접한 표면들 이외의 표면들 상에 형성된 고저항 박막(20b)에 전기적으로 접속된다. 인접한 표면들 이외의 표면들 상에 형성된 고저항 박막(20b)은, 전하들을 방출하고 누설 전류의 전력 소모 레벨을 억제하는 지속되는 효과를 고려하여, 제1도, 제5도 및 제6도를 참조하여 상술한 방식으로 준비될 수 있다. 따라서, 막의 표면 저항(시트 저항) 및 막의 재료 및 막을 형성하는 방법은, 상술한 것과 동일하다.
제7a도 내지 제7c도의 스페이서(20)들 모두의 고저항 박막(20b)은 전도성 막(20c)에 전기적으로 접속되기 때문에, 전도성 막(20c)의 일부만이 전력 공급부(예를 들면, 배선들 또는 가속 전극)에 전기적으로 접속된다면 고저항 박막(20b)과 영상 형성 장치의 전력 공급부 사이의 전기적 접속이 확보될 수 있다.
제8도는 본 발명의 목적을 위한 전도성 부재를 갖는 어버트먼트(abutment, 40)들과 함께 이용되는 스페이서(20)의 확대 개략 단면도이다. 제8도를 참조하면, 상술한 타입들 중 어느 하나일 수 있는 스페이서(20), 전도성 부재를 갖는 어버트먼트(40)들, 전형적으로 행 방향 배선(13)들이 그 위에 배치된 (소다 석회 글라스) 기판(11), 정면판(17), 형광막(18), 메탈 백(19), 측벽(16) 및 프릿 글라스(32)가 도시되어 있다. 이후 보다 상세히 설명하겠지만, 어버트먼트(40)들 각각은, 스페이서를 (메탈 백일 수 있는) 전자 가속 전극 및 (행 방향 배선들 또는 열 방향 배선들일 수 있는) 배선들에 전기적으로 접속시키고 또한 스페이서를 기계적으로 고정시키기 위하여 스페이서에 맞추어진다. 제8도를 참조하면, 기판(11) 상의 행 방향 배선들(13) 및 정면판 상의 전자 가속 전극(메탈 백(19))은, 예를 들면, 전형적으로 전도성 미세 입자들을 함유하는 전도성 프릿 글라스에 의하여 전기적으로 그리고 기계적으로 스페이서(20)에 접속된다.
이제, 본 발명에 따른 영상 형성 장치의 디스플레이 패널의 다중 전자 빔 소스(multi-electron-beam source)에 이용되는 냉음극 소자가 설명된다. 본 발명에 따른 영상 형성 장치의 디스플레이 패널의 다중 전자 빔 소스에 이용되는 냉음극 소자들은, 만일 다중 전자 빔 소스에서 단순한 매트릭스 배선 배열과 함께 그것이 이용될 경우에는, 임의의 재료로 이루어지고 임의의 형태를 가질 수 있다. 다시 말하여, 냉음극 소자들은 표면 전도 전자 방출 소자, FE형 소자, MIM형 소자 또는 다른 유형의 소자들일 수 있지만, 표면 전도 전자 방출 소자의 이용이 저가로 대형 디스플레이 스크린을 갖는 디스플레이 장치를 제공하는데 최선의 선택일 것이다. 보다 구체적으로, 상술한 바와 같이, FE형 소자들은, 상대적인 위치 관계 및 원뿔형 이미터와 게이트 전극의 형태들에 그 소자의 전자 방출 성능이 상당히 좌우되기 때문에 매우 정밀한 제조 기술을 필요로 하며, 이는 저가로 대형 디스플레이 스크린을 생산하는데 불리하다. 다중 전자 빔 소스에 MIM형 소자들을 이용하는 경우에는, 절연층들 및 소자의 상부 전극들이 매우 얇고 균일하게 제조되어야 하며, 이 또한 저가로 대형 디스플레이 스크린을 생성하는 데 불리하다. 반면, 표면 전도 전자 방출 소자들은 간단한 방식으로 제조될 수 있어서, 저가로 용이하게 대형 스크린이 생산될 수 있다. 또한, 반면 전도 전자 방출 소자들에 매우 유리하게도, 본 발명의 발명가들은, 한 쌍의 소자 전극들 사이에 전자 방출 영역을 포함하는 전도성 막을 포함하는 소자들은 전자들을 방출하는데 특히 효과적이며 용이하게 제조될 수 있다는 것을 알아냈다. 그런 표면 전도 전자 방출 소자들은 밝고 명료한 영상을 디스플레이하는 대형 디스플레이 스크린을 갖는 영상 형성 장치를 위한 다중 전자 빔 소스를 준비하는 데 특히 적합하다. 따라서, 이하, 본 발명의 목적에 적합하게 이용될 수 있는 표면 전도 전자 방출 소자를 기본 구성 및 제조 공정의 면에서 설명하겠다.
[표면 전도 전자 방출 소자의 바람직한 구성 및 제조 방법]
한 쌍의 전극들 사이에 배치된 전자 방출 영역을 포함하는 미세 입자들의 전도성 막을 포함하는 표면 전도 전자 방출 소자의 2가지 주요 유형은 평면형(plane type)과 계단형(step type)이다.
먼저, 평면형 표면 전도 전자 방출 소자를 구성 및 제조 방법의 면에서 설명하겠다.
제9a도 및 제9b도는, 본 발명에 따른 평면형 전도 전자 방출 소자를 도시하는 개략도들로서, 제9a도는 평면도이고, 제9b도는 측단면도이다. 제9a도 및 제9b도를 참조하면, 소자는, 기판(1), 한 쌍의 소자 전극들(2,3), 전기 전도성 막(4) 및 전형적으로 전압 인가 형성(energization forming)을 수반하는 형성 공정에 의하여 형성된 전자 방출 영역(5)을 포함한다.
기판(1)은, 석영 글라스, 소다 석회 글라스 또는 기타 글라스의 글라스 기판, 알루미나 또는 기타 세라믹 재료의 세라믹 기판, 또는 상기 리스트한 재료들중 임의의 재료 상에 SiO2층을 적층함으로써 얻어지는 기판일 수 있다.
대향 기판에 평행하게 배치된 소자 전극들(2,3)은 임의의 고전도성 재료로 이루어질 수 있지만, 바람직한 후보 재료들은, Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu, Pd와 같은 금속 및 그들의 합금, Pd, Ag, RuO2, Pd-Ag 및 글라스로부터 선택된 금속 또는 금속 산화물로 이루어진 인쇄 가능한 전도성 재료, In2O3-SnO2와 같은 투명 전도성 재료, 및 폴리실리콘과 같은 반도체 재료들을 포함한다. 다른 기법들(예로, 프린팅)이 대안책으로 사용될 수도 있으나, 진공 증발 건조와 같은 막 형성 기법 및 포토리소그래피 또는 에칭과 같은 패터닝 기법의 조합하여 사용함으로써 어려움 없이 전극을 형성할 수 있다. 디바이스 전극(2 및 3)은 디바이스의 용융에 따라 적절한 형상을 가질 수 있다. 일반적으로, 디바이스 전극(2 및 3)을 분리하는 거리(L)는 수십 나노미터와 수백 마이크로미터 사이이며, 바람직하게는, 디바이스 전극에 인가될 전압 및 전극 방출에 이용가능한 전계 강도에 의존하여 수 마이크로미터와 수십 마이크로미터 사이에 있다. 디바이스 전극(2 및 3)의 막 두께(d')는 수십 나노미터 및 수 마이크로미터 사이에 있다. 전기 전도성 막(4)은 우수한 전자 방출 특성을 제공하기 위하여 다수의 미세 입자(아일랜드형 덩어리를 포함)를 함유한 막이 양호하다. 현미경으로 관찰할 경우, 본 발명의 목적용으로 사용가능한 미세 입자막은 느슨하게 산재해 있고, 타이트하게 배치되거나, 상호 무작위로 오버랩될 수 있는 다수의 미세 입자를 포함한다. 본 발명의 목적을 위해 사용될 미세 입자의 직경은 10 나노미터와 수백 나노미터 사이에 있으며, 바람직하기로는 1 나노미터와 12 나노미터 사이에 있다. 전기 전도성 막(4)의 두께는 통전 포밍 처리를 성공적으로 수행하기 위함과 동시에 미세 입자막 자체의 전기 저항용으로 적절한 값을 얻기 위한 디바이스 전극(2 및 3)으로 양호한 전기 접속을 이루기 위한 조건을 포함한, 이하 더욱 상세하게 설명되는 바와 같이, 여러 요소의 함수로서 결정된다. 구체적으로, 이는 10 나노미터와 수백 나노미터 사이에 있으며, 양호하게는 1 나노미터와 50 나노미터 사이에 있다. 전기 전도성 막(4)은 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pd 등의 금속, PdO, SnO2, In2O3, PdO 및 Sb2O3등의 산화물, HfB2, ZrB2, LaB6, CeB6, YB4및 GdB4등의 붕화물, TiC, ZrC, HfC, TaC, SiC 및 WC 등의 탄화물, TiN, ZrN 및 HfN 등의 질화물, Si 및 Ge 등의 반도체, 및 탄소 중에서 선택된 재료의 미세 입자로 형성되어 있다. 전기 전도성 막(4)은 보통, 103및 107[Ω/□] 사이의 시트 저항을 나타낸다. 전기 전도성 막(4) 및 디바이스 전극(2)은 상호 관련하여 단계별 적용 범위를 실현하도록 배열되는 것을 주목해야 한다. 디바이스 전극(2 및 3)이 기판(1) 상에 배열되고 전기 전도성 막(4)이 제9a도 및 제9b도에서 디바이스 전극(2 및 3)을 부분적으로 커버하도록 배치되어 있는 반면, 요구된다면, 디바이스 전극이 전기 전도성 막 상에 선택적으로 놓여 있을 수 있다. 전자 방출 영역(5)은 전기 전도성 막(4)의 일부이고, 에너지화 처리의 결과로서 생성되는 열극(fissures)이 될 수 있으며 후술될 전기적으로 높은 1 이상의 저항성 갭을 포함한다. 열극은 10 나노미터 및 수십 나노미터 간의 직경을 가진 미세 입자를 포함한다. 제9a도 및 제9b도는 전자 방출 영역(5)의 위치 및 형상을 정확하게 알기 위한 방법이 없으므로, 전자 방출 영역(5)만을 개략적으로 도시한다. 제10a도(평면도) 및 제10b도(측단면도)로 도시된 바와 같이, 전자 방출 영역(5)은 각 측면 상에 형성된 박막(6)을 가지며, 이 막은 이하 더욱 상헤하게 설명되는 바와 같이 통전 포밍 처리 후의 에너지 활성화 처리 결과로서 생성되는 탄소 또는 탄소 화합막이다. 박막(6)은 단결정 흑연, 다결정 흑연, 비결정 탄소 또는 이들중 임의의 혼합으로 이루어진다. 박막(6)의 두께는 50[nm] 이하, 바람직하게는, 30[nm] 이하이다. 다시, 박막(6)은 위치 및 형상을 정확하게 알 수 있는 방법이 없기 때문에 제10a도 및 제10b에서만 개략적으로 설명되어 있다.
이제, 서로 다른 단계에서 표면 전도 전자 방출 소자의 개략적인 측단면도를 도시한 제11a도 및 제11d도를 참조하여 평면형 표면 전도 전자 방출 소자의 제조 방법에 관하여 설명할 것이다. 디바이스의 구성 요소는 제9a도, 제9b도, 제10a도 및 제10b도의 구성 요소와 각각 동일한 참조 부호로 표시되어 있다.
1) 세정제 및 순수(pure water)로 기판(1)을 완전하게 세척한 후, 한 쌍의 디바이스 전극의 재료는 피착에 의해 기판(1) 상에 증착된다.
진공을 증발, 스퍼터링 또는 진공을 이용한 소정의 다른 막 형성 기법에 의해 재료를 피착시킬 수 있다. 이 후, 한 쌍의 디바이스 전극(2 및 3)은 제11a도에 도시된 바와 같이, 포토리소그래피 또는 에칭 기법을 사용한 패터닝에 의해 생성된다.
2) 그 후, 제11b도에 도시된 바와 같이, 전기 전도성 막(4)은 기판(1) 상에 형성된다. 더욱 구체적으로, 기판 상에 유기 금속 용액을 인가하여 건조시킨 후 구움으로써 미세 입자막을 형성한다. 그리고 나서, 막은 포토리소그래피 및 에칭에 의해 소정 패턴을 나타내도록 형성된다. 유기 금속 용액은 전기 전도성 막(4)에 대해 상기 리스트된 금속 중 임의의 금속을 원료로서 포함할 수 있다. Pd는 이하 설명된 예에서 원료로서 사용되었다. 유기 금속 용액이 담금질로 사용되므로, 스피너(spinner) 또는 스프레이(spray)를 사용하는 등의 다른 어떤 기법이 대안으로 사용될 수 있다. 미세 입자의 전기 전도성 막은 진공 증발, 스퍼터링 또는 화학적 기상 증착법에 의해 형성될 수 있다.
3) 그 후, 디바이스 전극(2 및 3)은 통전 포밍 처리에 사용되는데, 여기에서, 디바이스 전극(2 및 3) 사이에 구성 전원(22)으로부터 적정 전압이 인가되어 전자 방출 영역(5)을 생성한다. 통전 포밍 처리에서, 미세 입자막을 이루는 전기 전도성 막(4)은 전기적으로 에너지화 되고 국부적으로 파괴되며, 변형되거나 변질되어, 전자 방출에 적합한 구조를 갖는 영역을 생성하게 된다. 전자 방출에 적합한 구조를 나타내도록 된 영역(또는 전자 방출 영역(5))은 박막 내의 1 이상의 열극을 갖는다. 전자 방출 영역(5)이 일단 전기 전도성 막 내에 발생되면 디바이스 전극(2 및 3) 간의 전기 저항이 극적으로 상승하게 되는 것을 주목해야 한다. 제12도는 본 발명의 목적을 위해 형성되는 에너지화를 위한 형성 전원(22)으로부터 디바이스 전극에 적절하게 인가될 수 있는 전압의 파형을 도시한다. 펄스 전압은 미세 입자막으로 이루어진 전기 전도성 막 상에서 처리되도록 통전 포밍 처리를 위해 유리하게 사용된다. 이하 설명될 예에서, 제12도에 도시된 바와 같은 펄스 폭(T1)을 가진 삼각 펄스 전압은 표면 전도 전자 방출 소자를 제조하는 과정에서 펄스 간격(T2)으로 인가된다. 삼각 펄스 전압의 높이(Vpf)는 점차 상승된다. 모니터링 펄스(Pm)는 적정 정규 간격으로 삼각 펄스로 삽입되고, 전자 방출 영역(5)의 형성 처리를 모니터하기 위해 전류계(23)를 가지고 전기 전류를 관찰하였다. 이하 설명될 예에서, 펄스 전압(T1) 및 펄스 간격(T2)은 1디바이스 전극(2 및 3) 간의 전기 저항은 1[msec] 및 10[msec]인 반면, 펄스파의 파고(Vpf)는 각 펄스마다 0.1[V]만큼 상승한다. 모니터링 펄스(Pm)는 삼각파의 5 펄스마다 삽입된다. 통전 포밍 처리시에 모니터링 펄스의 역효과는 관찰되지 않는다. 모니터링 펄스(Vpm)의 전압은 0.1[V]이다. 통전 포밍 처리를 위한 전기 에너지화는 디바이스 전극(2 및 3) 간의 전기 저항이 1×106[Ω]까지 상승하거나, 모니터링 펄스가 인가되는 동안 전류계(23) 상에서 관찰되는 전류가 1×10-7[A] 이하로 감소될 때 종료된다. 보다 바람직한 통전 포밍 절차는 표면 전도 전자 방출 소자를 위해 상술한 바이므로, 에너지화 달성 조건은 미세 입자막의 재료 및 막 두께, 디바이스 전극들 간의 거리 및/또는 표면 전도 전자 방출 소자의 다른 요소들이 변할 때 적절하게 변경되는 것이 바람직하다.
4) 통전 포밍 동작 후, 디바이스는 제10a도 및 제10b도를 참조하여 상기 설명한 바와 같이 활성화 처리된다. 제11d도를 참조하면, 활성화 처리는 탄소 또는 탄소 화합물을 그 영역 및 그의 부근에 증착시키기 위하여 통전 포밍 처리에 의해 발생되는 전자 방출 영역(5)이 적정 전압을 인가함으로써 에너지화 활성을 위해 전기적으로 에너지화되는 처리이다. 제11d도 및 제11e에 있어서, 참조 부호(6)로 표시되는 한 쌍의 증착된 탄소 또는 탄소 화합물을 개략적으로 도시한다. 에너지화 활성 처리의 결과로서, 디바이스의 방출 전류는 인가된 에너지화 활성 처리 전의 디바이스의 방출 전류와 비교하면, 인가된 동일 전압에 대해 100배 이상으로 상승된다. 더욱 구체적으로, 활성화 처리에서, 펄스 전압은 진공으로 남아 있는 유기 화합물에서 비롯된 탄소 또는 탄소 화합물을 증착시키기 위해 1.3×102[pa] 내지 1.3×10-3[pa] 정도의 진공에서 디바이스에 주기적으로 인가될 수 있다. 증착부(6)는 단결정 흑연, 다결정 흑연, 비결정 탄소 또는 그들의 임의의 혼합으로 된 것이며, 50[nm] 이하, 바람직하게는 30[nm]의 두께를 갖는다. 제13a도는 본 발명의 목적을 위해 활성화 전원(24)으로부터 표면 전도 전자 방출 소자에 인가될 수 있는 펄스 전압의 파형을 도시한다. 후술되는 바와 같이 표면 전도 전자 방출 소자를 제조하는 예에서, 에너지 활성화 처리를 위해 펄스파의 일정한 파고를 갖는 구형 펄스가 사용된다. 장방형 펄스 전압의 펄스 파고(Vac), 펄스폭(T3) 및 펄스 간격(T4)는 각각 14[V], 1[msec] 및 10[msec]이다. 펄스 전압의 상기 수치가 본 발명을 행하는 제조의 전류 모드에서 표면 전도 전자 방출 소자를 제조하기 위해 선택되므로, 도면의 다른 세트는 상이한 구조의 표면 전도 전자 방출 소자를 제조하기 위해 선택된다. 제11d도에서, DC 고전압 전원(26) 및 전류계(72)는 표면 전도 전자 방출 소자로부터 방출된 방출 전류(Ie)를 공급하기 위한 양극(25)에 접속된다. 디스플레이 패널 내에 기판(1)을 설치한 후 활성화 처리가 행해지면, 디스플레이 패널의 형광판이 양극(25)으로서 사용된다. 활성화 전원(24)으로부터 장치에 전압이 인가될 경우, 에너지 활성화 처리 과정은 활성화 전원(24)의 동작을 제어하기 위해 전류계(27)에 의해 방출 전류(Ie)를 관찰함으로써 모니터된다.
제13b도는 전류계(27)에 의해 관찰된 방출 전류(Ie)를 도시한다. 활성화 전원(24)으로부터 장치에 펄스 전압이 인가되므로, 방출 전류(Ie)는 방출 전류가 실질적으로 일정 레벨로 남아 있은 후, 포화점으로 될 때까지의 시간적으로 상승한다. 에너지 활성화 처리는 방출 전류(Ie)가 포화점에 도달할 때 활성화 전원(24)으로부터의 전압 인가를 중지함으로써 종료된다. 펄스 전압의 상기 도형은 본 발명을 행하여 제조하는 전류 모드에서 표면 전도 전자 방출 소자를 제조하기 위해 선택되므로, 상이한 세트의 도형은 상이한 구조의 표면 전도 전자 방출 소자를 제조하기 위해 선택되어야 할 것이다.
따라서, 이러한 방식에서, 제11e도의 구조를 갖는 평면형 표면 전도 전자 방출 소자가 제조된다.
(계단형 표면 전도 전자 방출 소자)
지금부터 계단형 표면 전도 전자 방출 소자의 구조 및 제조 방법에 관하여 설명하고자 한다.
제14도 및 제15도는 본 발명에 따른 계단형 표면 전도 전자 방출 소자의 개략적인 측단면도로서, 기본 구조를 도시하고 있다. 제14도 및 제15도를 참조하면, 기판, 한 쌍의 디바이스 전극(2 및 3), 계단 형성부(28), 전기 전도막(4), 및 통전 포밍 처리에 의해 형성되는 전자 방출 영역(5)을 포함한다. 제15도의 참조 부호(6)은 에너지 활성화 처리의 결과로서 형성된 박막을 나타낸다. 이러한 계단형 표면 전도 전자 방출 소자는 디바이스 전극들 중의 하나, 또는 전극(3)이 계단 형성부(28) 상에 배치되며 전기 전도막(4)이 계단 형성부(28)의 측면을 커버한다는 점에서 상술한 평면형 표면 전도 전자 방출 소자와는 다르다. 따라서, 이러한 계단형 표면 전도 전자 방출 소자의 계단 형성부(28)의 높이(Ls)는 평면형 표면 전도 전자 방출 소자의 디바이스 전극(2 및 3) 간의 거리(L)에 대응한다. 기판(1), 디바이스 전극(2 및 3), 및 계단형 표면 전도 전자 방출 소자의 미세 입자막을 포함한 전기 전도성막(4)은 평면형 표면 전도 전자 방출 소자의 대응부에 비해 더 빨리 각각 리스트된 재료들 중의 하나로 이루어질 수 있다. 계단 형성부(28)는 통상 SiO2등의 전기 절연재로 이루어진다.
이제, 상이한 제조 단계에서 계단형 표면 전도 전자 방출 소자의 측단면도를 나타내는 제16a도 내지 제16f도를 참조하여 계단형 표면 전도 전자 방출 소자의 제조 방법에 관하여 설명하고자 한다. 디바이스의 구성 요소는 제14도 및 제15도에서와 동일 참조 부호로써 각각 표시되어 있다.
1) 먼저, 디바이스 전극, 또는 전극(2)은 제16a도에 도시된 바와 같이 기판(1) 상에 형성된다.
2) 둘째로, 절연층(28) 내에는 제16b도에 도시된 바와 같이 계단 형성부를 형성하도록 놓인다.
3) 그리고 나서, 다른 디바이스 전극, 또는 전극(3)은 제16c도에 도시된 바와 같이 절연층(28) 상에 형성된다.
4) 그러므로, 절연층(28)은 제16d도에 도시된 것처럼 디바이스 전극(2)을 노출시키도록 에칭함에 의해 부분적으로 제거된다.
5) 다음으로, 제16e도에 도시된 미세 입자 막을 사용함에 의해 전기 전도성막(4)이 형성된다. 전기 전도성 막(4)은 평면형 표면 점도 전자-방출 소자의 경우의 응용 기술과 같은 적절한 막 형성 기술에 의해 생성될 수 있다.
6) 순차적으로, 전자 방출 영역(5)은 평면형 표면 전도 전자-방출 소자의 경우와 같은 통전 포밍에 의해 전기 전도성 막(4)내에 형성된다. 제11c도를 참조한 평면형 장치에 대한 상술한 설명과 같이 통전 포밍 공정은 또한 계단형 장치에 적용될 수 있다.
7) 다음으로, 평면형 장치의 경우와 같이, 탄소 또는 탄소 복합물이 에너지 활성화에 의해 전자 방출 영역 및 그 주위에 피착될 수 있다. 제11d도를 참조함에 의한 평면형 장치에 한 상술한 것과 같은 에너지 활성화 공정은 또한 계단형 표면 전도 전자 방출 소자에 적용될 수 있다.
이러한 방식으로, 제16f도에 도시된 것과 같은 구조를 가지는 계단형 표면 전도 전자-방출 소자가 생성된다.
(디스플레이 장치에 사용되는 표면-전도 전자-방출 소자의 특징)
상술한 방식으로 마련된 평면 또는 단계형 표면 전도 전자-방출 소자는 다음의 특징을 보인다.
제17도는 디바이스 전압(Vf) 및 방출 전류(Ie)의 관계 및 디바이스 전압(Vf)와 디바이스 전류(If)의 관계를 개략적으로 도시하는 도면이다. 방출 전류(Ie)의 크기가 디바이스 전류(If)의 크기보다 훨씬 적어서 동일한 스케일이 양자에 사용될 수 없으며 그 관계는 장치의 특성 및 설계 파라미터에 크게 의존한다는 사실에서 볼 때 제17도의 방출 전류(Ie) 및 디바이스 전류(If)에 대해 상이한 유닛이 임의로 선택된다.
본 발명에 따른 영상 형성 장치에 사용될 전자 방출 소자는 후술할 방출 전류(Ie)에 관한 3개의 현저한 특성을 가진다.
먼저, 양단에 인가된 전압이 (임계 전압(Vth)로 칭하는) 특정 레벨을 넘는 경우 전자 방출 소자는 방출 전류(Ie)의 돌발적이고 예리한 증가를 보이며, 인가된 전압이 임계값(Vth)보다 낮다는 것이 발견되는 경우 방출 전류(Ie)는 실제적으로 검출 불가능하다. 다시 말하면, 전자 방출 소자는 방출 전류에 대해 명백한 임계 전압(Vth)를 가지는 비-선형 장치이다. 다음으로, 방출 전류(Ie)는 디바이스 전압(Vf)에 따라 변하므로, 전자는 후자에 의해 효과적으로 제어될 수 있다. 다음으로, 방출 전류(Ie)는 디바이스 전압(Vf)에 신속히 응답하므로, 장치로부터 방출된 전하는 디바이스 전압(Vf)이 인가되는 동안의 시간을 재어함에 의해 제어 포착될 수 있다.
상술한 현저한 특성 때문에, 그러한 표면 전도 전자 방출 소자를 사용함에 의해 효과적인 디스플레이 장치가 형성될 수 있다. 예를 들면, 픽셀에 대응하는 다수의 표면 전도 전자 방출 소자를 포함하는 디스플레이 장치에 있어서, 영상이 디스플레이 스크린을 순차적으로 주사하고, 상술한 제1특징을 이용함에 의해 영상이 디스플레이될 수 있다. 그러한 디스플레이 장치로, 임계 전압(Vth) 이상의 전압은 방출 광의 소망된 루미넌스의 함수로서 구동되는 각각의 장치에 인가되고, 임계 전압(Vth) 이하의 전압은 각각의 비선택된 장치에 인가된다. 디스플레이 스크린은 순차적으로 구동되도록 장치를 선택하므로써 영상을 디스플레이하도록 순차적으로 주사될 수 있다. 따라서, 미세한 톤을 가진 영상이 방출 광의 루미넌스를 제어하는 상술한 제2 및 제3특징을 이용하여 디스플레이될 수 있다.
이제, 본 발명에 따른 디스플레이 장치와 같은 영상 형성 장치를 구동하는 방법이 제18도 내지 제21도를 참조로 설명될 것이다.
제18도는 NTSC 텔레비젼 신호에 따라 텔레비젼 영상을 디스플레이하는 디스플레이 장치를 구동하기 위한 구동 회로의 블럭도이다. 제18도에서, 참조 부호(1701)은 제조 방법 및 동작 관점에서 상술한 것과 같은 유형의 디스플레이 패널을 표시한다. 다시 말하면, 회로는 주사 디스플레이 라인에 대한 주사 회로(1702), 주사 회로로 전송될 신호를 생성하기 위한 제어 회로(1703), 라인-대-라인 방식으로 데이타를 시프트하기 위한 시프트 레지스터(1704), 한 라인에 대한 데이타를 수신하고 이를 변조 신호 발생기(1707)로 전송하기 위한 라인 메모리(1705) 및 NTSC 신호로부터 동기 신호를 분리시키기 위한 동기화 신호 분류 회로(1706)을 포함한다.
제18도의 회로의 각각의 요소의 동작이 아래에 상세히 설명된다. 디스플레이 패널(1701)이 단자(Dx1 내지 Dxm, Dy1 내지 Dym)와 고 전압 단자(Hv)를 통해 엔벨로프 회로로 접속되며, 단자(Dx1 내지 Dxm)는 냉음극 장치를 포함하고 상기 냉음극 장치를 주사 신호를 인가함에 의해 행-대-행 기준(각각의 행은 n 장치를 가짐)으로 구동하도록 매트릭스 배선링 구조를 가진 m행×n열의 매트릭스를 보이도록 구성된 디스플레이 패널(1701)의 다중 전자빔 소스에 접속된다. 반면에, 단자(Dy1 내지 Dym)은 주사 신호에 의해 선택된 행의 각각의 장치의 전자 빔의 출력을 제어하기 위한 변조 신호를 수신하도록 설계된다. 고 전압 단자(Hv)는 통상적으로 5kV의 DC 전압을 가진 DC 전압 소스(Va)에 의해 공급되며, 디스플레이 장치의 형광체를 여전하도록 다중 전자빔 소스로부터 방출된 전자 빔에 대해 충분히 높은 가속 전압이다. 주사 회로(1702)는 다음과 같은 방식으로 동작한다. 이 회로는 m 스위칭 장치(이중 S1 및 Sm 장치만이 제18도에 특정하게 표시됨)를 표함하되, 각각은 DC 전압 소스(Vx) 또는 0V(접지 전위 레벨)의 출력 전압을 취하고 디스플레이 패널(1701)의 단자(Dx1 내지 Dxm) 중의 하나에 접속하게 된다. 스위칭 장치(S1 내지 Sm)의 각각은 제어 회로(1703)으로부터 공급된 제어 신호(TSCAN)에 따라 동작하며, FET와 같은 트랜지스터를 병합함에 의해 용이하게 마련될 수 있다. 이러한 회로의 DC 전압은 상수 전압을 출력하도록 설계되어 주사되지 않는 장치에 인가되는 임의의 구동 전압은 제17도에 도시된 것과 같은 각각의 장치의 전자-방출 성능으로 인해 임계 전압(Vth)보다 작도로 감소된다. 영상이 외부 공급 비디오 신호와 일치하여 적절히 디스플레이될 수 있도록 제어 회로(1703)는 관련된 요소의 동작을 조절한다. 이는 후술할 동기화 신호 분류 회로(1706)으로부터 공급된 동기 신호(TSYNC)에 응답하는 관련 요소에 대한 제어 신호(TSCAN, TSFT, 및 TMRY)를 생성한다. 동기화 신호 분류 회로(1706)은 동기 신호 요소를 분리하고, 루미넌스 신호 요소는 외부 공급 NTSC 텔레비젼 신호를 형성하며, 공지된 주파수 분리(필터) 회로를 사용하여 용이하게 실현될 수 있다. 동기화 신호 분류 회로(1706)에 의해 텔레비젼 신호로부터 추출된 동기 신호가 공지된 수직 동기 신호 및 수평 동기 신호를 포함하지만, 그 요소 신호와는 무관하게 여기서는 편의를 위해 (TSYNC) 신호로서 표시된다. 반면에, 시프트 레지스터(1704)로 공급되는 텔레비젼 신호로부터 분리된 루미넌스 신호 분류 회로(1706)는 데이타 신호로 표시된다. 시프트 레지스터(1704)는 제어 회로(1703)로부터 공급된 제어 신호(TSFT)에 따라 시간 직렬 기준으로 연렬로 공급된 데이타 신호의 각각의 라인에 대한 직렬/병렬 변환을 수행한다. 다시 말하면, 제어 신호(TSFT)는 시프트 레지스터(1704)에 대한 시프트 클럭으로서 동작한다. 직렬/병렬 변환을 수행한(또한 N 전자-방출 소자에 대한 구동 데이타의 세트에 대응하는) 한 라인에 대한 데이타 세트는 N 병렬 신호(ID1내지 IDN)로서 시프트 레지스터(1704) 외부로 전송된다. 라인 메모리(1705)는 제어 회로(1703)으로부터 입력된 제어 신호(TMRY)에 따른 요구된 시간 주기에 대한 신호(ID1내지 IDN)인 한 라인에 대한 데이타 세트를 저장하기 위한 메모리이다. 저장된 데이타는 I'D1내지 I'DN로서 외부로 전송되어 변조 신호 발생기(1707)로 공급된다. 변조 신호 발생기(1707)은 실제로는 각각의 전자-방출 소자의 동작을 변조하며, 그 출력 신호는 단자(Dy1 내지 Dyn)을 통해 디스플레이 패널(1701)내의 냉음극으로 공급된다. 제17도를 참조로 상술한 것처럼, 본 발명이 적용가능한 전자-방출 소자는 전자 방출에 대한 분명한 임계 전압(Vth)를 도시하고(후술하는 것처럼 예에서 사용되는 표면 전도 전자-방출 소자에 대해서는 8v), 임계 전압(Vth) 이상의 전압이 인가되는 경우 전자를 방출한다. 임계 전압(Vth) 이상에서, 장치의 방출 전류(Ie)는 제17도에 도시된 것처럼 전압의 함수로서 변화한다. 임계 전압(Vth) 및 장치에 인가된 전압과 장치의 방출 전류 사이의 관계는 전자-방출 소자의 재료, 구성 및 제조 방법에 따라 변한다.
제18도의 회로의 요소의 기능이 상술되었다. 이제, 디스플레이 패널(1701)의 동작이 제19도 내지 제21도를 참조로 상술된다. 디스플레이 패널은 아래에 설명될 예의 경우와 같이 8V의 임계 전압(Vth)을 가지는 표면 전도 전자-방출 소자인 냉음극 장치를 포함한다.
제19도는 표면 전도 전자-방출 소자를 매트릭스 배선링 구조체를 가지는 6행×6열의 매트릭스 형태로 구성함에 의해 실현된다. 설명을 간략하게 하기 위해, 장치는 (X, Y)좌표 시스템으로 표시되어, 좌표 단위D(1,1), D(1,2), …, D(6,6)이 각각 할당된다. 그러한 구조를 가지는 다중 전자빔 소스를 구동함에 의해 영상을 디스플레이 하기 위해서, X-축과 평형인 행(또는 라인)이 라인 단위의 영상의 유닛으로서 구동된다. 영상의 라인과 일치하는 표면 전도 전자-방출 소자는 OV를 디스플레이 라인에 대응하는 Dx1 내지 Dxn 중의 하나인 행의 단자에 인가하고, 7V를 나머지 행의 단자에 인가함에 의해 구동된다. 전압 인가 동작과 동기화하여, 변조 신호는 라인의 영상 패턴에 따라 열(Dy1 내지 Dy6)의 각각의 단자에 인가된다. 예를 들면, 제20도에 도시된 영상이 장치의 디스플레이 스크린 상에 디스플레이되고, 제3라인이 영상에 대한 광 방출을 야기하는 시간이라고 가정하자. 제21도는 단자(Dx1 내지 Dx6, Dy1 내지 Dy6)에 의해 다중 전자빔 소스에 인가된 전압을 도시하며, 제3라인은 영상에 대한 빛을 방출한다. 제21도에 도시된 것처럼, 전자 방출에 대한 8V의 임계 전압(Vth)보다 큰 14V의 전압이 전자 빔을 방출시키도록 D(2,3), D(3,3) 및 D(4,3) [제21도의 블럭 장치]에 의해 표시된 표면 전도 전자-방출 소자에 인가된다. 반면에, 7V가 나머지 장치 [제21도의 빗금친 장치] 중의 일부에 인가되며, 0V가 다른 장치 [제21도의 백색 장치]에 인가되나, 이러한 장치들은 두 전압이 8V의 임계 전압 이하이므로 전자를 방출하지 않는다. 다중 전자빔 소스는 라인 단위로 제10도에 도시된 나머지 라인에 대해 동일한 방식으로 구동되므로, 영상은 디스플레이 장치의 스크린 상에 디스플레이 된다.
[실시예]
본 발명은 예로서 아래에 설명된다.
아래의 예 1 내지 예 4에서, 상술한 한 쌍의 전극 사이에 정렬된 전도성 미세 입자막을 포함하는 SCE 장치가 다중 전자빔 소스용으로 사용되며, FE형 장치가 예 5에서 사용된다. 각각의 예에서, 다중 전자빔 소스는 매트릭스 배선링 구조체(제2도 및 제3도 참조)를 따라 M행×N열을 가지는 매트릭스를 형성하도록 구성되는 N×M(N=3,072, M=1,024) 장치를 포함한다.
먼저, 예1 내지 예4에 대한 SCE 장치를 포함하는 다중 전자빔 소스를 마련하기 위해 통상적으로 사용되는 방법이 설명된다.
아래에 설명하는 것처럼, 예1 내지 예4의 각각에서, N×M 조각의 전도성 미세 입자막을 가진 기판이 매트릭스 배선링 구조체와 함께 마련된다. 제22a도 내지 제22h도를 참조하여 각 장치에 관한 단계 a 내지 h에 대응하는 각각의 제조 공정 단계를 다음에 설명한다.
단계 a: 소다 석회 글라스판을 충분히 세척한 후, 절연 기판(11')을 생성하기 위해 0.5[㎛] 두께의 실리콘 산화막이 스퍼터링에 의해 형성되는데, Cr 및 Au는 진공 증착에 의해서 각각 5[nm]와 500[nm]의 두께로 연속해서 도포되었고, 포토레지스트(AZ1370: Hoechst Corporation으로부터 생산됨)가 기판을 회전하는 동안 스피너에 의해 제공되어 가열된다. 따라서, 포토마스크된 영상이 빛에 감광되어 열방향 배선들(14)에 대한 레지스트 패턴을 형성하도록 현상되고, 증착된 Au/Cr 막은 양호한 형상을 갖는 행 방향 배선들을 생성하기 위해 습식-에칭되었다.
단계 b: 실리콘 산화막은 RF 스퍼터링에 의해서 1.0[㎛]의 두께로 층간 절연층(33)으로 형성되었다.
단계 c: 포토레지스트 패턴은 단계 b에서 증착된 실리콘 산화막 내에 컨텍홀(33a)을 생성하는데, 이 컨택 홀(33a)은 포토레지스트 패턴을 마스크로 이용하는 층간 절연막(33)을 에칭하므로써 실제로 형성되었다. CF4와 H2가스를 사용하는 RIE(반응 이온 에칭)이 에칭 동작으로 이용되었다.
단계 d: 따라서, 포토레지스트 패턴(RD-2000N-41: Hitachi Chemical Co. Ltd로부터 생산됨)은 디바이스 전극 쌍과 각각의 전극 쌍을 분리하기 위한 갭이 형성되었고, Ti와 Ni는 진공 증착에 의해서 각각 5[nm]와 100[nm]의 두께로 연속적으로 증착되었다. 포토레지스트 패턴은 유기 용제에 의해 용해되었고, Ti/NI 증착막은 디바이스 전극 쌍(2,3)을 생성하기 위한 리프트-오프(lift-off) 기술에 의해서 처리되는데, 각 쌍은 300[㎛]의 폭(W)(제9a도에 도시됨)을 지니며 3[㎛]의 거리(L)(제9a도에 도시됨)로 서로 격리되었다.
단계 e: 행 방향 배선들(13)에 대한 디바이스 전극들(2,3) 상에 포토레지스트 패턴이 형성된 후, Ti와 Au가 진공 증착법에 의해 각각 5[nm]와 600[nm]로 연속적으로 증착되고 양호한 형상을 갖는 행 방향 배선들(13)을 생성하기 위해 리프트-오프 기술에 의해 불필요한 영역이 제거된다.
단계 f: Cr막(34)은 제23도에 도시된 바와 같이 L의 거리만큼 분리되는 디바이스 전극 쌍(2,3)을 브리지하는 개방부(35a)를 구비한 마스크를 이용하여 패터닝 동작을 요구하는, 진공 증착법에 의해 100[nm]의 두께로 증착된다. 그리고, 유기 팔라듐 용액(ccp 4230: Okuno Pharmaceutical Co. Ltd에 의해 생산됨)이 기판을 회전하는 스피너에 의해서 공급되고, 주요 성분으로 Pd를 포함하는 정제된 미세 입자들을 포함하고 약 10[nm]의 막 두께와 5*104[Ω/□]의 시트 저항을 갖는 전자-방출 영역-형성막(전기도전막)(4)을 생성하기 위해서, 300℃에서 10분 동안 가열된다. 여기서 사용되는 "미세 입자막"이란 용어는 분산되어 서로 근접하게 위치하거나 (격리 상태를 형성하기 위해) 각자 놓여있는 미세 입자들의 덩어리를 포함하는 막으로 참조된다. 여기서 사용되는 "미세 입자 직경"이란 용어는 상술된 조건에서 동일하게 될 수 있는 미세 입자들의 직경으로 참조된다. 본 발명의 목적을 위해 이용되는 유기 금속 용액(본 실시예에서는 유기 Pd 용액)은 주성분으로 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pd로부터 선택된 금속의 유기 화합물을 포함한다. 이 유기 금속 용액이 본 실시예에서 전자-방출 영역-형성 박막(4)을 형성하기 위해 기판에 공급되는 동안, 전자 도전막은 유기 금속 용액에서 화학적 기상 위상 증착법, 분산 애플리케이션, 디핑 및 스피닝등과 같은 몇가지 다른 기술들에 의해 형성된다.
단계 g: 양호한 형상을 갖는 전자 방출 영역 형성 박막(4)을 생성하기 위해 산성 부식액에 의해 Cr막(34)이 제거되었다.
단계 h: 그리고, 컨텍 홀(33a) 영역을 제외한 기판 전면에 레지스트를 공급하므로써 레지스트 패턴이 형성되었고 Ti와 Au가 각각 5[nm]와 500[nm]의 두께로 진공 증착법에 의해서 연속적으로 증착된다. 컨텍 홀(33a)을 채우기 위해서 모든 불필요한 영역들이 리프트-오프 기술에 의해서 제거되었다.
상기 단계들에서, 각각의 디바이스 전극 쌍(2,3)을 대신하는 M 행 방향 배선들(13)과 N 열방향 배선들(14)에 접속된 (M*N) 전자 도전막(4)은 절연 기판(11') 상에 매트릭스 형태로 형성되었다.
[실시예 1]
본 실시예에서, 제1도에 도시된 바와 같이 스페이서(20)를 포함하는 디스플레이 패널이 준비되었다. 디스플레이 패널은 Va=5kV의 가속 전압, 60Hz(또는 ΔT=16.7ms)의 영상 디스플레이 주파수 및 디바이스당 100㎲(Δt=100㎲)의 최대 구동 펄스 폭을 가지고 구동할 수 있도록 설계되었다. 디스플레이 패널을 준비하기 위한 과정은 제1도와 제2도를 참조하여 보다 상세히 설명하게 될 것이다. 먼저, 전기 도전막(전자-방출 영역-형성막)의 매트릭스 상에 수반된 상술된 기판(11')은 배면판(15)에 고정되게 조립된다. 그리고, 각각의 스페이서에 대해서, 한 장의 소다 석회 글라스 상에 약 100[nm]의 두께로 SiNx와 SiOx를 형성하므로써 준비되는 절연 부재(20a)의 네개의 측면과 엔벨로프의 내부 공간이 노출되는 스페이서의 네개의 측면 상에, 고저항 막(20b)을 생성하기 위해 고주파 전원에 의해 Cr 타깃을 스퍼터링하므로써 Cr 산화이 200[nm]의 두께로 형성되었다. 0.13[Pa]의 압력을 갖는 Ar 및 O2의 혼합 가스는 스퍼터링을 위해 이용되었다. 예비된 고 저항막(20b)은 입자 또는 약 60[nm]의 직경을 갖고 약 109[Ω/□]의 표면 저항을 나타내는 미세 입자 덩어리를 포함하는 막이다. 이 샘플들은 샘플 A로서 참조되고, 또한 다음의 샘플들이 막 두께, 스퍼터링 압력 및 부분 압력비를 서로 다르게 하여 준비되었다.
샘플 B : 막 두께 300[nm]
입자 직경 80[nm]
표면 저항 ca. 108[Ω/□]
샘플 C : 막 두께 200[nm]
입자 직경 30[nm]
표면 저항 ca. 109[Ω/□]
샘플 D : 막 두께 80[nm]
입자 직경 60[nm]
표면 저항 ca. 1010[Ω/□]
상기된 네개의 샘플들은 전기적으로 변화하는 위상에 대한 시간 상수, 전기적으로 변화되지 않는 위상에 대한 시간 상수 및 전자 방출 시간에서 스페이서 중신의 전기적 전위의 변화를 관찰할 수 있도록 제28도에 도시된 가우징 시스템에 의해서 1[Hz]에서 1[ms]동안 14[V]의 구동 펄스에 의해서 구동되었다. Va=5[kV]의 가속 전압은 사용되었고, 디바이스/스페이서 거리 및 스페이서 높이는 각각 I=400[nm]와 d=5[mm]였다. 그 결과는 다음과 같다.
샘플 A: 220[㎲], 7[ms], 400[V]
샘플 B: 220[㎲], 3[ms], 250[V]
샘플 C: 250[㎲], 20[ms], 400[V]
샘플 D: 400[㎲], 30[ms], 600[V]
상술된 바와 같이, 스페이서의 전기적 전위의 변화가 고저항 박막(20b)의 전기적 저항에 크게 의존하는 동안, 전기적으로 변화하는 위상에 대한 시간 상수(τu)와 전기적으로 변화하지 않는 위상에 대한 시간 상수(τd)는 고저항 박막(20b)의 저항보다 입자의 상태에 따라 변화되는 전기적 캐패시터에 보다 더 의존하게 된다.
τd의 값은 τu보다 크고 이들 샘플들에 이용되는 디스플레이 장치들이 영상 디스플레이 성능은 τd의 값과 영상 디스플레이 주파수 사이의 관계에 크게 의존한다는 것을 알 수 있었다.
앞서 기술된 수학식 14로부터, 전자 빔의 전위 편차는 다음과 조건에서 디스플레이된 영상에 영향을 받지 않는다.
ΔVsat<2αβ·l2/d2·Va
그러므로, 샘플에 대한 ΔVsat의 추정되는 근사값은 다음과 같다.
샘플 A: 160[V]
샘플 B: 90[V]
샘플 C: 230[V]
샘플 D: 311[V]
한편, 만일 2αβ=5라면, 다음과 같다.
2αβ·l2/d2·Va=160[V]
이 실시예에서 샘플 C와 D는 전자 빔의 위치 편차를 생성하는 반면, 샘플 A와 B는 유익한 결과를 얻은 것으로 기대된다.
상기된 기대를 증명하기 위해, 영상-형성 장치가 후술되는 바와 같은 방법으로 각각 샘플 A, B, 및 C의 각각의 스페이서를 사용하므로써 준비된다. 샘플 D에서 스페이서의 사용은 이 스페이서의 중앙에서 전기적 전위가 너무 크므로 제외된다. 스페이서(20)는 5[mm]의 높이, 200[㎛]의 두께, 및 20[mm]의 길이를 갖는다는 사실이 중요하다.
먼저, 스페이서들(20)은 후자에 병렬인 선택된 행 방향 배선들(13) 상에 고른 간격으로 배열되었다. 행 방향 배선들(13)은 1[mm] 간격으로 배열되었고, 냉음극 장치(111)는 인접한 행 방향 배선들(13)의 중앙에 배열되었다. 따라서, (1로 표시되는) 디바이스/스페이서 거리는 약 0.4[mm]이다.
그 후에, 내부 표면 상에 형광막(18)과 메탈 백(19)을 수반하는 정면판(17)이 이들 사이에 개재된 측벽들(16)을 갖는 기판(11')이 5[mm]로 배열된다. 그리고, 배면판(15), 정면판(17), 및 측벽들(16) 및 스페이서(20)는 서로 고정되게 접속되었다. 특히, 도시되지 않은 플릿 글라스는 기판(11')과 배면판(15), 배면판(15)과 측벽들(16) 및 정면판(17)과 측벽들(16)의 접합부에 제공되었고, 밀폐적으로 밀봉되는 엔벨로프를 생성하기 위해서 10분 이상 400℃ 내지 500℃의 온도에서 가열되었다. 상술된 바와 같이 스페이서(20)는 기판(11') 상의 (300[㎛]의 폭을 갖는) 선택된 행 방향 배선들(13)과 정면판(17) 상의 메탈 백(19)에 10분 이상 동안 400℃ 내지 500℃의 대기중에서 가열되는, 금속과 같은 전기 도전 재료를 포함하는 전기 도전 플릿 글라스에 의해서 접착되어 전기적으로 접속된다.
본 실시예에서, 형광막(18)은 Y축 방향을 따라 정규적으로 배열된 중요 칼라의 스트라이프 형태의 형광체(21a)를 포함하며 Y축 방향을 따라 (R, G 및 B) 형광체(21a)와 픽셀들을 분산시키기 위해 배열된 그리드와 같은 블랙 도전 부재(21b)는 제24도에 도시된 바와 같이 이용되었다. 스페이서들(20)은 이들 사이에 개재된 메탈 백(19)을 갖는 X축 방향을 따라 배열된 블랙 도전 부재(21b)의 대응 영역 상에 배열되었다. 엔벨로프가 밀폐적으로 밀봉될 때, 배면판(15), 정면판(17) 및 스페이서들(20)은 각각 주요 칼라의 형광체(21a)와 기판(11') 상에 형성된 전자-방출 영역-형성 전기 도전막(4)에 대응하는 형광체(21a) 사이의 정확한 위치 대응을 보장하기 위해 조심스럽게 배열되었다(제22h도).
준비된 엔벨로프(밀봉 컨테이너)는 컨테이너 내부를 충분한 진공 상태로 만들기 위해 (도시되지 않은) 배기 파이프와 배기 펌프에 의해 공기를 배출한다. 그 다음, 전자-방출 영역-형성 전기 도전막(4)은 전기적으로 전압 인가 동작을 요구하는데(전압 인가 과정), 전압은 (제2도에 도시된) 각 전기 도전막의 전자-방출 영역을 생성하기 위해서 외부 단자 Dx1 내지 Dxm과 Dy1 내지 Dym에 의해서 인가된다. 따라서, 냉음극 장치(12)의 매트릭스로 구성되는 멀티-전자빔의 광원, 또는 제2도와 제3도에 도시된 표면 도전 전자-방출 소자가 준비되었다. 제12도에 도시된 파형을 갖는 전압은 전압 인가 형성 과정에 사용되었다.
그리고, 배기 파이프는 내부를 약 1.3*10-4[Pa]의 진공 상태로 유지하는 동안, 엔벨로프(밀봉 컨테이너)를 밀폐적으로 밀봉하기 위해서, 그것을 가스 버터로 가열하므로써 용해하여 밀폐시켰다.
결국, 잔류 가스 제거 동작은 글라스 컨테이너의 높은 진공 상태를 유지하기 위해 수행되었다.
완성된 영상-형성 장치는 전자-방출 소자가 전자를 방출하도록 (도시되지 않은) 신호 발생 수단으로부터 외부 단자(Dx1 내지 Dxm과 Dy1 내지 Dym)에 의해 각각의 냉음극 장치(전자 방출 소자)(12)로 주사 신호와 변조 신호를 인가하므로써 동작되었다. 반면, 고 전압이 주요 칼라(제24도의 Rs, Gs 및 Bs)의 형광체(21a)가 의도된 영상을 디스플레이하는 빛을 방출하도록 전압을 인가하기 위해서 메탈 백(19)에 인가되었다. 프레임 주파수는 60[Hz]로 유지된다. 고 전압 단자 Hv에 인가된 전압 Va및 배선들(13,14) 각각에 인가된 전압 Vf는 각각 5[kV] 및 14[V]가 되고 구동 펄스는 100[μsec]의 펄스 폭을 갖는 직사각형 펄스 파형이 된다.
샘플 A혹은 B를 사용한 영상 형성 장치의 경우에, 발광 스폿의 어레이는 디스플레이 화면 상에 규칙적인 간격으로 2차원 배열로서 생성되고, 스패이서(20)에 근접 위치된 냉음극 장치(12)로부터 방출된 전자로 구성된다. 그러므로, 선명한 칼라 영상이 샘플 A 및 B를 사용한 영상 형성 장치의 디스플레이 화면 상에 우수한 칼라 재생 결과로서 표시된다. 이와 반대로, 샘플 C를 사용한 영상 형성 장치에서는, 전자 빔의 편이가 스패이서에 근접 위치된 여러 라인들 상에서 관찰되어 스패이서들이 배열되고 전자 방출 동작 동안에 전위의 작은 변화라도 나타낼 수 있도록 구성될 때 전자의 궤도에 반대로 영향을 미칠 수 있는 전기장의 방해를 막기 위해 전기 방전 위상에 대한 시간 상수가 중요하다는 것을 나타낸다.
[실시예 2]
본 실시예에서는, 실시예 1의 샘플 A의 스패이서들을 사용한 일정 수의 디스플레이 패널이 준비된다. 이 패널들은 각각 1.0[mm] (패널 A), 0.8[mm] (패널 B), 0.35[mm] (패널 C), 및 0.25[mm] (패널 D)인 디바이스/스패이서 거리(1)를 갖는다. 상기 디바이스/스패이서 거리(1)와 다른 경우에도, 디스플레이 패널은 동일하며 실시예 1에 사용된 것과 동일한 방법으로 준비된다.
실시예 1에서, 전기 방전/충전 위상에 대한 시간 상수와 샘플 A의 전위 상승이 l=0.4[mm]인 디바이스/스패이서 거리, d=0.5[mm]인 디바이스/가속 전극 거리, 및 Va=5[kV]인 가속 전압(평가 파라미터)으로서 관찰된다. 상기의 수학식 8로부터, 전위 상승 ΔVmes는 다음의 수식으로 표현된다.
ΔVmes=RQ'/8·(1-exp(-Δtmes/τu))/(1-exp(-ΔTmes/τd))
여기서 Δtmes=1[msec], ΔTmes=1[sec], Δtmes>>τu및 ΔTmes>>τd이므로, ΔVmes=RQ'/8
그러므로, 실시예 1에서, 스패이서는 l=0.4[mm]로 배열되고, RQ'/8의 값은 400[V]이다(실효값).
그 다음에, 만약 디스플레이 패널이 60Hz(ΔT=16.7ms)의 영상 디스플레이 주파수로 구동된다면, 구동 펄스 폭은 Δt=100㎲이며 가속 전압은 Va=5kV이므로 수학식 8을 사용하면,
ΔVsat=RQ'/8·1-exp(-Δt/τu))/(1-exp(-ΔT/τd))
그러므로 ΔT=16.7[msec], Δt=100[μsec], τu=220[μsec], 및 τd=7[msec]이기 때문에 ΔVsat는 (가속된 값) 160[V]가 될 것이다.
만약 본 실시예의 패널들(A, B, C, 및 D)의 전위 상승이 각각 ΔVsat(A), ΔVsat(B), ΔVsat(C), 및 ΔVsat(D)로 표현된다면, 스패이서 표면을 때리는 전자들의 확률은 스패이서에 근접 위치된 전자 방출 소자보다 높아서 ΔVsat에 대해 큰 값을 나타내기 때문에 디바이스/스패이서 거리(1)의 차이가 무난하게 되어,
ΔVsat(A) < ΔVsat(B) < 160[V] < ΔVsat(C) < ΔVsat(D)인 관계를 가정할 수 있다.
그 다음에, ΔVsat에 대해 2αβ=5, d=5[mm], 및 Va=5[kV]가 되도록 하용되는지의 판정을 위한 수학식 14를 사용하여, 다음의 관계가 설정될 수 있다.
ΔVsat(A)<<5·l2/d2·Va
ΔVsat(B)<<5·l2/d2·Va
ΔVsat(C)>5·l2/d2·Va
ΔVsat(D)>>5·l2/d2·Va
그러므로, 패널들 A 및 B는 수학식 14의 관계를 만족시키지만, 패널들 C 및 D는 그렇지 않게 되어 패널들 A 및 B가 잘 동작한다는 것이 인식될 것이다.
최종의 영상 형성 장치 각각은 주사 신호 및 변조 신호를 신호 발생 수단으로부터의 외부 단자들 Dx1-DXm 및 Dy1-Dyn을 통해 각각의 냉음극 장치(전자 방출 소자)(12)에 인가하여 전자 방출 소자가 전자를 방출하도록 함으로써 동작된다. 동시에, 고 전압이 고 전압 단자 Hv를 통해 금속 배면(19)에 인가되어 방출된 전자빔을 가속시키고 이들을 형광막(18)과 충돌시켜서 형광체(21a)(제4a도)가 의도된 영상을 표시하기 위해 광을 방출하도록 에너지가 공급된다. 고 전압 단자 Hv에 인가된 전압 Va및 배선(13 및 14) 각각에 인가된 전압 Vf는 각각 4[kV] 및 14[V]가 되고 구동 펄스는 100[μsec]의 펄스 폭을 갖는 직사각형 펄스 파형이 된다. 프레임 주파수는 60[Hz]로 유지된다.
상기 논의된 바로부터 예상되는 바와 같이, 패널 D는 스패이서에 근접 위치된 여러 라인들 상에 뚜렷하게 편이된 전자 빔을 나타내고 패널 C는 각각의 스패이서에 인접하여 위치된 라인 상에 약 10[㎛]의 편이를 나타낸다. 이와 반대로, 스패이서들에 근접 위치된 냉음극 장치(표면 도전형)로부터 방출된 전자에 의한 스폿을 포함하는 규칙적인 간격을 갖는 발광 스폿의 2차원으로 배열된 행을 형성하는, 패널들 A 및 B의 디스플레이 화면 상에 선명한 칼라 영상이 우수한 칼라 재생 결과로서 표시된다.
이러한 사실은 패널 A 및 B가 구성상의 요구(디바이스/스패이서 거리, 디바이스/가속 전극 거리등)를 만족시키고 스패이서 상에 형성된 고 저항 박막이 이에 편승하는 요구를 만족시켜서 전자의 경로에 반대로 영향을 미치거나 패널 내의 전기장을 방해하지 않는데 반하여, 패널 C 및 D, 특히 패널 D는 패널 내의 전기장에 장해를 일으키지 않는다.
[실시예 3]
본 실시예에서는, 실시예 1의 샘플 1의 냉음극 장치를 구비한 디스플레이 패널이 30[Hz]의 프레임 주파수로 구동된다. 샘플 1은 실시예 1에서 60Hz의 디스플레이 주파수로 구동될 때 편이된 전자 빔을 발생시키는 장치를 나타낸다는 것에 주의한다.
제25도는 영상 형성 장치의 개략적인 블록도를 도시하고 있다.
TV 신호 수신 회로들(512 및 513)은 각각 무선 전송 시스템과 유선 전송 시스템을 통해 전송된 TV 영상 신호를 수신하는 회로이다. 영상 입력 인터페이스 회로(511)는 TV 카메라 혹은 촬상 스캐너와 같은 영상 입력 장치로부터 유도된 영상 신호를 수신하는 회로이다. 영상 메모리 인터페이스 회로(508,509, 및 510)는 각각 영상 데이타를 저장하는 비디오 테이프 레코더, 비디오 디스크 및 장치 내에 저장된 영상 신호를 검색하는 회로이다. 입력/출력 인터페이스 회로(505)는 디스플레이 장치와 컴퓨터, 컴퓨터 네트워크, 혹은 프린터와 같은 외부 출력 신호원을 접속시키기 위한 회로이다. 영상 발생 회로(507)는 입력/출력 인터페이스 회로(505)를 통한 외부 출력 신호원 혹은 CPU(506)로부터 수신된 외부 출력 신호원으로부터의 영상 데이타 및 문자 데이타 및 그래픽 입력을 기초로 디스플레이 화면 상에 영상 데이타를 생성하는 회로이다. 디스플레이를 위해서 상술한 회로들중 선정된 회로에 의해 생성된 영상 데이타는 영상 신호를 3원색의 신호, 휘도 신호, 및 I와 Q 신호로 재변환하는 디코더(504)로 보내진다. 그 다음에 영상 데이타는 CPU(506)에 의해 제공되는 제어 신호에 따라 디스플레이 화면 상에 표시된 영상을 적절하게 선택하는 멀티플랙서(503)로 보내진다.
CPU(506)는 디스플레이 장치를 제어하고 디스플레이 화면 상에 표시될 영상을 생성, 선택, 및 편집하는 동작을 수행한다. 입력 선택부(514)는 오퍼레이터에 의해 CPU(506)로 제공된 명령, 프로그램, 및 데이타를 진행하는데 사용된다. 이는 실제로, 키보드 및 마우스를 포함하는 다양한 입력 장치로부터 선택될 수 있다.
디스플레이 패널 제어기(502)는 CPU(506)로부터 전송된 제어 신호에 따라 구동 회로(501)의 동작을 제어하는 회로이다. 예를 들면, 디스플레이 패널 제어기(502)는 영상 주파수 및 주사 처리를 나타내는 신호를 전송하도록 동작한다. 그러므로, 30Hz의 디스플레이 주파수가 디스플레이 패널 제어기(502)에 의해 선택될 수 있다. 구동 회로(501)는 멀티플렉서(503)로부터 전송되는 영상 신호를 기초로 디스플레이 패널(500)에 인가되고 디스플레이 패널 제어기(502)로부터 전송되는 영상 디스플레이 클럭과 동기되는 구동 신호를 발생하기 위해 그 내부에 영상 메모리를 구비한다.
본 실시예에서, 실시예 1의 샘플 C의 스패이서를 사용함으로써 준비된 디스플레이 패널(500)이 사용된다. 전기 방전 위상에 대한 스패이서의 시간 상수는 20[msc]이다. 영상은 디스플레이 제어기(502)에 의해 다양한 구동 주파수로 디스플레이 패널 상에 표시된다. 100[㎛]의 펄스 폭과 14[V]의 파형 높이를 갖는 직사각형 펄스 전압이 장치 구동에 사용된다.
그 결과, 패널이 실시예 1에서 설명된 바와 같이 60[Hz]의 프레임 주파수로 구동될 때는 전자 빔의 현저한 편이가 관찰되고 패널이 120[Hz]의 프레임 주파수로 구동될 때는 스패이서 각각에 근접 위치된 10 라인들 이상이 또한 관찰되지만, 패널이 30[Hz]의프레임 주파수로 구동될 때는 눈에 띠지 않을 정도의 레벨로 전자빔 편이가 감소된다. 이는 선정된 영상 디스플레이 주파수로 만족스러운 영상을 표시할 수 있는 영상 형성 장치를 제공하여 디스플레이 제어기에 의해 최적 영상 디스플레이 주파수를 선택함으로써 향상된 영상을 표시할 수 있음을 의미한다.
[실시예 4]
본 실시예에서는, HDTV 시스템에 사용되며 제2도 및 제3도에 도시된 방식으로 배열된 픽셀과 스패이서를 구비한 60 인치 디스플레이 장치가 준비된다. 이는 30Hz의 영상 디스플레이 주파수(ΔT=33.3ms), Δt=30㎲의 구동 펄스 폭, 및 Va=8kV의 가속 전압으로 동작하도록 설계된다.
이러한 장치의 전자 소스은 SCE 장치를 포함한다. 전자 소스으로부터 방출된 전자 빔은 형광체를 때리기 전에 스패이서와 평행인 방향(제2도의 X 방향)으로 편이된다.
각각의 픽셀은 720㎛×240㎚의 직사각형 면적 내에 배열되고(Rs, Gs, 및 Bs 각각에 대해) 전자 방출 소자/스패이서 거리(1)는 약 150㎛이다.
각각의 스패이서는 플라즈마 CVD 기술에 의해 절연 부재 상에 100[nm]의 두께로 비결정 실리콘 질화막의 층을 형성함으로써 준비된다. 실란과 질소의 혼합가스가 100W의 RF 전력과 250℃의 기판 온도로 소스 가스로서 사용된다. 막의 광학적인 밴드갭은 약 2.2eV이다.
먼저, 5mm의 높은 스패이서 표본이 그 성능을 평가하기 위해 준비된다. 스패이서의 중심에서의 전위 변화는 실시예 1과 동일한 파라미터(Va=8kV, ΔT=1sec, Δt=1ms, 디바이스 구동 전압=14V, 디바이스/스패이서 거리=0.15mm)를 사용하여 전자 방출 동작 동안에 관찰되어서, 전기 충전 및 방전 위상에 대한 시간 상수가 각각 85㎲ 및 4.5ms이고 전위 변화가 50V라는 것을 알게 된다. 그러므로, 수학식 8의 ΔVsat값은 디스플레이 장치가 ΔT=33.3ms, Δt=30㎲, Va=8kV, 및 14V의 디바이스 구동 전압으로 구동될 때 14.7V가 된다.
그 다음, 최적 전자 방출 소자/가속 전극 거리에 대해 논의한다.
d<3.5mm의 값이 수학식 15의 2αβ에 대한 바람직한 값으로서 1을 사용하여 d의 가능한 범위를 찾음으로써 결정된다. 그러므로, 3.5mm의 높이를 갖는 스패이서가 디스플레이 패널 제조에 사용된다.
본 실시예에서 준비된 영상 형성 장치는 스패이서에 가장 근접 위치된 영역을 포함하는 전자 빔의 뚜렷한 편이가 존재하지 않는다.
[실시예 5]
본 실시예서는, 전자 방출 소자로서 제34도에 도시된 FE 장치를 포함하는 영상 형성 장치가 준비된다. 이 장치는 30Hz의 영상 디스플레이 주파수(ΔT=33.3ms), Δt=20㎲의 구동 펄스 폭 및 Va=400V의 가속 전압으로 동작되도록 설계된다. 원추형 에미터 각각은 0.5mm×0.5mm의 면적 내에 배설되어 있으며, 이들은 인접한 에미터와는 약 10㎛ 거리 정도 떨어져 픽셀에 대응하도록 되어 있다. 제34도에는 기판(3010), 에미터 배선(3011), 원추형 에미터(3012), 1㎛ 두께의 절연층(3013), 각 장치에 대해 지름 1㎛의 전자 방출홀을 구비한 게이트 전극(3014)이 도시되어 있다. 또한, 가속 전극(3015)과, Cr 산화물 박막(3017)을 절연 베이스 부재상에 고저항 박막으로서 200[nm]의 막 두께로 형성하여 만들어진 지름 100㎛의 열 형태의 스페이서(3016)(실시예 1에서의 샘플 C에 해당)가 도시되어 있다. 이 스페이서의 높이(d)는 200㎛이다. 제4a도 및 제4b도에서 l(스페이서와 이 스페이서에 가장 근접한 에미터 사이의 거리)의 값은 40㎛이다.
영상 형성 장치를 조립하기 전에, 스페이서 중심에서의 전위 변화와 충전 및 방전 단계에서의 시정수들을 관측한 결과, 실시예 1에서와 같이, 각각 -250V, 250㎲, 및 40ms이었다. 이때, 장치를 구동하는데 있어 가속 전압은 400V, 게이트 전압은 80V, ΔT=1sec, 및 Δt=1ms이었다. 본 실시예에서 스페이서는 부극성으로 충전되었다. 그 다음, 영상 형성 장치를 조립한 후에, 이 장치를 가속 전압 400V, 게이트 전압 80V, 장치 구동 펄스 폭 20㎲, 및 프레임 주파수 30Hz(ΔT=33.3ms)에서 작동하도록 구동하였다. 스페이서로 인한 영상 표시 스폿의 위치 이탈은 관측되지 않았다. 이것은 방정식 (8)의 ΔVsat값이 -34V이고, 방정식(15)에서의 스페이서 높이 d<0.34mm의 조건이 충족되었기 때문이다. FE형 장치의 용도를 고려하여 방정식 (15)에서의 2αβ에 대해서 10의 값이 사용되었다.
그 후, 프레임 주파수 60Hz에서 장치를 구동한 결과, 발광 스폿에 대해 약간 변형된 형태가 관측되었으나, 이것은 영상을 표시하는데 있어 별 문제가 되지 않았다. 그 이유는 방정식 (8)의 ΔVsat값이 -56.4V이었기 때문이며, 따라서, 방정식 (15)에서의 스페이서 높이 d<0.34mm의 조건은 충족되었지만, 스페이서 높이 d<0.15mm의 조건은 더욱 바람직한 값인 2αβ=2에 대해서 충족되지 않았다.
표면 도전 전자 방출 소자가 아닌 냉음극 전자 방출 소자를 본 발명을 위해 사용할 수 있다는 점에 유의한다. 특정한 예들로는 일본 특허 출원 공개 제63-274047호(본 특허 출원의 출원인에 의해 출원됨)에 기재된 바와 같은 전자 발생원으로서 기판 상에 배설된 한 쌍의 전극을 포함하는 필드 방출형 전자 방출 소자와 같은 FE형 장치와 금속/절연층/금속형(MIM형) 장치가 있다.
본 발명은 단순한 매트릭스 배열형 이외의 형태로 된 전자 발생원을 포함하는 영상 형성 장치에도 적용될 수 있다. 이와 같은 영상 형성 장치의 예로는 제어 전극에 의해 표면 도전 전자 방출 소자를 선택하도록 설계되고 일본 특허 출원 공개 제2-257551호(본 특허 출원의 출원인에 의해 출원됨)에 기재된 바와 같이 면판과 제어 전극 사이 또는 전자 발생원과 제어 전극 사이에 배설된 스페이서를 포함하는 것들이 있다.
상기에서 상세히 설명한 바와 같이, 본 발명에 따른 영상 형성 장치는 다음과 같은 이점을 갖고 있다.
본 발명에 따른 영상 형성 장치는 전자 발생원과 전극에 접속된 또는 서로 다른 전위를 나타내도록 설계된 적어도 2개의 전극에 접속된 고저항 박막을 가진 표면에 설치된 스페이서를 포함하며, 이 스페이서의 계산된 배치 구성 이외에도 전기적 충전 및 방전 단계 동안의 스페이서의 시간 정수는 주의 깊게 제어되므로, 스페이서를 전기적으로 방전시키기 위한 시간 상수가 비교적 크더라도 구동 매개 변수(영상 표시 주파수)를 최적화시킴으로써 스페이서의 전기적 충전이 면제될 수 있다. 따라서, 전자 발생원으로부터 방출된 전자에 앞선 과정들은 스페이서의 설치에 의해 방해를 받지 않으며, 영상 형성 장치는 깨끗하고 고품질의 영상을 제공한다. 칼라 영상을 표시하기 위한 영상 형성 장치의 경우에는 칼라 분리가 최소화되어 깨끗한 칼라 영상을 제공하게 된다.

Claims (16)

  1. 다수의 냉음극형 전자 방출 장치를 포함하는 전자 발생원을 구비한 장치 기판, 상기 장치 기판에 대해 대향하여 배설되어 상기 전자 발생원으로부터 발생된 전자를 가속시키기 위한 가속 전극, 상기 장치 기판과 상기 가속 전극 사이에 진공 상태를 유지시키기 위한 밀봉 구조체를 구비한 엔벨로프, 및 상기 엔벨로프를 지지하기 위한 다수의 스페이서를 포함하는 영상 형성 장치에 있어서,
    α를 영상 형성 장치내에서 전위 형태를 결정하는 부재들의 위치 구성에 의해 정해지는 상수, β를 상기 장치의 영상 표시 부재상의 명도점들의 허용가능한 편차 범위를 정하는 상수, 그리고 ΔVsat를 상기 장치의 정상적인 구동 조건 하에서 스페이서 표면이 전기적으로 충전되지 않은 때의 스페이서 표면으로부터의 전위 편차라고 했을 때,
    상기 가속 전극의 전위(Va), 상기 전자 방출 장치와 이에 대응하는 각각의 스페이서 사이의 거리(l), 및 상기 전자 방출 장치와 상기 가속 전극 사이의 거리(d) 간의 관계는 다음 공식, Va·l2/d2>|ΔVsat|/(2·α·β)
    으로 표현되고,
    R을 상기 장치 기판에 수직한 방향에서의 각 스페이서의 전기 저항, Q'를 스페이서 표면의 전하의 변화율, ΔT를 한 프레임의 영상을 표시하기 위한 기간, Δt를 장치 구동 기간, τu를 스페이서를 전기적으로 충전시키기 위한 시간 상수, 그리고 τd를 스페이서로부터 전하를 완전히 방출시키기 위한 시간 상수라 했을 때,
    상기 전위 편차는 다음 방정식,
    ΔVsat=RQ'/8·(1-exp(-Δt/τu))/(1-exp(-Δt/τd))
    으로 정의되는 것을 특징으로 하는 영상 형성 장치.
  2. 제1항에 있어서, 상기 냉음극 전자 방출 장치는 표면 도전 전자 방출 장치인 것을 특징으로 하는 영상 형성 장치.
  3. 제2항에 있어서, 상기 상수 α와 β는 2·α·β≤5의 관계를 만족하는 것을 특징으로 하는 영상 형성 장치.
  4. 제1항에 있어서, 상기 냉음극 전자 방출 장치는 필드 방출형 전자 방출 장치인 것을 특징으로 하는 영상 형성 장치.
  5. 제4항에 있어서, 상기 상수 α와 β는 2·α·β≤10의 관계를 만족하는 것을 특징으로 하는 영상 형성 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 스페이서는 절연 부재의 표면상에 고저항 박막을 적층시킴으로써 형성되고, 상기 고저항 박막은 상기 장치 기판상의 전극들, 즉 서로 다른 각자의 전위를 나타내는 배선 및 가속 전극에 전기적으로 접속된 것을 특징으로 하는 영상 형성 장치.
  7. 제6항에 있어서, 상기 고저항 박막은 미세 입자를 포함하는 것을 특징으로 하는 영상 형성 장치.
  8. 제6항에 있어서, 상기 고저항 박막은 비결정성막으로 구성된 것을 특징으로 하는 영상 형성 장치.
  9. 다수의 냉음극형 전자 방출 장치를 포함하는 전자 발생원을 구비한 장치 기판, 상기 장치 기판에 대해 대향하여 배설되어 상기 전자 발생원으로부터 발생된 전자를 가속시키기 위한 가속 전극, 상기 장치 기판과 상기 가속 전극 사이에 진공 상태를 유지시키기 위한 밀봉 구조체를 구비한 엔벨로프, 및 상기 엔벨로프를 지지하기 위한 다수의 스페이서를 포함하는 영상 형성 장치의 구동 방법에 있어서,
    R을 상기 장치 기판에 수직한 방향에서의 각 스페이서의 전기 저항, Q'를 스페이서 표면의 전하의 변화율, ΔT를 영상 프레임을 표시하기 위한 시간, Δt를 장치 구동 기간, τu를 스페이서를 전기적으로 충전시키기 위한 시간 상수, 그리고 τd를 스페이서로부터 전하를 완전히 방출시키기 위한 시간 상수, l을 상기 전자 방출 장치와 이에 대응하는 각각의 스페이서 사이의 거리, d를 상기 전자 방출 장치와 상기 가속 전극 사이의 거리, Va를 상기 가속 전극의 전위, α를 영상 형성 장치내에서 전위 형태를 결정하는 부재들의 위치 구성에 의해 정해지는 상수, 그리고 β를 상기 장치의 영상 표시 부재상의 명도점들의 허용가능한 편차 범위를 정하는 상수라고 했을 때,
    한 프레임의 영상을 표시하기 위한 시간(ΔT)과 장치 구동 기간(Δt)은 다음 공식,
    (1-exp(-Δt/τu))/(1-exp(-Δt/τd))
    <(2·α·β)·l2·d2/Va·8/|R·Q'|
    으로 표현된 관계를 만족하는 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  10. 제9항에 있어서, 상기 냉음극 전자 방출 장치는 표면 도전 전자 방출 장치인 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  11. 제10항에 있어서, 상기 상수 α와 β는 2·α·β≤5의 관계를 만족하는 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  12. 제9항에 있어서, 상기 냉음극 전자 방출 장치는 필드 방출형 전자 방출 장치인 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  13. 제12항에 있어서, 상기 상수 α와 β는 2·α·β≤10의 관계를 만족하는 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 스페이서는 절연 부재의 표면상에 고저항 박막을 적층시킴으로써 형성되고, 상기 고저항 박막은 상기 장치 기판상의 전극들, 즉 서로 다른 각자의 전위를 나타내는 배선 및 가속 전극에 전기적으로 접속된 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  15. 제14항에 있어서, 상기 고저항 박막은 미세 입자를 포함하는 것을 특징으로 하는 영상 형성 장치의 구동 방법.
  16. 제14항에 있어서, 상기 고저항 박막은 비결정성막으로 구성된 것을 특징으로 하는 영상 형성 장치의 구동 방법.
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KR1019970051469A KR100252455B1 (ko) 1996-10-07 1997-10-07 영상 형성 장치 및 그 구동 방법

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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230735B2 (ja) * 1996-10-07 2001-11-19 キヤノン株式会社 画像形成装置及びその駆動方法
JPH1116521A (ja) * 1997-04-28 1999-01-22 Canon Inc 電子装置及びそれを用いた画像形成装置
JP3305283B2 (ja) * 1998-05-01 2002-07-22 キヤノン株式会社 画像表示装置及び前記装置の制御方法
JP2000148081A (ja) * 1998-09-04 2000-05-26 Canon Inc 電子源と前記電子源を用いた画像形成装置
EP1139321A4 (en) 1998-10-06 2002-06-19 Canon Kk IMAGE DISPLAY CONTROL METHOD
JP4115050B2 (ja) 1998-10-07 2008-07-09 キヤノン株式会社 電子線装置およびスペーサの製造方法
JP4115051B2 (ja) * 1998-10-07 2008-07-09 キヤノン株式会社 電子線装置
JP3592236B2 (ja) * 1999-02-24 2004-11-24 キヤノン株式会社 電子線装置及び画像形成装置
JP3747142B2 (ja) * 1999-02-24 2006-02-22 キヤノン株式会社 画像表示装置
JP3611293B2 (ja) * 1999-02-24 2005-01-19 キヤノン株式会社 電子線装置及び画像形成装置
JP3507392B2 (ja) * 1999-02-25 2004-03-15 キヤノン株式会社 電子線装置
JP3595744B2 (ja) * 1999-02-26 2004-12-02 キヤノン株式会社 電子放出素子、電子源及び画像形成装置
JP2000311587A (ja) * 1999-02-26 2000-11-07 Canon Inc 電子放出装置及び画像形成装置
DE60042722D1 (de) * 1999-03-02 2009-09-24 Canon Kk Elektronenstrahl-emittiervorrichtung und bilderzeugungsvorrichtung
JP4298156B2 (ja) * 1999-12-08 2009-07-15 キヤノン株式会社 電子放出装置及び画像形成装置
JP2001319564A (ja) * 2000-05-08 2001-11-16 Canon Inc 電子源形成用基板、該基板を用いた電子源並びに画像表示装置
US7068628B2 (en) 2000-05-22 2006-06-27 At&T Corp. MIMO OFDM system
US6733354B1 (en) * 2000-08-31 2004-05-11 Micron Technology, Inc. Spacers for field emission displays
WO2002052600A1 (fr) * 2000-12-22 2002-07-04 Ngk Insulators, Ltd. Element d'emission electronique et utilisation dans un affichage a emission de champ
US7053888B2 (en) * 2001-01-26 2006-05-30 Canon Kabushiki Kaisha Image display apparatus
JP2002334673A (ja) * 2001-05-09 2002-11-22 Hitachi Ltd 表示装置
JP3728281B2 (ja) * 2001-08-28 2005-12-21 キヤノン株式会社 電子源基板及び画像形成装置
JP2003249182A (ja) * 2002-02-22 2003-09-05 Hitachi Ltd 表示装置
JP4629329B2 (ja) * 2003-11-28 2011-02-09 株式会社日立製作所 動き検出可能な映像信号切替装置
US7297945B2 (en) * 2003-12-05 2007-11-20 Hitachi High-Technologies Corporation Defective product inspection apparatus, probe positioning method and probe moving method
KR20070044579A (ko) * 2005-10-25 2007-04-30 삼성에스디아이 주식회사 스페이서 및 이를 구비한 전자 방출 표시 디바이스
KR20070044894A (ko) * 2005-10-26 2007-05-02 삼성에스디아이 주식회사 전자 방출 표시 디바이스
KR20070046666A (ko) * 2005-10-31 2007-05-03 삼성에스디아이 주식회사 스페이서 및 이를 구비한 전자 방출 표시 디바이스
US20070173164A1 (en) * 2006-01-26 2007-07-26 Johnson Scott V Adaptive, content-based discharge of a field emission display
JP2008166137A (ja) * 2006-12-28 2008-07-17 Sii Nanotechnology Inc 集束イオンビーム装置
US8438196B1 (en) * 2008-03-31 2013-05-07 Symantec Operating Corporation Finer grained data organization using data sublayers
US8334510B2 (en) * 2008-07-03 2012-12-18 B-Nano Ltd. Scanning electron microscope, an interface and a method for observing an object within a non-vacuum environment
US8981294B2 (en) 2008-07-03 2015-03-17 B-Nano Ltd. Scanning electron microscope, an interface and a method for observing an object within a non-vacuum environment
KR20110076934A (ko) * 2008-09-28 2011-07-06 비-나노 리미티드 진공 디바이스 및 주사 전자 현미경
WO2014128699A1 (en) 2013-02-20 2014-08-28 B-Nano Ltd. Scanning electron microscope
RU2538917C1 (ru) * 2013-10-07 2015-01-10 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" Способ подбора профиля высоковольтных кольцевых экранов
KR20150056110A (ko) * 2013-11-14 2015-05-26 삼성디스플레이 주식회사 도전성 스페이서를 갖는 액정표시장치
TWI767734B (zh) * 2021-06-03 2022-06-11 友達光電股份有限公司 顯示裝置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57118355A (en) * 1981-01-14 1982-07-23 Toshiba Corp Plate-like displayer
JP2654012B2 (ja) * 1987-05-06 1997-09-17 キヤノン株式会社 電子放出素子およびその製造方法
US5066883A (en) * 1987-07-15 1991-11-19 Canon Kabushiki Kaisha Electron-emitting device with electron-emitting region insulated from electrodes
US5872541A (en) * 1987-07-15 1999-02-16 Canon Kabushiki Kaisha Method for displaying images with electron emitting device
JPS6431332A (en) * 1987-07-28 1989-02-01 Canon Kk Electron beam generating apparatus and its driving method
JPH02257551A (ja) * 1989-03-30 1990-10-18 Canon Inc 画像形成装置
DE69009307T3 (de) 1989-06-19 2004-08-26 Matsushita Electric Industrial Co., Ltd., Kadoma Anzeigevorrichtung mit flachem Bildschirm.
CA2073923C (en) * 1991-07-17 2000-07-11 Hidetoshi Suzuki Image-forming device
EP0683920B2 (en) * 1993-02-01 2006-04-12 Candescent Intellectual Property Services, Inc. Flat panel device with internal support structure
JP3044435B2 (ja) * 1993-04-05 2000-05-22 キヤノン株式会社 電子源及び画像形成装置
JP3305166B2 (ja) 1994-06-27 2002-07-22 キヤノン株式会社 電子線装置
CN1060747C (zh) * 1995-01-06 2001-01-17 佳能株式会社 成像装置
JP2909719B2 (ja) * 1995-01-31 1999-06-23 キヤノン株式会社 電子線装置並びにその駆動方法
JP3320294B2 (ja) 1995-02-03 2002-09-03 キヤノン株式会社 電子線発生装置、及び、それを用いた画像形成装置
JP2926612B2 (ja) * 1995-02-28 1999-07-28 双葉電子工業株式会社 電界放出型素子、電界放出型画像表示装置、およびその駆動方法
JP3083076B2 (ja) 1995-04-21 2000-09-04 キヤノン株式会社 画像形成装置
US5859502A (en) * 1996-07-17 1999-01-12 Candescent Technologies Corporation Spacer locator design for three-dimensional focusing structures in a flat panel display
JP3230735B2 (ja) * 1996-10-07 2001-11-19 キヤノン株式会社 画像形成装置及びその駆動方法
EP0851458A1 (en) * 1996-12-26 1998-07-01 Canon Kabushiki Kaisha A spacer and an image-forming apparatus, and a manufacturing method thereof
JP3187367B2 (ja) * 1997-03-31 2001-07-11 キヤノン株式会社 電子装置及びそれを用いた画像形成装置

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AU3995497A (en) 1998-04-09
JPH10172479A (ja) 1998-06-26
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CN1154148C (zh) 2004-06-16
AU744766B2 (en) 2002-03-07

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