JP4446295B2 - 信号デコーディング装置及びその方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は半導体メモリーに関し、特にアドレス入力タイミングを最適化する信号デコーディング装置及びその方法に関するものである。
【０００２】
【従来技術】
メモリー回路はワードライン(またはロー(row))及びビットライン(またはコラム(column)）の交差点に位置される大量のメモリーセルで構成されている。通常メモリーセルは選択されたメモリーセルのアドレスをデコーディングする別途のロー及びコラムデコーダーと共に別途のアレイに配列される。図1は従来RAM(ramdom access memory）の例を表す。このような従来の例で、メモリーアレイ(100）はグローバルコラムデコーダー(102）のサイド(side)に積層される。センス増幅器(104）はメモリーアレイ(100)の間に配置されて二つの隣接メモリーアレイ(100)により共有される。電源が電源パッド(112)からアレイのサイド(side)下に拡張するワイドメタルバス(wide metal bus)に連結する電源バス(110)によりセンス増幅器(104)に供給される。ローデコーダー(106）は各メモリーアレイ(100）の終端に配置される。
【０００３】
メモリーセルの一般的な類型はDRAM(dynamic random access memory)である。図2はDRAMのためのメモリーセル等の通常的なアレイを表す。メモリーセルアレイ(200）は記憶キャパシタ(204)をビットラインに連結するアクセストランジスター(202)を含む。与えられたアレイ内のワードライン(206）は多数のメモリーセル(200）のアクセストランジスターのゲート端子に連結する。特定ワードライン(206i）が選択される場合にワードラインに連結した全てのアクセストランジスター(202)がターンオン(turn on)されてビットライン寄生キャパシタンス(210)及びメモリーセル記憶キャパシタ(204)の間で発生する電荷共有を許容する。図示されてないセンス増幅器はメモリーセルからのビットライン電圧増加または減少を感知して、メモリーセルに貯蔵された最初の電圧によって相補型ビットラインを全ロジックレベル（full logic level)例えば、ロジック"0"に相応するVSS及びロジック"1"に相応するVDDで駆動させる。選択されたコラム(例えば、ビットライン)デコーダーは図1に関する説明で前述したように選択された一対のビットラインを入出力ラインで連結させる。
【０００４】
メモリーセルを選択するために、ロー及びコラムアドレスはアドレスをバッファーリング及びデコーディングするメモリー装置に認可される。図3は従来アドレスデコーディング装置を表す。一般的に装置(300）はアドレスデコーダー(340)に連結した多数のアドレスバッファー(3201、3202、・・・、320n)を有するバッファーアレイ(320)及び信号ライン(360)により多数のアドレスバッファー(3201、3202、・・・、320n)に連結したバッファーコントローラー(310)を含む。バッファーコントローラー(310）はアドレスをアドレスバッファー(3201、3202、・・・、320n)にストローブさせるライン(360)でアドレスストローブ信号を発生させる。また、アドレスバッファー(3201、3202、・・・、320n)の出力はアドレスデコーダー(340)に認可される。アドレスデコーダー(340)がアドレス信号を效果的にデコーディングする前に全てのアドレスバッファー(3201、3202、・・・、320n)の出力を受信しなければならないためデコーディング動作のタイミングを制御することは重要である。これはアドレスバッファー(3201、3202、・・・、320n)の出力端及びアドレスデコーダー(340）の入力端間の多様な距離によって、アドレスバッファー(3201、3202、・・・、320n)の出力端でラッチされたアドレス信号が相異なるRCを持ってデコーダーの入力端に到達する。したがって、アドレスデコーダー(340）は全てのアドレス信号がアドレスデコーダー(340)に到達されることを保証する時までイネーブルされてはいけない。
【０００５】
図3の従来装置は例えば、一連のインバータ(370)を持ってバッファーコントローラーからアドレスデコーダーに伝送されるイネーブルまたはストローブ信号を遅延させることによって多様なRC遅延を補償させる。最外郭バッファー(320）の出力がアドレスデコーダー(340）の入力端に到達する前に充分な時間が経過されるよう保証するために、一連のインバータ(370)により負担された遅延が十分に長くなるようインバータの個数及びサイズが注意深く選択される。すなわち、デコーダーイネーブル信号はアドレスストローブ信号の遅延されたバージョン(delayed version)であり、ここで遅延は相互連結ライン(360）のRC遅延、アドレスバッファー(320)を介した遅延、最も長い相互連結ラインを介したRC遅延及び小さなマージン(margin）の和と同一である。結論的に、従来技術でインバータでの遅延は公知された遅延範囲の上限値と同一に選択される。すなわち、一連のインバータ(370）はアドレスデコーダー(340)に伝送されるアドレスストローブを遅延させるために設計された。このような場合には高速メモリー装置の速度を不必要に減少させる。したがって、従来にはアドレスデコーディングの速度を最適化するデコーディング方式が必要である。
【０００６】
【発明が解決しようとする技術的課題】
上記のような問題点を解決するために案出された本発明は、アドレス入力タイミングを最適化してアドレスをデコーディングするための装置及びその方法を提供することにその目的がある。
【０００７】
上記目的を達成するためになされた本発明による信号デコーディング装置は、アドレス信号をデコーディングするための装置において、第1制御信号に応答してアドレス信号をバッファーリングするためのアドレスバッファーアレイと、上記アドレスバッファーアレイに連結して上記第1制御信号を発生させるための第1制御信号発生器と、上記アドレスバッファーアレイに連結して第2制御信号に応答して上記バッファーリングされたアドレス信号をデコーディングするためのアドレスデコーダーと、上記アドレスデコーダー及び上記第1制御信号発生器に連結して上記第1制御信号に応答して上記第2制御信号を発生させるための第2制御信号発生器とを含み、ここで上記第2制御信号発生器は上記アドレスバッファーと実質的に同じ遅延を表すために設計され、
上記第2制御信号発生器は、上記アドレスバッファーアレイでの各アドレスバッファーと実質的に同じ回路と、上記回路に連結して最外郭アドレスバッファーに連結する入出力ラインと実質的に同じ入出力ラインとを含み、
ここで上記第2制御信号発生器は上記最外郭バッファーに隣接する位置に位置されることを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による信号デコーディング装置は、信号をデコーディングするための装置において、第1制御信号に応答して信号をバッファーリングするためのアドレスバッファーアレイと、上記アドレスバッファーアレイに連結して上記第1制御信号を発生させるための第1制御信号発生器と、上記バッファーアレイに連結して第2制御信号に 応答して上記バッファーリングされた信号をデコーディングするためのアドレスデコーダーと、上記アドレスデコーダー及び上記第1制御信号発生器に連結して上記第1制御信号に応答して上記第2制御信号を発生させるための第2制御信号発生器と、を含み、ここで上記第2制御信号発生器は上記バッファーと実質的に同じ遅延を表すために設計され、
上記第2制御信号発生器は、上記バッファーアレイでの各バッファーと実質的に同じ回路と、上記回路に連結して最外郭バッファーに連結される入出力ラインと実質的に同じ入出力ラインと、を含み、
ここで上記第2制御信号発生器は上記最外郭バッファーに隣接する位置に位置されることを特徴とする。
【０００９】
また上記目的を達成するためになされた本発明による信号デコーディング方法は、アドレス信号をデコーディングするための方法において、第1制御信号に応答してアドレスバッファーアレイでアドレス信号をバッファーリングする段階と、上記アドレスバッファーアレイを制御する上記第1制御信号を発生させる段階と、アドレスバッファーの信号伝達特性を利用してアドレスデコーダーの入力タイミングマージン(maging)を決定する上記第1制御信号を遅延させることによって第2制御信号を発生させる段階と、上記第2制御信号に応答して上記アドレスデコーダーを介して上記バッファーリングされたアドレス信号をデコーディングする段階と、を含み、
上記第2制御信号は、上記アドレスバッファーアレイでの最外郭アドレスバッファーに近く位置した制御信号発生器により発生されることを特徴とする。
【００１０】
また上記目的を達成するためになされた本発明による信号デコーディング方法は、充分な動作マージンを持って信号をデコーディングするための方法において、第1制御信号に応答してバッファーアレイで信号をバッファーリングする段階と、バッファーアレイの信号伝達特性を利用してデコーディング手段の入力タイミングマージンを決定する上記第1制御信号を遅延させることによって第2制御信号を発生させる段階と、上記第2制御信号に応答して上記デコーディング手段を通じて上記バッファーリングされた信号をデコーディングする段階と、を含み、
上記第2制御信号は、上記バッファーアレイでの最外郭バッファーに近く位置した制御信号発生器により発生されることを特徴とする。
【００１１】
アドレスデコーディング装置はアドレスバッファーアレイ、アドレスバッファーアレイに連結した第1制御信号発生器、アドレスバッファーアレイに連結したアドレスデコーダー、及びアドレスデコーダーと第1制御信号発生器に連結したアドレスデコーダーを含む。アドレスバッファーアレイは第1制御信号発生器からの第1制御信号に応答してアドレス信号をバッファーリングする。第2制御信号発生器は第1制御信号に応答して第2制御信号を発生させる。アドレスデコーダーは第2制御信号に応答してバッファーリングされたアドレス信号をデコーディングする。
【００１２】
第2制御信号及びバッファーリングされたアドレス信号のデコーダーの到達時間を正確に合せるために、第2制御信号発生器はひとつまたはそれ以上のアドレスバッファーのようなひとつまたはその以上の信号伝達特性を有する。実施例で、第2制御信号発生器はアドレスバッファーアレイでのアドレスバッファーよりさらに長い信号伝達遅延を有する。例えば、第2制御信号発生器はアドレスバッファーの中いずれかひとつを第1制御信号発生器と連結する最も長い信号経路よりさらに長い信号経路により第1制御信号発生器に連結することができる。
【００１３】
第2制御信号発生器はアドレスバッファーアレイでの各アドレスバッファーと実質的に同じ回路を含む。また、その回路に連結される入出力ラインは第2制御信号発生器と隣接する最外郭アドレスバッファーに連結する入出力ラインと実質的に同一である。
【００１４】
アドレス信号をデコーディングするための方法は第1制御信号に応答してバッファーアレイでアドレス信号をバッファーリングすることを含む。第2制御信号発生器はバッファーアレイの信号伝達特性を利用して第1制御信号を遅延させることによって第2制御信号を発生させる。したがって、第2制御信号はアドレスデコーダーの入力タイミングマージンを決定する。また、アドレスデコーダーは第2制御信号に応答してバッファーリングされたアドレス信号をデコーディングする。
【００１５】
本発明の多様な実施例は不必要な遅延を導入しなくてデコーディングストローブをアドレスデコーダーで伝送するためにストローブ発生器を利用する。全てのアドレスバッファーがアドレスストローブを受信した後、ストローブ発生器がバッファーコントローラーからのアドレスストローブを受信するようにデコーディング装置内に位置される。望ましい実施例ではアドレスデコーダーから最も遠く離れたアドレスバッファーのそばにストローブ発生器回路を配置することによってなされる。通常的に、ストローブ発生器はバッファーコントローラーからバッファーアレイでのアドレスバッファーでアドレスストローブを運搬する相互連結ラインの終端に連結する。充分な動作マージンを保証するために、ストローブ発生器はアドレスバッファーのような遅延特性を有する。アドレスバッファー及びストローブ発生器の遅延特性はアドレスバッファー及びストローブ発生器全てに対して実質的に同じ回路設計を利用することによって厳密に整合されることができる。
【００１６】
図4は本発明の実施例に係るデコーディング装置を表す。一般的に装置(400）はアドレスデコーダー(440)に連結する多数のアドレスバッファー(4201、4202、・・・、420n)を有するバッファーアレイ(420)及び信号ライン(460)によりアドレスバッファー(4201、4202、・・・、420n)に連結するバッファーコントローラー(410)を含む。また、装置(400）は例えば、信号ライン(460)に連結するストローブ発生器(430)を含む。また、ストローブ発生器(430）の出力端はアドレスデコーダー(440)に連結する。アレイ(420)でのバッファーはアドレスライン(450）を介してアドレス信号を受信する。入力アドレスはライン(460)でアドレスストローブ信号によりバッファー(4201、4202、・・・、420n)にストローブされる。一旦ストローブ発生器(430)がアドレスストローブ信号を受信すれば、アドレスデコーダー(440)にデコーディングストローブ信号を伝送する。デコーディングストローブ信号はアドレスバッファー(4201、4202、・・・、420n)からのストローブされたアドレスをデコーディングするアドレスデコーダー(440)に伝送する。各バッファーがアドレスストローブを受信した後にストローブされたアドレスの各バッファーのビットを伝送するようにアドレスバッファー(4201、4202、・・・、420n)各々の動作で本来の遅延が通常的に存在する。多数のウェーハ内にウェーハとウェーハ間のまたは与えられたウェーハ内のダイとダイ間の遅延量で考慮するだけの変化が存在し得る。だが、アドレスバッファーが実質的に全部同一に設計されれば、同じアレイ内部及び同じダイ上部に存在するアドレスバッファー間の遅延量で考慮するだけの均一性が存在できる。すなわち、製造工程でアドレスバッファーが互いに近接しているために同じ動作マージンを実質的に持つことができる。ストローブ発生器(430）は実質的にアドレスバッファー(4201、4202、・・・、420n)と同一であれば、アドレスバッファーアレイ(420)に十分に近接しているストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)と実質的に同じ本来の遅延及び動作マージンを持つことができる。
【００１７】
本発明の実施例で、ストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)の本来の遅延と実質的に同じ遅延を有する。例えば、アドレスストローブ信号がストローブ発生器(430)及びアドレスバッファー(4201、4202、・・・、420n)に同時に到達すると、アドレス及びデコーディングストローブはほとんど同時にアドレスデコーダー(440)に到達する。適当なアドレスデコーディングを保証するために、アドレスストローブ信号がストローブされた最後のビットよりすこし遅く到達するのが望ましい。デコーディングストローブの到達時間を合せるために、装置(400）はアドレスストローブ信号がアレイ(420)でのアドレスバッファーの中いずれかの一つに到達する時間よりすこし遅くストローブ発生器(430)に到達するように構成される。したがって、アドレスストローブ(430)及びアドレスバッファー(4201、4202、・・・、420n)はほとんど同じ本来の遅延を持ち、アドレスストローブ信号は最後にストローブ発生器(430)に到達する。以後、アドレスバッファー(4201、4202、・・・、420n)が各アドレスビットをアドレスデコーダー(440)に伝送した後ストローブ発生器がデコーディングストローブをアドレスデコーダー(440)に伝送する。したがって、デコーディングストローブの信号経路がアドレス信号の最も長い信号経路と実質的に同一であれば、デコーディングストローブはアドレスバッファーアレイ(420)からの全てのデータがアドレスデコーダー(440)に到達した後アドレスデコーダー(440)に到達される。アドレスバッファー(4201、4202、・・・、420n)はストローブされたアドレス信号ライン(481、482及び483）を介してアドレスデコーダー(440)にストローブされたアドレスのビットを伝送する。ストローブされたアドレスを伝送するのに最も長い遅延は最も長いストローブされたアドレス信号ライン例えば、アドレスバッファー(421)及びアドレスデコーダー(440)を連結するアドレスストローブ信号ライン(481)で存在する。デコーディングストローブが最後に到達することを保証するために、ストローブ発生器(430）は最も長いアドレスストローブ信号ライン(481)よりもっと長いデコーディングストローブ信号ライン(490)によりアドレスデコーダー(440)に連結することができる。
【００１８】
望ましい実施例で、ストローブ発生器(430）はバッファーアレイ(420）の最外郭アドレスバッファー(4201)に隣接したバッファーアレイ信号ライン(460）の終端に位置される。アドレスストローブ信号がアドレスバッファーよりストローブ発生器でもっと長い距離を移動しなければならないため、アドレスストローブ信号はストローブ発生器(430)で移動するのにさらに長い時間が必要とする。したがって、アドレスストローブ信号はアレイ(420)での全てのアドレスバッファーがアドレスストローブ信号を受信した後ストローブ発生器(430)に最後に到達する。ストローブ発生器(430)が最後にアドレスストローブを受信してアドレスバッファー(4201、4202、・・・、420n)の本来の遅延に匹敵する本来の遅延を有するならば、ストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)各々がアドレスビットをアドレスデコーダー(440)に伝送した後デコーディングストローブを伝送する。すなわち、ストローブ発生器(430)により伝送されたデコーディングストローブ信号がアドレスデコーダー(440）のタイミングマージンを決定する。
【００１９】
図5は本発明の方法の実施例に係るメモリー装置の動作を表すフローチャートである。メモリー装置は図4に図示した類型のデコーディング装置を利用する。方法(500）は段階(551)でアドレス伝達経路と同一であるかまたはアドレス伝達経路よりもっと長いストローブ伝達経路を設定することによって始まる。段階(552)で、図4のバッファー(4201、4202、・・・、420n)のような多数のアドレスバッファーは外部回路からのアドレス信号をバッファーリングする。段階(553)でバッファーコントローラー(410)がアドレスストローブを生成して、段階(554)でアドレスストローブがストローブ発生器(430)に到達すれば、段階(557)でデコーディングストローブを出力する。段階(554)でバッファーコントローラー(410)がアドレスストローブを伝送したがストローブ発生器(430)がアドレスストローブを受信できなかったら段階(555)でアドレスストローブを受信したアドレスバッファー(4201、4202、・・・、420n)が段階(556)で各アドレスビットをアドレスデコーダー(440)に出力できる。段階(558)でデコーディングストローブがアドレスデコーダー(440)に到達すれば、アドレスデコーダー(440)がアドレスをデコーディングする。以後、段階(552)で他のアドレスがバッファーリングできて、前述したような方法はアドレスの個数によって繰り返すことが出きる。
【００２０】
図4のアドレスバッファー及びストローブ発生器のような要素の本来の遅延はこの要素を具現する回路の設計によって決定される。ストローブ発生器の本来の遅延をアドレスバッファーの本来の遅延と整合させる方式が図6及び図7に図示されている。図6は本発明の実施例に係るアドレスバッファー回路をしめす。図7は図6のアドレスバッファーと実質的に同じストローブ発生器を示す。二つの回路は類似した構成及び多くの共通の構成要素を有する。
【００２１】
図6はNMOSトランジスター(622、623及び625)、インバータ(621及び624)、フレチャージ回路(626)及びPMOSトランジスター(627)を含むアドレスバッファー回路(600)を示す。インバータ(621）の入力端は外部回路からのアドレスビットを受信するために構成される。インバータ(621）の出力端はトランジスター(622）のゲートに連結する。トランジスター(622）のソース端は接地に連結する。ここで、一般的に接地は回路の共通ベース電圧に関するものである。トランジスター(622）のドレーン端はトランジスター(623）のソース端に連結する。トランジスター(623）は図4のバッファーコントローラー(410)のような制御信号発生器の出力端に連結したゲート端を有する。インバータ(624）の入力端はノードN1でトランジスター(623）のドレーン端に連結する。インバータの出力端はノードN2でPMOSトランジスター(627）のドレーン端に連結する。PMOSトランジスター(627）のソース端はソース電圧に連結して、PMOSトランジスター(627）のゲートはノードN1でインバータ(624）の出力端に連結する。インバータ(624）の出力はNMOSトランジスター(625）のゲート端に連結する。NMOSトランジスター(625）はノードN3でフレチャージ回路(626)に連結したドレーン端を持つ。ノードN3での電圧はビットのロジック値であるストローブされたアドレスを決定する。したがって、ノードN3は図4のアドレスデコーダー(440)のようなアドレスデコーダーに連結する。
【００２２】
ノードN1及びN2でのロジック値はノードN3に提供されるストローブされたアドレスのビットのロジック値を決定する。実施例で、トランジスター(625）は正常的にターンオフ(turn off)されて、ノードN3はフレチャージ回路(626）の動作により"ハイ(high)"で維持される。トランジスター(625）のターンオフを維持するために、インバータ(624）の出力は"ロー(low)"で維持される。インバータ(624)からの"ロー"出力がPMOSトランジスター(627)をターンオンさせる。トランジスター(627)がターンオンされれば、インバータ(624）の入力は"ハイ"になる。したがって、インバータ(624)及びPMOSトランジスターはトランジスター(622及び623)がターンオフされればN1を"ハイ"に維持させる。ノードN2を"ハイ"に変更し、ノードN3でのストローブされたアドレスビットを"ロー"に変更するためにノードN1は"ロー"になる。インバータ(624）の入力をローにするためにトランジスター(622及び623）はターンオンされる。NMOSトランジスター(622及び623）のゲート端に"ハイ"電圧が認可されれば、NMOSトランジスター(622及び623）はターンオンされる。外部回路からのアドレスビットが"ロー"であるならばインバータ(621)がNMOSトランジスター(625）のゲートに"ハイ"電圧を認可する。アドレスストローブが"ロー"であるならば、ノードN3でのストローブされたアドレスはアドレスビットの値に関係がなく"ハイ"になる。外部回路からのアドレスビットが"ハイ"でありまたアドレスストローブが"ハイ"であるならば、トランジスター(623）がターンオンされてストローブされたアドレスは"ハイ"になる。外部回路からのアドレスビットが"ロー"でありアドレスストローブが"ハイ"であるならば、トランジスター(622及び623)がターンオンされてノードN1すなわち、インバータ(624）の入力を"ロー"にしてノードN2では"ハイ"になる。この時、トランジスター(625）はターンオンされて、ストローブされたアドレスはN3で"ロー"になる。表1は図6のアドレスバッファーの動作を示したものである。
【００２３】
【表１】
【００２４】
図7はストローブ発生器回路(700)を示す。一般的にストローブ発生器(700）はNMOSトランジスター(722、723及び725)、インバータ(724)、フレチャージ回路(726)及びPMOSトランジスター(727)を含む。フレチャージ回路(726）は図6のフレチャージ回路(626)と同様である。ストローブ発生器(726）はアドレスバッファー(600)と類似するよう構成される。だが、ストローブ発生器(700）は図6のアドレスバッファー(600)と相異なる。図のアドレスバッファー(600)でのインバータ(621）はNMOSトランジスター(622）のゲート端に連結するが、図7のストローブ発生器(700)でのトランジスター(722）のゲート端は"ハイ電圧"に連結する。トランジスター(722）は不必要なものと見られるがアドレスバッファー回路(600)でのトランジスター(622）の本来の遅延に相応する本来の遅延を導入する。したがって、アドレスバッファー回路(600)及びストローブ発生器回路(700）の遅延は各回路の構成要素を整合させることによって厳密に整合される。
【００２５】
ストローブ発生器回路(700）の残りはアドレスバッファー回路(600)のようないくつかの特徴を有する。トランジスター(722）のソース端は接地に連結する。トランジスター(722）のドレーン端はトランジスター(723）のソース端に連結する。トランジスター(723）のゲート端はアドレスストローブを受信する。トランジスター(723）のゲート端は図4のバッファーコントローラー(410)のような制御信号発生器の出力端に連結することができる。インバータ(724）の入力端はノードM1でNMOSトランジスター(723）のドレーン端に連結する。インバータ(724）の出力端はノードM2でトランジスター(725）のゲート端に連結する。NMOSトランジスター(725）はノードM3でフレチャージ回路(726)に連結するドレーン端を有し接地に連結するソース端を持つ。PMOSトランジスター(727）はソース電圧に連結したソース端を有しノードM4でNMOSトランジスター(723）のゲートに連結したゲート端を持つ。
【００２６】
ノードM3での電圧はデコーディングストローブのロジック値を決定する。したがって、ノードM3は図4のアドレスデコーダー(440)のようなアドレスデコーダーに連結することができる。ノードM1、M2及びM4は図6でのノードN3の値に対して説明した類似の方式でノードM3で提供されたアドレスストローブのロジック値を決定する。実施例でトランジスター(725）は正常にターンオフされて、ノードM3すなわち、デコーダーストローブはフレチャージ回路(726)により供給された電圧により"ハイ"に維持される。NMOSトランジスター(722及び723）がターンオンされてPMOSトランジスター(727）がターンオフされる時インバータ(724）の入力は"ロー"になる。NMOSトランジスター(722）のゲート端が"ハイ"電圧に連結するために、トランジスター(722）は常にターンオンになる。図7の回路で、ノードM4での"ハイ"アドレスストローブはPMOSトランジスター(727)をターンオフさせてNMOSトランジスター(723)をターンオンさせる。ノードM3でのアドレスストローブが"ハイ"であるならば、トランジスター(723）はターンオンされてノードM1すなわち、インバータ(724）の入力を"ロー"にしてノードM2が"ハイ"になって、ノードM3でデコーディングストローブは"ロー"になる。表2には図7のストローブ発生器回路の動作を示す。
【００２７】
【表２】
【００２８】
たとえば特定実施例ではアドレスバッファー及びストローブ発生の際の回路に対して説明したが、他の構成を持つ回路を提案することは本発明が属する技術分野で通常の知識を有するものであるならば具現可能である。例えば、図6のノードN3でのストローブされたアドレスは正常の状態で"ハイ"になる。適切な変形として、アドレスバッファー回路(600）はノードN3でのストローブされたアドレスが正常の状態で"ロー"になるように構成することができる。また、図6及び図7の回路はCMOS(complementary-metal-oxide semiconductor)トランジスターを有するものと説明できるが、これらの回路は接合トランジスター、SOI(silicon-on-insulator)トランジスター、バイポーラートランジスター、電界効果トランジスター(field effect transistor)、GaAs(Gallium Arsenide)トランジスターなどのような他の形態のトランジスターで選択的に具現することができる。
【００２９】
本発明の装置及び方法の実施例はアドレス信号の最適のデコーディングのために提供される。ストローブ発生器は最後のアドレスバッファーがアドレスストローブを受信する時までデコーディングストローブを伝送できないため、デコーディングの最適化されたタイミングはアドレスバッファー及びストローブ発生器の本来の遅延と関係がなく保証される。本発明の装置及び方法の実施例はRAM(random access memory)、DRAM(dynamic random access memory) またはSRAM(static random access memory)のようなメモリー装置で利用される。
【００３０】
以上で説明した本発明は、本発明が属する技術分野で通常の知識を持ったものにより本発明の技術的思想を抜け出さない範囲内で多様な置換、変形及び変更が可能であるため、前述した実施例及び添付した図面に限定されるものではない。
【００３１】
【発明の効果】
上記のように本発明は、アドレスデコーダーから最も遠く離れたアドレスバッファーのそばにストローブ発生器回路を配置することによってアドレスをデコーディングすることに必要な遅延をバッファーアレイでの遅延と整合させることのできる効果がある。
【図面の簡単な説明】
【図１】従来RAM(random access memory）のブロック図。
【図２】 DRAMのためのメモリーセルアレイの回路図。
【図３】従来のデコーディング装置のブロック図。
【図４】本発明に係るアドレスデコーディング装置の実施例ブロック図。
【図５】本発明に係るアドレス信号デコーディング方法の実施例フローチャート。
【図６】図4のアドレスデコーディング装置に利用されるアドレスバッファー回路の回路図。
【図７】図4のアドレスデコーディング装置に利用されるデコーディング。
【符号の説明】
410 バッファーコントローラー
420 バッファーアレイ
430 ストローブ発生器
440 アドレスデコーダー
【発明が属する技術分野】
本発明は半導体メモリーに関し、特にアドレス入力タイミングを最適化する信号デコーディング装置及びその方法に関するものである。
【０００２】
【従来技術】
メモリー回路はワードライン(またはロー(row))及びビットライン(またはコラム(column)）の交差点に位置される大量のメモリーセルで構成されている。通常メモリーセルは選択されたメモリーセルのアドレスをデコーディングする別途のロー及びコラムデコーダーと共に別途のアレイに配列される。図1は従来RAM(ramdom access memory）の例を表す。このような従来の例で、メモリーアレイ(100）はグローバルコラムデコーダー(102）のサイド(side)に積層される。センス増幅器(104）はメモリーアレイ(100)の間に配置されて二つの隣接メモリーアレイ(100)により共有される。電源が電源パッド(112)からアレイのサイド(side)下に拡張するワイドメタルバス(wide metal bus)に連結する電源バス(110)によりセンス増幅器(104)に供給される。ローデコーダー(106）は各メモリーアレイ(100）の終端に配置される。
【０００３】
メモリーセルの一般的な類型はDRAM(dynamic random access memory)である。図2はDRAMのためのメモリーセル等の通常的なアレイを表す。メモリーセルアレイ(200）は記憶キャパシタ(204)をビットラインに連結するアクセストランジスター(202)を含む。与えられたアレイ内のワードライン(206）は多数のメモリーセル(200）のアクセストランジスターのゲート端子に連結する。特定ワードライン(206i）が選択される場合にワードラインに連結した全てのアクセストランジスター(202)がターンオン(turn on)されてビットライン寄生キャパシタンス(210)及びメモリーセル記憶キャパシタ(204)の間で発生する電荷共有を許容する。図示されてないセンス増幅器はメモリーセルからのビットライン電圧増加または減少を感知して、メモリーセルに貯蔵された最初の電圧によって相補型ビットラインを全ロジックレベル（full logic level)例えば、ロジック"0"に相応するVSS及びロジック"1"に相応するVDDで駆動させる。選択されたコラム(例えば、ビットライン)デコーダーは図1に関する説明で前述したように選択された一対のビットラインを入出力ラインで連結させる。
【０００４】
メモリーセルを選択するために、ロー及びコラムアドレスはアドレスをバッファーリング及びデコーディングするメモリー装置に認可される。図3は従来アドレスデコーディング装置を表す。一般的に装置(300）はアドレスデコーダー(340)に連結した多数のアドレスバッファー(3201、3202、・・・、320n)を有するバッファーアレイ(320)及び信号ライン(360)により多数のアドレスバッファー(3201、3202、・・・、320n)に連結したバッファーコントローラー(310)を含む。バッファーコントローラー(310）はアドレスをアドレスバッファー(3201、3202、・・・、320n)にストローブさせるライン(360)でアドレスストローブ信号を発生させる。また、アドレスバッファー(3201、3202、・・・、320n)の出力はアドレスデコーダー(340)に認可される。アドレスデコーダー(340)がアドレス信号を效果的にデコーディングする前に全てのアドレスバッファー(3201、3202、・・・、320n)の出力を受信しなければならないためデコーディング動作のタイミングを制御することは重要である。これはアドレスバッファー(3201、3202、・・・、320n)の出力端及びアドレスデコーダー(340）の入力端間の多様な距離によって、アドレスバッファー(3201、3202、・・・、320n)の出力端でラッチされたアドレス信号が相異なるRCを持ってデコーダーの入力端に到達する。したがって、アドレスデコーダー(340）は全てのアドレス信号がアドレスデコーダー(340)に到達されることを保証する時までイネーブルされてはいけない。
【０００５】
図3の従来装置は例えば、一連のインバータ(370)を持ってバッファーコントローラーからアドレスデコーダーに伝送されるイネーブルまたはストローブ信号を遅延させることによって多様なRC遅延を補償させる。最外郭バッファー(320）の出力がアドレスデコーダー(340）の入力端に到達する前に充分な時間が経過されるよう保証するために、一連のインバータ(370)により負担された遅延が十分に長くなるようインバータの個数及びサイズが注意深く選択される。すなわち、デコーダーイネーブル信号はアドレスストローブ信号の遅延されたバージョン(delayed version)であり、ここで遅延は相互連結ライン(360）のRC遅延、アドレスバッファー(320)を介した遅延、最も長い相互連結ラインを介したRC遅延及び小さなマージン(margin）の和と同一である。結論的に、従来技術でインバータでの遅延は公知された遅延範囲の上限値と同一に選択される。すなわち、一連のインバータ(370）はアドレスデコーダー(340)に伝送されるアドレスストローブを遅延させるために設計された。このような場合には高速メモリー装置の速度を不必要に減少させる。したがって、従来にはアドレスデコーディングの速度を最適化するデコーディング方式が必要である。
【０００６】
【発明が解決しようとする技術的課題】
上記のような問題点を解決するために案出された本発明は、アドレス入力タイミングを最適化してアドレスをデコーディングするための装置及びその方法を提供することにその目的がある。
【０００７】
上記目的を達成するためになされた本発明による信号デコーディング装置は、アドレス信号をデコーディングするための装置において、第1制御信号に応答してアドレス信号をバッファーリングするためのアドレスバッファーアレイと、上記アドレスバッファーアレイに連結して上記第1制御信号を発生させるための第1制御信号発生器と、上記アドレスバッファーアレイに連結して第2制御信号に応答して上記バッファーリングされたアドレス信号をデコーディングするためのアドレスデコーダーと、上記アドレスデコーダー及び上記第1制御信号発生器に連結して上記第1制御信号に応答して上記第2制御信号を発生させるための第2制御信号発生器とを含み、ここで上記第2制御信号発生器は上記アドレスバッファーと実質的に同じ遅延を表すために設計され、
上記第2制御信号発生器は、上記アドレスバッファーアレイでの各アドレスバッファーと実質的に同じ回路と、上記回路に連結して最外郭アドレスバッファーに連結する入出力ラインと実質的に同じ入出力ラインとを含み、
ここで上記第2制御信号発生器は上記最外郭バッファーに隣接する位置に位置されることを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による信号デコーディング装置は、信号をデコーディングするための装置において、第1制御信号に応答して信号をバッファーリングするためのアドレスバッファーアレイと、上記アドレスバッファーアレイに連結して上記第1制御信号を発生させるための第1制御信号発生器と、上記バッファーアレイに連結して第2制御信号に 応答して上記バッファーリングされた信号をデコーディングするためのアドレスデコーダーと、上記アドレスデコーダー及び上記第1制御信号発生器に連結して上記第1制御信号に応答して上記第2制御信号を発生させるための第2制御信号発生器と、を含み、ここで上記第2制御信号発生器は上記バッファーと実質的に同じ遅延を表すために設計され、
上記第2制御信号発生器は、上記バッファーアレイでの各バッファーと実質的に同じ回路と、上記回路に連結して最外郭バッファーに連結される入出力ラインと実質的に同じ入出力ラインと、を含み、
ここで上記第2制御信号発生器は上記最外郭バッファーに隣接する位置に位置されることを特徴とする。
【０００９】
また上記目的を達成するためになされた本発明による信号デコーディング方法は、アドレス信号をデコーディングするための方法において、第1制御信号に応答してアドレスバッファーアレイでアドレス信号をバッファーリングする段階と、上記アドレスバッファーアレイを制御する上記第1制御信号を発生させる段階と、アドレスバッファーの信号伝達特性を利用してアドレスデコーダーの入力タイミングマージン(maging)を決定する上記第1制御信号を遅延させることによって第2制御信号を発生させる段階と、上記第2制御信号に応答して上記アドレスデコーダーを介して上記バッファーリングされたアドレス信号をデコーディングする段階と、を含み、
上記第2制御信号は、上記アドレスバッファーアレイでの最外郭アドレスバッファーに近く位置した制御信号発生器により発生されることを特徴とする。
【００１０】
また上記目的を達成するためになされた本発明による信号デコーディング方法は、充分な動作マージンを持って信号をデコーディングするための方法において、第1制御信号に応答してバッファーアレイで信号をバッファーリングする段階と、バッファーアレイの信号伝達特性を利用してデコーディング手段の入力タイミングマージンを決定する上記第1制御信号を遅延させることによって第2制御信号を発生させる段階と、上記第2制御信号に応答して上記デコーディング手段を通じて上記バッファーリングされた信号をデコーディングする段階と、を含み、
上記第2制御信号は、上記バッファーアレイでの最外郭バッファーに近く位置した制御信号発生器により発生されることを特徴とする。
【００１１】
アドレスデコーディング装置はアドレスバッファーアレイ、アドレスバッファーアレイに連結した第1制御信号発生器、アドレスバッファーアレイに連結したアドレスデコーダー、及びアドレスデコーダーと第1制御信号発生器に連結したアドレスデコーダーを含む。アドレスバッファーアレイは第1制御信号発生器からの第1制御信号に応答してアドレス信号をバッファーリングする。第2制御信号発生器は第1制御信号に応答して第2制御信号を発生させる。アドレスデコーダーは第2制御信号に応答してバッファーリングされたアドレス信号をデコーディングする。
【００１２】
第2制御信号及びバッファーリングされたアドレス信号のデコーダーの到達時間を正確に合せるために、第2制御信号発生器はひとつまたはそれ以上のアドレスバッファーのようなひとつまたはその以上の信号伝達特性を有する。実施例で、第2制御信号発生器はアドレスバッファーアレイでのアドレスバッファーよりさらに長い信号伝達遅延を有する。例えば、第2制御信号発生器はアドレスバッファーの中いずれかひとつを第1制御信号発生器と連結する最も長い信号経路よりさらに長い信号経路により第1制御信号発生器に連結することができる。
【００１３】
第2制御信号発生器はアドレスバッファーアレイでの各アドレスバッファーと実質的に同じ回路を含む。また、その回路に連結される入出力ラインは第2制御信号発生器と隣接する最外郭アドレスバッファーに連結する入出力ラインと実質的に同一である。
【００１４】
アドレス信号をデコーディングするための方法は第1制御信号に応答してバッファーアレイでアドレス信号をバッファーリングすることを含む。第2制御信号発生器はバッファーアレイの信号伝達特性を利用して第1制御信号を遅延させることによって第2制御信号を発生させる。したがって、第2制御信号はアドレスデコーダーの入力タイミングマージンを決定する。また、アドレスデコーダーは第2制御信号に応答してバッファーリングされたアドレス信号をデコーディングする。
【００１５】
本発明の多様な実施例は不必要な遅延を導入しなくてデコーディングストローブをアドレスデコーダーで伝送するためにストローブ発生器を利用する。全てのアドレスバッファーがアドレスストローブを受信した後、ストローブ発生器がバッファーコントローラーからのアドレスストローブを受信するようにデコーディング装置内に位置される。望ましい実施例ではアドレスデコーダーから最も遠く離れたアドレスバッファーのそばにストローブ発生器回路を配置することによってなされる。通常的に、ストローブ発生器はバッファーコントローラーからバッファーアレイでのアドレスバッファーでアドレスストローブを運搬する相互連結ラインの終端に連結する。充分な動作マージンを保証するために、ストローブ発生器はアドレスバッファーのような遅延特性を有する。アドレスバッファー及びストローブ発生器の遅延特性はアドレスバッファー及びストローブ発生器全てに対して実質的に同じ回路設計を利用することによって厳密に整合されることができる。
【００１６】
図4は本発明の実施例に係るデコーディング装置を表す。一般的に装置(400）はアドレスデコーダー(440)に連結する多数のアドレスバッファー(4201、4202、・・・、420n)を有するバッファーアレイ(420)及び信号ライン(460)によりアドレスバッファー(4201、4202、・・・、420n)に連結するバッファーコントローラー(410)を含む。また、装置(400）は例えば、信号ライン(460)に連結するストローブ発生器(430)を含む。また、ストローブ発生器(430）の出力端はアドレスデコーダー(440)に連結する。アレイ(420)でのバッファーはアドレスライン(450）を介してアドレス信号を受信する。入力アドレスはライン(460)でアドレスストローブ信号によりバッファー(4201、4202、・・・、420n)にストローブされる。一旦ストローブ発生器(430)がアドレスストローブ信号を受信すれば、アドレスデコーダー(440)にデコーディングストローブ信号を伝送する。デコーディングストローブ信号はアドレスバッファー(4201、4202、・・・、420n)からのストローブされたアドレスをデコーディングするアドレスデコーダー(440)に伝送する。各バッファーがアドレスストローブを受信した後にストローブされたアドレスの各バッファーのビットを伝送するようにアドレスバッファー(4201、4202、・・・、420n)各々の動作で本来の遅延が通常的に存在する。多数のウェーハ内にウェーハとウェーハ間のまたは与えられたウェーハ内のダイとダイ間の遅延量で考慮するだけの変化が存在し得る。だが、アドレスバッファーが実質的に全部同一に設計されれば、同じアレイ内部及び同じダイ上部に存在するアドレスバッファー間の遅延量で考慮するだけの均一性が存在できる。すなわち、製造工程でアドレスバッファーが互いに近接しているために同じ動作マージンを実質的に持つことができる。ストローブ発生器(430）は実質的にアドレスバッファー(4201、4202、・・・、420n)と同一であれば、アドレスバッファーアレイ(420)に十分に近接しているストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)と実質的に同じ本来の遅延及び動作マージンを持つことができる。
【００１７】
本発明の実施例で、ストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)の本来の遅延と実質的に同じ遅延を有する。例えば、アドレスストローブ信号がストローブ発生器(430)及びアドレスバッファー(4201、4202、・・・、420n)に同時に到達すると、アドレス及びデコーディングストローブはほとんど同時にアドレスデコーダー(440)に到達する。適当なアドレスデコーディングを保証するために、アドレスストローブ信号がストローブされた最後のビットよりすこし遅く到達するのが望ましい。デコーディングストローブの到達時間を合せるために、装置(400）はアドレスストローブ信号がアレイ(420)でのアドレスバッファーの中いずれかの一つに到達する時間よりすこし遅くストローブ発生器(430)に到達するように構成される。したがって、アドレスストローブ(430)及びアドレスバッファー(4201、4202、・・・、420n)はほとんど同じ本来の遅延を持ち、アドレスストローブ信号は最後にストローブ発生器(430)に到達する。以後、アドレスバッファー(4201、4202、・・・、420n)が各アドレスビットをアドレスデコーダー(440)に伝送した後ストローブ発生器がデコーディングストローブをアドレスデコーダー(440)に伝送する。したがって、デコーディングストローブの信号経路がアドレス信号の最も長い信号経路と実質的に同一であれば、デコーディングストローブはアドレスバッファーアレイ(420)からの全てのデータがアドレスデコーダー(440)に到達した後アドレスデコーダー(440)に到達される。アドレスバッファー(4201、4202、・・・、420n)はストローブされたアドレス信号ライン(481、482及び483）を介してアドレスデコーダー(440)にストローブされたアドレスのビットを伝送する。ストローブされたアドレスを伝送するのに最も長い遅延は最も長いストローブされたアドレス信号ライン例えば、アドレスバッファー(421)及びアドレスデコーダー(440)を連結するアドレスストローブ信号ライン(481)で存在する。デコーディングストローブが最後に到達することを保証するために、ストローブ発生器(430）は最も長いアドレスストローブ信号ライン(481)よりもっと長いデコーディングストローブ信号ライン(490)によりアドレスデコーダー(440)に連結することができる。
【００１８】
望ましい実施例で、ストローブ発生器(430）はバッファーアレイ(420）の最外郭アドレスバッファー(4201)に隣接したバッファーアレイ信号ライン(460）の終端に位置される。アドレスストローブ信号がアドレスバッファーよりストローブ発生器でもっと長い距離を移動しなければならないため、アドレスストローブ信号はストローブ発生器(430)で移動するのにさらに長い時間が必要とする。したがって、アドレスストローブ信号はアレイ(420)での全てのアドレスバッファーがアドレスストローブ信号を受信した後ストローブ発生器(430)に最後に到達する。ストローブ発生器(430)が最後にアドレスストローブを受信してアドレスバッファー(4201、4202、・・・、420n)の本来の遅延に匹敵する本来の遅延を有するならば、ストローブ発生器(430）はアドレスバッファー(4201、4202、・・・、420n)各々がアドレスビットをアドレスデコーダー(440)に伝送した後デコーディングストローブを伝送する。すなわち、ストローブ発生器(430)により伝送されたデコーディングストローブ信号がアドレスデコーダー(440）のタイミングマージンを決定する。
【００１９】
図5は本発明の方法の実施例に係るメモリー装置の動作を表すフローチャートである。メモリー装置は図4に図示した類型のデコーディング装置を利用する。方法(500）は段階(551)でアドレス伝達経路と同一であるかまたはアドレス伝達経路よりもっと長いストローブ伝達経路を設定することによって始まる。段階(552)で、図4のバッファー(4201、4202、・・・、420n)のような多数のアドレスバッファーは外部回路からのアドレス信号をバッファーリングする。段階(553)でバッファーコントローラー(410)がアドレスストローブを生成して、段階(554)でアドレスストローブがストローブ発生器(430)に到達すれば、段階(557)でデコーディングストローブを出力する。段階(554)でバッファーコントローラー(410)がアドレスストローブを伝送したがストローブ発生器(430)がアドレスストローブを受信できなかったら段階(555)でアドレスストローブを受信したアドレスバッファー(4201、4202、・・・、420n)が段階(556)で各アドレスビットをアドレスデコーダー(440)に出力できる。段階(558)でデコーディングストローブがアドレスデコーダー(440)に到達すれば、アドレスデコーダー(440)がアドレスをデコーディングする。以後、段階(552)で他のアドレスがバッファーリングできて、前述したような方法はアドレスの個数によって繰り返すことが出きる。
【００２０】
図4のアドレスバッファー及びストローブ発生器のような要素の本来の遅延はこの要素を具現する回路の設計によって決定される。ストローブ発生器の本来の遅延をアドレスバッファーの本来の遅延と整合させる方式が図6及び図7に図示されている。図6は本発明の実施例に係るアドレスバッファー回路をしめす。図7は図6のアドレスバッファーと実質的に同じストローブ発生器を示す。二つの回路は類似した構成及び多くの共通の構成要素を有する。
【００２１】
図6はNMOSトランジスター(622、623及び625)、インバータ(621及び624)、フレチャージ回路(626)及びPMOSトランジスター(627)を含むアドレスバッファー回路(600)を示す。インバータ(621）の入力端は外部回路からのアドレスビットを受信するために構成される。インバータ(621）の出力端はトランジスター(622）のゲートに連結する。トランジスター(622）のソース端は接地に連結する。ここで、一般的に接地は回路の共通ベース電圧に関するものである。トランジスター(622）のドレーン端はトランジスター(623）のソース端に連結する。トランジスター(623）は図4のバッファーコントローラー(410)のような制御信号発生器の出力端に連結したゲート端を有する。インバータ(624）の入力端はノードN1でトランジスター(623）のドレーン端に連結する。インバータの出力端はノードN2でPMOSトランジスター(627）のドレーン端に連結する。PMOSトランジスター(627）のソース端はソース電圧に連結して、PMOSトランジスター(627）のゲートはノードN1でインバータ(624）の出力端に連結する。インバータ(624）の出力はNMOSトランジスター(625）のゲート端に連結する。NMOSトランジスター(625）はノードN3でフレチャージ回路(626)に連結したドレーン端を持つ。ノードN3での電圧はビットのロジック値であるストローブされたアドレスを決定する。したがって、ノードN3は図4のアドレスデコーダー(440)のようなアドレスデコーダーに連結する。
【００２２】
ノードN1及びN2でのロジック値はノードN3に提供されるストローブされたアドレスのビットのロジック値を決定する。実施例で、トランジスター(625）は正常的にターンオフ(turn off)されて、ノードN3はフレチャージ回路(626）の動作により"ハイ(high)"で維持される。トランジスター(625）のターンオフを維持するために、インバータ(624）の出力は"ロー(low)"で維持される。インバータ(624)からの"ロー"出力がPMOSトランジスター(627)をターンオンさせる。トランジスター(627)がターンオンされれば、インバータ(624）の入力は"ハイ"になる。したがって、インバータ(624)及びPMOSトランジスターはトランジスター(622及び623)がターンオフされればN1を"ハイ"に維持させる。ノードN2を"ハイ"に変更し、ノードN3でのストローブされたアドレスビットを"ロー"に変更するためにノードN1は"ロー"になる。インバータ(624）の入力をローにするためにトランジスター(622及び623）はターンオンされる。NMOSトランジスター(622及び623）のゲート端に"ハイ"電圧が認可されれば、NMOSトランジスター(622及び623）はターンオンされる。外部回路からのアドレスビットが"ロー"であるならばインバータ(621)がNMOSトランジスター(625）のゲートに"ハイ"電圧を認可する。アドレスストローブが"ロー"であるならば、ノードN3でのストローブされたアドレスはアドレスビットの値に関係がなく"ハイ"になる。外部回路からのアドレスビットが"ハイ"でありまたアドレスストローブが"ハイ"であるならば、トランジスター(623）がターンオンされてストローブされたアドレスは"ハイ"になる。外部回路からのアドレスビットが"ロー"でありアドレスストローブが"ハイ"であるならば、トランジスター(622及び623)がターンオンされてノードN1すなわち、インバータ(624）の入力を"ロー"にしてノードN2では"ハイ"になる。この時、トランジスター(625）はターンオンされて、ストローブされたアドレスはN3で"ロー"になる。表1は図6のアドレスバッファーの動作を示したものである。
【００２３】
【表１】
図7はストローブ発生器回路(700)を示す。一般的にストローブ発生器(700）はNMOSトランジスター(722、723及び725)、インバータ(724)、フレチャージ回路(726)及びPMOSトランジスター(727)を含む。フレチャージ回路(726）は図6のフレチャージ回路(626)と同様である。ストローブ発生器(726）はアドレスバッファー(600)と類似するよう構成される。だが、ストローブ発生器(700）は図6のアドレスバッファー(600)と相異なる。図のアドレスバッファー(600)でのインバータ(621）はNMOSトランジスター(622）のゲート端に連結するが、図7のストローブ発生器(700)でのトランジスター(722）のゲート端は"ハイ電圧"に連結する。トランジスター(722）は不必要なものと見られるがアドレスバッファー回路(600)でのトランジスター(622）の本来の遅延に相応する本来の遅延を導入する。したがって、アドレスバッファー回路(600)及びストローブ発生器回路(700）の遅延は各回路の構成要素を整合させることによって厳密に整合される。
【００２５】
ストローブ発生器回路(700）の残りはアドレスバッファー回路(600)のようないくつかの特徴を有する。トランジスター(722）のソース端は接地に連結する。トランジスター(722）のドレーン端はトランジスター(723）のソース端に連結する。トランジスター(723）のゲート端はアドレスストローブを受信する。トランジスター(723）のゲート端は図4のバッファーコントローラー(410)のような制御信号発生器の出力端に連結することができる。インバータ(724）の入力端はノードM1でNMOSトランジスター(723）のドレーン端に連結する。インバータ(724）の出力端はノードM2でトランジスター(725）のゲート端に連結する。NMOSトランジスター(725）はノードM3でフレチャージ回路(726)に連結するドレーン端を有し接地に連結するソース端を持つ。PMOSトランジスター(727）はソース電圧に連結したソース端を有しノードM4でNMOSトランジスター(723）のゲートに連結したゲート端を持つ。
【００２６】
ノードM3での電圧はデコーディングストローブのロジック値を決定する。したがって、ノードM3は図4のアドレスデコーダー(440)のようなアドレスデコーダーに連結することができる。ノードM1、M2及びM4は図6でのノードN3の値に対して説明した類似の方式でノードM3で提供されたアドレスストローブのロジック値を決定する。実施例でトランジスター(725）は正常にターンオフされて、ノードM3すなわち、デコーダーストローブはフレチャージ回路(726)により供給された電圧により"ハイ"に維持される。NMOSトランジスター(722及び723）がターンオンされてPMOSトランジスター(727）がターンオフされる時インバータ(724）の入力は"ロー"になる。NMOSトランジスター(722）のゲート端が"ハイ"電圧に連結するために、トランジスター(722）は常にターンオンになる。図7の回路で、ノードM4での"ハイ"アドレスストローブはPMOSトランジスター(727)をターンオフさせてNMOSトランジスター(723)をターンオンさせる。ノードM3でのアドレスストローブが"ハイ"であるならば、トランジスター(723）はターンオンされてノードM1すなわち、インバータ(724）の入力を"ロー"にしてノードM2が"ハイ"になって、ノードM3でデコーディングストローブは"ロー"になる。表2には図7のストローブ発生器回路の動作を示す。
【００２７】
【表２】
たとえば特定実施例ではアドレスバッファー及びストローブ発生の際の回路に対して説明したが、他の構成を持つ回路を提案することは本発明が属する技術分野で通常の知識を有するものであるならば具現可能である。例えば、図6のノードN3でのストローブされたアドレスは正常の状態で"ハイ"になる。適切な変形として、アドレスバッファー回路(600）はノードN3でのストローブされたアドレスが正常の状態で"ロー"になるように構成することができる。また、図6及び図7の回路はCMOS(complementary-metal-oxide semiconductor)トランジスターを有するものと説明できるが、これらの回路は接合トランジスター、SOI(silicon-on-insulator)トランジスター、バイポーラートランジスター、電界効果トランジスター(field effect transistor)、GaAs(Gallium Arsenide)トランジスターなどのような他の形態のトランジスターで選択的に具現することができる。
【００２９】
本発明の装置及び方法の実施例はアドレス信号の最適のデコーディングのために提供される。ストローブ発生器は最後のアドレスバッファーがアドレスストローブを受信する時までデコーディングストローブを伝送できないため、デコーディングの最適化されたタイミングはアドレスバッファー及びストローブ発生器の本来の遅延と関係がなく保証される。本発明の装置及び方法の実施例はRAM(random access memory)、DRAM(dynamic random access memory) またはSRAM(static random access memory)のようなメモリー装置で利用される。
【００３０】
以上で説明した本発明は、本発明が属する技術分野で通常の知識を持ったものにより本発明の技術的思想を抜け出さない範囲内で多様な置換、変形及び変更が可能であるため、前述した実施例及び添付した図面に限定されるものではない。
【００３１】
【発明の効果】
上記のように本発明は、アドレスデコーダーから最も遠く離れたアドレスバッファーのそばにストローブ発生器回路を配置することによってアドレスをデコーディングすることに必要な遅延をバッファーアレイでの遅延と整合させることのできる効果がある。
【図面の簡単な説明】
【図１】従来RAM(random access memory）のブロック図。
【図２】 DRAMのためのメモリーセルアレイの回路図。
【図３】従来のデコーディング装置のブロック図。
【図４】本発明に係るアドレスデコーディング装置の実施例ブロック図。
【図５】本発明に係るアドレス信号デコーディング方法の実施例フローチャート。
【図６】図4のアドレスデコーディング装置に利用されるアドレスバッファー回路の回路図。
【図７】図4のアドレスデコーディング装置に利用されるデコーディング。
【符号の説明】
410 バッファーコントローラー
420 バッファーアレイ
430 ストローブ発生器
440 アドレスデコーダー
Claims (16)
- アドレス信号をデコーディングするための装置において、
第１制御信号に応答してアドレス信号をバッファーリングするためのアドレスバッファーアレイと、
上記アドレスバッファーアレイに連結して上記第１制御信号を発生させるための第１制御信号発生器と、
上記アドレスバッファーアレイに連結して第２制御信号に応答して上記バッファーリングされたアドレス信号をデコーディングするためのアドレスデコーダーと、
上記アドレスデコーダー及び上記第１制御信号発生器に連結して上記第１制御信号に応答して上記第２制御信号を発生させるための第２制御信号発生器とを含み、
ここで上記第２制御信号発生器は上記アドレスバッファーと実質的に同じ遅延を表すために設計され、
上記第２制御信号発生器は、上記アドレスバッファーアレイでの各アドレスバッファーと実質的に同じ回路と、上記回路に連結して最外郭アドレスバッファーに連結する入出力ラインと実質的に同じ入出力ラインとを含み、ここで上記第２制御信号発生器は上記最外郭バッファーに隣接する位置に位置することを特徴とする信号デコーディング装置。 - 上記第２制御信号発生器は、上記アドレスバッファーアレイでのひとつまたはそれ以上のアドレスバッファーのようなひとつまたはそれ以上の信号伝達特性を有することを特徴とする請求項１記載の信号デコーディング装置。
- 上記第２制御信号発生器は、上記アドレスバッファーアレイでのいずれかのアドレスバッファーよりさらに長い信号伝達遅延を有するために構成されることを特徴とする請求項１記載の信号デコーディング装置。
- 上記第２制御信号発生器は信号経路により第１制御信号発生器に連結し、上記信号経路はアドレスバッファーの中いずれかのひとつを上記第１制御信号発生器を連結させる最も長い信号経路よりさらに長いことを特徴とする請求項３記載の信号デコーディング装置。
- 上記各アドレスバッファーは、外部回路からの上記アドレス信号を受信するための第１インバータと、上記第１インバータの出力端に連結するゲート端及び接地に連結するソース端を有する第１トランジスターと、
上記第１制御信号発生器の出力端に連結するゲート端及び上記第１トランジスターのドレーン端に連結するソース端を有する第２トランジスターと、
上記第２トランジスターのドレーン端に連結する 第２インバータと、
上記第２インバータの出力端に連結するゲート端、上記接地に連結するソース端及び上記アドレスデコーダーに連結するドレーン端を有する第３トランジスターと、を含み、
上記第１トランジスターと上記第２トランジスターがオフのとき上記第２トランジスターのドレーン端はハイになり、上記第３トランジスターがオフのとき上記第３トランジスターのドレーン端はハイになることを特徴とする請求項１記載の信号デコーディング装置。 - 上記第２制御信号発生器は、ハイ（ｈｉｇｈ）レベル信号を受信するために連結するゲート端及び接地に連結するソース端を有する第４トランジスターと、
上記第１制御信号発生器の出力端に連結するゲート端及び上記第４トランジスターのドレーン端に連結するソース端を有する第５トランジスターと、
上記第５トランジスターのドレーン端に第３インバータを経由して連結するゲート端を有する第６トランジスターと、を含み、
上記第４トランジスターと上記第５トランジスターがオフのとき上記第５トランジスターのドレーン端はハイになり、上記第６トランジスターがオフのとき上記第６トランジスターのドレーン端はハイになり、
上記第６トランジスターは上記第２インバータの出力端に連結するゲート端、第３インバータの出力端、接地に連結するソース端、フレチャージ回路に連結するドレーン端を有することを特徴とする請求項１記載の信号デコーディング装置。 - 信号をデコーディングするための装置において、
第１制御信号に応答して信号をバッファーリングするためのアドレスバッファーアレイと、
上記アドレスバッファーアレイに連結して上記第１制御信号を発生させるための第１制御信号発生器と、
上記バッファーアレイに連結して第２制御信号に 応答して上記バッファーリングされた信号をデコーディングするためのアドレスデコーダーと、
上記アドレスデコーダー及び上記第１制御信号発生器に連結して上記第１制御信号に応答して上記第２制御信号を発生させるための第２制御信号発生器と、を含み、
ここで上記第２制御信号発生器は上記バッファーと実質的に同じ遅延を表すために設計され、
上記第２制御信号発生器は、上記バッファーアレイでの各バッファーと実質的に同じ回路と、上記回路に連結して最外郭バッファーに連結される入出力ラインと実質的に同じ入出力ラインと、を含み、
ここで上記第２制御信号発生器は上記最外郭バッファーに隣接する位置に位置されることを特徴とする信号デコーディング装置。 - 上記第２制御信号発生器は、
上記バッファーアレイでのひとつまたはその以上のバッファーのようなひとつまたはそれ以上の信号伝達特性を有することを特徴とする請求項７記載の信号デコーディング装置。 - 上記第２制御信号発生器は、
上記バッファーアレイでのいずれかのバッファーよりさらに長い信号伝達遅延を有するために構成されることを特徴とする請求項７記載の信号デコーディング装置。 - 上記第２制御信号発生器は信号経路により第１制御信号発生器に連結して、上記信号経路はバッファーの中いずれかのひとつを上記第１制御信号発生器を連結させる最も長い信号経路よりさらに長いことを特徴とする請求項９記載の信号デコーディング装置。
- アドレス信号をデコーディングするための方法において、
第１制御信号に応答してアドレスバッファーアレイでアドレス信号をバッファーリングする段階と、
上記アドレスバッファーアレイを制御する上記第１制御信号を発生させる段階と、
アドレスバッファーの信号伝達特性を利用してアドレスデコーダーの入力タイミングマージン（ｍａｇｉｎｇ）を決定する上記第１制御信号を遅延させることによって第２制御信号を発生させる段階と、
上記第２制御信号に応答して上記アドレスデコーダーを介して上記バッファーリングされたアドレス信号をデコーディングする段階と、を含み、
上記第２制御信号は、
上記アドレスバッファーアレイでの最外郭アドレスバッファーに近く位置した制御信号発生器により発生されることを特徴とする信号デコーディング方法。 - 上記最外郭アドレスバッファーは、
上記アドレスデコーダーに対して最も長い信号伝達ラインを有することを特徴とする請求項１１に記載の信号デコーディング方法。 - 上記制御信号発生器は、
上記最外郭アドレスバッファーと実質的に同じ伝達遅延特性を有することを特徴とする請求項１２に記載の信号デコーディング方法。 - 充分な動作マージンを持って信号をデコーディングするための方法において、
第１制御信号に応答してバッファーアレイで信号をバッファーリングする段階と、
バッファーアレイの信号伝達特性を利用してデコーディング手段の入力タイミングマージンを決定する上記第１制御信号を遅延させることによって第２制御信号を発生させる段階と、
上記第２制御信号に応答して上記デコーディング手段を通じて上記バッファーリングされた信号をデコーディングする段階と、を含み、
上記第２制御信号は、
上記バッファーアレイでの最外郭バッファーに近く位置した制御信号発生器により発生されることを特徴とする信号デコーディング方法。 - 上記遅延は、
上記制御信号発生手段及びデコーディング手段間の信号伝達長さに従属することを特徴とする請求項１４に記載の信号デコーディング方法。 - 上記制御信号発生手段は、
上記最外郭バッファーと実質的に同じ伝達遅延特性を有することを特徴とする請求項１５に記載の信号デコーディング方法。
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