KR100250755B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 파워 온시 발생하는 리셋 신호를 이용하여 제1 및 제2제어신호를 발생시키기 위한 파워 온 리셋 회로와, 상기 제1 및 제2제어신호를 이용하여 지연된 제3 및 제4제어신호를 발생시키기 위한 지연 회로와, 상기 제3제어신호를 이용하여 지연된 제5제어신호를 발생시키기 위한 게이트 전압 제어 회로와, 상기 제4제어신호에 따라 일정한 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 상기 제1 및 제2제어신호에 의해 초기화된 상기 제5제어신호 및 기준 전압에 의해 퓨즈 셀에 저장된 데이터를 래치시키기 위한 퓨즈 셀 센싱 및 래치 회로와, 상기 퓨즈 셀 센싱 및 래치 회로의 출력 신호와 노말 어드레스를 비교하여 리던던시 어드레스를 발생시키기 위한 어드레스 비교 회로로 구성되어 읽기(read) 동작시 흐르는 전류를 감소시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 파워 온(power on)시 퓨즈 셀들을 읽어 래치하도록 함으로써, 읽기(read) 동작시 전류를 감소시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 스택 게이트(stack gate) 플래쉬 메모리 셀의 프로그램/소거/읽기 동작의 바이어스 조건은 [표 1]과 같다.
[표 1]
불량 셀을 리페어하기 위해서는 불량 셀의 어드레스를 저장하는 퓨즈 셀을 필요로 한다.
도 1은 U.S. Patent No. 5,200,922에 공개한 종래의 리페어 회로이다.
이러한 종래의 리페어 회로는 칩 선택 신호에 의해 퓨즈 셀의 상태를 확인함으로써, 칩 선택 신호가 인에이블된 후 퓨즈 셀을 확인하는 시간이 필요하게 되어 칩 인에이블 엑세스 시간이 지연되는 단점이 있다. 또한, 셀의 센싱이 칩 선택신호에 의해 이루어지므로 센싱시의 순간 전압이 읽기 동작 전압을 증가시키게 되는 단점이 있다.
따라서, 본 발명은 파워 온(power on)시 퓨즈 셀들을 읽어 래치하도록 함으로써, 읽기(read) 동작시 전류 증가를 감소시킬 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 파워 온시 발생하는 리셋 신호를 이용하여 제1 및 제2제어신호를 발생시키기 위한 파워 온 리셋 회로와, 상기 제1 및 제2제어신호를 이용하여 지연된 제3 및 제4제어신호를 발생시키기 위한 지연 회로와, 상기 제3제어신호를 이용하여 지연된 제5제어신호를 발생시키기 위한 게이트 전압 제어 회로와, 상기 제4제어신호에 따라 일정한 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 상기 제1 및 제2제어신호에 의해 초기화된 상기 제5제어신호 및 기준 전압에 의해 퓨즈 셀에 저장된 데이터를 래치시키기 위한 퓨즈 셀 센싱 래치 회로와, 상기 퓨즈 셀 센싱 및 래치 회로의 출력 신호와 노말 어드레스를 비교하여 리던던시 어드레스를 발생시키기 위한 어드레스 비교 회로로 구성된 것을 특징으로 한다.
도1은 종래의 플래쉬 메모리 장치도.
도2는 본 발명에 따른 플래쉬 메모리셀의 리페어 동작을 설명하기 위해 도시한 블럭도.
도3은 도2의 상세한 회로도.
도4는 도3의 각 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 파워 온 리셋 2 : 기준전압 발생회로
3 : 게이트 전압 제어회로 4 : 퓨즈 셀 센싱 및 래치회로
5 : 어드레스 비교회로 6 : 지연회로
7 : 퓨즈 셀
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 리페어 동작을 설명하기 위해 도시한 블록도로서, 다음과 같이 구성된다.
파워 온(Power on)시 리셋(reset) 펄스를 발생시키는 파워 온 리셋 회로(1)와, 상기 파워 온 리셋 회로(1)의 출력을 입력으로 하여 비트라인 전압을 제어하기 위한 기준 전압 발생 회로(2)와, 상기 파워 온 리셋 회로(1)의 출력을 입력으로 하여 셀 게이트 전압을 퓨즈 셀 센싱시에만 턴온시키는 게이트 전압 제어 회로(3)와, 상기 기준 전압 발생 회로(2) 및 게이트 전압 제어 회로(3)의 출력에 따라 셀을 센싱하여 래치하도록 하는 퓨즈 셀 센싱 및 래치 회로(4)와, 상기 래치된 데이터 및 노말 어드레스를 비교하여 리페어 어드레스를 출력하도록 하는 어드레스 비교 회로(5)로 구성된다.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 상세 회로도이고, 도 4는 각 입출력 파형을 도시한 것으로, 이들을 이용하여 상세히 설명하면 다음과 같다.
파워 온 리셋 회로(1)는 제1PMOS 트랜지스터(P1), 제1캐패시터(C1), 제1NMOS 트랜지스터(N1), 제1 및 제2인버터(A1 및 A2)로 구성된다. 파워 온시 제1노드(K1)는 순간적으로 0전위로 된다. 제1인버터(A1)의 출력(RST)은 고레벨 상태로 되고, 제2인버터(A2)의 출력(BRST)은 저레벨 상태로 된다. 제1인버터(A1)의 출력은 퓨즈 셀 센싱 래치 회로(4)의 제5NMOS 트랜지스터(N5)의 게이트 단자에 공급된다.
지연 회로(6)는 제3, 제4, 제5 및 제6인버터(A3, A4, A5 및 A6)와 제2 및 제3캐패시터(C2 및 C3)로 구성된다. 제5인버터(A5)의 출력(DRST)는 고레벨 상태로 되지만, 제6인버터(A6)의 출력(DRSTB)은 저레벨 상태로 된다. 제5인버터(A5)의 출력(DRST)은 게이트 전압 제어 회로(3)의 제7인버터(A7)의 입력단자에 공급되고, 제6인버터(A6)의 출력(DRSTB)은 기준 전압 발생 회로(2)의 제2PMOS 트랜지스터(P2)의 게이트 단자로 공급된다.
기준 전압 발생 회로(2)는 제2 및 제3PMOS 트랜지스터(P2 및 P3)와 제2, 제3 및 제4NMOS 트랜지스터(N2, N3 및 N4)로 구성된다. 제2노드(K2)는 상기 트랜지스터(P2, P3, N2, N3 및 N4)에 의해 일정한 전위(VREF)(약 2~3V)로 유지된다. 이 전압(VREF)은 퓨즈 셀 센싱 및 래치 회로(4)의 제6NMOS 트랜지스터(N6)의 게이트 단자에 공급된다.
상기 파워 온 리셋 회로(1)의 제1인버터(A1)의 출력(RST) 및 제2인버터(A2)의 출력(RSTB)에 의해 상기 퓨즈 셀 센싱 및 래치 회로(4)의 제7NMOS 트랜지스터(N7) 및 제4PMOS 트랜지스터(P4)가 턴온되어 제3 및 제4노드(K3 및 K4)는 각각 고레벨 및 저레벨로 초기화된다.
상기 게이트 전압 제어 회로(3)의 출력이 고레벨, RST가 저레벨, RSTB가 고레벨로 되면, 퓨즈 셀(7)의 데이터는 독출된다. 예로는 퓨즈 셀이 프로그램 상태이면 제3노드(K3)는 고레벨을 유지하지만 제4노드(K4)는 저레벨을 유지한다. 이와 같은 동작은 도 4에 도시된 바와 같이 공급 전압(Vcc)이 선정된 레벨에 도달하기 전에, 즉 파워 온시에 이루어진다.
어드레스 비교 회로(5)는 제11, 제12, 제13 및 제14인버터(A11, A12, A13 및 A14), 제5 및 제6PMOS 트랜지스터(P5 및 P6), 그리고 제8 및 제9NMOS 트랜지스터(N8 및 N9)로 이루어진다. 예를들면, 제4노드(K4)의 전위가 저레벨이고 노말 어드레스가 고레벨이면, 제9NMOS 트랜지스터(N9) 및 제6PMOS 트랜지스터(N6)가 턴온되어 리던던시 어드레스(redundancy address)는 고레벨을 유지한다.
상술한 바와 같이 본 발명에 의하면 파워 온(power on)시 퓨즈 셀들을 읽어 래치하도록 함으로써, 읽기(read) 동작시 전류 증가를 감소시킬 수 있고, 센싱 시간을 단축시킬 수 있다.

Claims (1)

  1. 파워 온시 발생하는 리셋 신호를 이용하여 제1 및 제2제어신호를 발생시키기 위한 파워 온 리셋 회로와, 상기 제1 및 제2제어신호를 이용하여 지연된 제3 및 제4제어신호를 발생시키기 위한 지연 회로와, 상기 제3제어신호를 이용하여 지연된 제5제어신호를 발생시키기 위한 게이트 전압 제어 회로와, 상기 제4제어신호에 따라 일정한 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 상기 제1 및 제2제어신호에 의해 초기화된 상기 제5제어신호 및 기준 전압에 의해 퓨즈 셀에 저장된 데이타를 래치시키기 위한 퓨즈 셀 센싱 및 래치 회로와, 상기 퓨즈 셀 센싱 및 래치 회로의 출력 신호와 노말 어드레스를 비교하여 리던던시 어드레스를 발생시키기 위한 어드레스 비교 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
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