KR100317490B1 - 안티퓨즈 회로 - Google Patents

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Abstract

본 발명은 안티퓨즈 회로에 관한 것으로, 전원전압을 검출하여 파워 안정화 신호를 생성하는 파워 업 디텍트 회로, 상기 파워 안정화 신호에 따라 제 1 및 제 2 제어신호를 생성하는 파워 업 펄스 회로, 상기 제 1 및 제 2 제어신호에 따라 안티퓨즈 소자의 프로그램 여부를 검출/래치하고, 외부고전압 및 프리차지신호에 의해 안티퓨즈 소자를 프로그램 하는 안티퓨즈 프로그램 회로, 상기 안티퓨즈 소자를 프로그램하기 위해 외부고전압이 인가되는 NC핀, 상기 NC핀에 인가된 외부고전압을 칩내부로 인가하기 위한 패드 및상기 외부고전압을 안티퓨즈 프로그램 회로에 연결하고, 안티퓨즈 프로그램 회로의 전압이 상기 NC핀으로 역류되는 것을 방지하는 다이오드로 구성된다.

Description

안티퓨즈 회로 {Antifuse circuit}
본 발명은 안티퓨즈 회로에 관한 것으로, 특히 칩동작에 사용하지 않는 NC(Not Connect) 핀을 이용해서 외부의 안정된 고전압을 안티퓨즈 프로그램 회로에 공급하고, 검출/래치부의 트랜지스터 수도 줄임으로써 고전압 신호의 안정화 및 메모리 소자의 집적도를 향상시킬수 있는 안티퓨즈 회로에 관한 것이다.
도 1은 종래의 안티퓨즈 회로의 블록도이다.
오실레이터(10)는 프로그램 신호(pgm)를 입력하여 제 1 및 제 2 클력신호(clk, clkb)를 생성한다. 제 1 및 제 2 클럭신호(clk, clkb)는 고전압 발생기(20)에 인가된다. 제 1 및 제 2 클럭신호(clk, clkb)를 인가받은 고전압 발생기(20)는 안티퓨즈 소자를 프로그램 하는데 필요한 고전압(HV)을 안티퓨즈 프로그램 회로(30)에 인가한다. 파워 업 디텍트 회로(40)는 전원전압(Vcc)을 센싱하여 파워 안정화 신호(pwrup)를 생성한다. 파워 안정화 신호(pwrup)를 인가받은 파워 업 펄스 회로(50)는 안티퓨즈 프로그램 여부를 검출하고 래치하는데 필요한 제 1 내지 제 3 제어신호(pwr, pwrb 및 pwr_p)를 생성하여 안티퓨즈 프로그램 회로(30)에 공급한다. 제 1 내지 제 3 제어신호(pwr, pwrb 및 pwr_p), 고전압(HV) 및 프리차지신호(PC)를 인가받은 안티퓨즈 프로그램 회로(30)는 안티퓨즈를 프로그램하거나, 안티퓨즈 프로그램 여부를 검출하여 래치한 후에 출력신호(Rout)를 내보낸다.
도 2는 종래의 안티퓨즈 프로그램 회로(30)의 내부회로를 도시하고 있다.
안티퓨즈 소자(F1) 프로그램시에는 고전압입력단(HV)에는 8V이상의 전압이 인가되고, 프리차지신호(PC) 및 셀렉트단자(SA)는 하이상태가 되어 양단의 고전압차에 의해 안티퓨즈 소자(F1)가 프로그램된다.
안티퓨즈 소자(F1)가 프로그램 되지 않았을 경우에는 제 1 노드(A1)에는 0V에 가까운 리크전압(Vleak)이 인가된다. 제 2 제어신호(pwrb)에 의해 턴온된 제 3 PMOS트랜지스터(P3) 및 제 1 노드(A1)에 의해 턴온된 제 4 PMOS트랜지스터(P4)에 의해 제 2 노드(A2)에는 전원전압이 인가된다. 제 2 노드(A2)의 전위에 의해 턴온된 제 5 NMOS트랜지스터(N5)는 래치부(303)에 접지전압을 인가한다. 래치부(303)는 접지전압에 의해 비프로그램상태인 하이상태의 신호를 출력하게 된다.
안티퓨즈 소자(F1)가 프로그램되었을 경우에는 제 1 노드(A1)에 Vcc-Vt의 전압이 인가되어 제 4 PMOS트랜지스터(P4)를 턴오프시키고 제 3 제어신호(pwr_p)에 의해 제 4 NMOS트랜지스터(N4)가 턴온되어 제 2 노드(A2)가 로우상태로 된다. 제 2 제어신호(pwrb)에 의해 턴온된 제 5 PMOS트랜지스터(P5) 및 제 2 노드(A2)의 전위에 의해 턴온된 제 6 PMOS트랜지스터(P6)에 의해 전원전압이 제 3 노드(A3)에 인가된다. 래치부(303)는 제 3 노드(A3)의 전위에 의해 프로그램상태인 로우신호를 출력하게 된다.
상기와 같이 안티퓨즈 소자를 프로그램 하는데 필요한 고전압은 칩내부의 오실레이터와 고전압 발생기를 이용하여 안티퓨즈 프로그램 회로에 공급하였다. 그런데 오실레이터와 고전압 발생기를 제조하는데 있어서 공정변화나 온도등에 따라 고전압의 변동이 발생해 불안정한 전압을 공급해 왔다. 그 결과로 불량률이 증가하고 또한 오실레이터 및 고전압 발생기에 의해 메모리 소자의 면적을 많이 차지하여 집적도가 낮아진다.
따라서 본 발명은, 칩 외부의 신호를 인가받는 핀중에서 칩동작에 사용되지 않는 NC(Not Connect) 핀을 이용하여 외부에서 고전압을 인가받아 안티퓨즈를 프로그램하는 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 안티퓨즈 회로는 전원전압을 검출하여 파워 안정화 신호를 생성하는 파워 업 디텍트 회로, 상기 파워 안정화 신호에 따라 제 1 및 제 2 제어신호를 생성하는 파워 업 펄스 회로, 상기 제 1 및 제 2 제어신호에 따라 안티퓨즈 소자의 프로그램 여부를 검출/래치하고, 외부고전압 및 프리차지신호에 의해 안티퓨즈 소자를 프로그램 하는 안티퓨즈 프로그램 회로, 상기 안티퓨즈 소자를 프로그램하기 위해 외부고전압이 인가되는 NC핀, 상기 NC핀에 인가된 외부고전압을 칩내부로 인가하기 위한 패드 및상기 외부고전압을 안티퓨즈 프로그램 회로에 연결하고, 안티퓨즈 프로그램 회로의 전압이 상기 NC핀으로 역류되는 것을 방지하는 다이오드로 구성된 것을 특징으로 한다.
도 1은 종래의 안티퓨즈 회로의 블록도.
도 2는 도 1의 안티퓨즈 프로그램 회로의 내부 회로도.
도 3은 본 발명에 따른 NC 핀을 이용한 안티퓨즈 회로의 블록도.
도 4는 본 발명의 실시예에 따른 안티퓨즈 프로그램 회로의 내부 회로도.
도 5는 안티퓨즈 프로그램 및 검출시 입력 및 출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10: 오실레이터 20: 고전압 발생기
30 및 31: 안티퓨즈 프로그램 회로 40 및 41: 파워 업 디텍트 회로
50 및 51: 파워 업 펄스 회로 301: 프로그램부
302: 검출부 303: 래치부
311: 프로그램부 312: 검출/래치부
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 NC 핀을 이용한 안티퓨즈 회로의 블록도이다.
NC 핀에 고전압이 인가되도록 하고 메모리 소자내의 패드와 연결한다. 패드를 통해 인가되는 고전압은 다이오드(D)를 통해, 안티퓨즈 소자(F2)를 프로그램하기 위한 고전압단자(HV)로 인가된다. 다이오드(D)는 NC 핀에 인가된 외부고전압을 칩내부로 전달하고, 칩내부의 전압이 NC 핀으로는 전달되지 않도록 하기 위해서 접속되었다. 제 1 및 제 2 제어신호(pwr 및 pwrb), 고전압(HV) 및 프리차지신호(PC)를 인가받은 안티퓨즈 프로그램 회로(31)는 안티퓨즈를 프로그램하거나, 안티퓨즈 프로그램여부를 검출하여 래치한 후에 출력신호(Rout)를 내보낸다.
도 4는 안티퓨즈 프로그램 회로(31)의 내부 회로도이다.
안티퓨즈 소자(F2)를 프로그램하는 프로그램부(311)는 오실래이터와 고전압발생기에 의해 고전압을 인가받는 것이 아니라 NC 핀에 인가된 외부의 고전압이 직접 인가된다. 프리차지신호(PC) 및 셀렉트단자(SA)는 하이상태가 되어 제 7 PMOS트랜지스터(P7)는 턴오프되고 제 7 NMOS트랜지스터(N7)는 턴온상태가 된다. 전원전압에 의해 턴온되어있는 제 6 NMOS트랜지스터(N6) 및 제 7 NMOS트랜지스터(N7)에 의해 안티퓨즈 소자(F2)의 한쪽단자에는 접지전압이 인가된다. 양단간에 고전압 및 접지전압을 인가받은 안티퓨즈 소자(F2)는 높은 전압차에 의해 프로그램 된다.
이하에서는 안티퓨즈 소자(F2)의 프로그램 여부를 검출하는 과정을 설명한다.
안티퓨즈 소자(F2)가 프로그램 되지 않았을 경우에는, 프리차지신호(PC)는 하이상태, 셀렉트단자(SA)는 로우상태가 되어 제 4 노드(A4)는 0V에 가까운 리크전압(Vleak)을 갖는다. 제 8 PMOS트랜지스터(P8)는 제 2 제어신호(pwrb)에 의해 턴온되고, 제 9 PMOS트랜지스터(P9)는 제 4 노드(A4)의 전위에 의해 턴온된다. 제 1 제어신호(pwr)에 의해 제 8 NMOS트랜지스터(N8)가 턴온되지만 온저항을 크게 설계하여 출력(Rout)은 하이상태가 된다. 제 9 NMOS트랜지스터(N9)는 출력(Rout)이 하이상태가 될 경우 턴온되어 제 8 NMOS트랜지스터(N8)에 의해 접지로 빠져나가는 전하량을 보충하여 출력(Rout)을 안정화시키기 위해서 접속하였다.
안티퓨즈 소자(F2)가 프로그램되었을 경우에는 다이오드(D1)에 의해 문턱전압만큼 떨어진 Vcc- Vt전압이 제 4 노드(A4)에 인가된다. 제 4 노드(A4)의 전위에 의해 제 9 PMOS트랜지스터(P9)는 턴오프되고 제 1 제어신호(pwr)에 의해 제 8 NMOS트랜지스터(N8)는 턴온된다. 하이상태로 안티퓨즈 소자(F2) 프로그램상태를 래치하고 있던 출력(Rout)은 제 8 NMOS트랜지스터(N8)에 의해 접지와 연결되어 로우상태를 출력하게 되고 제 9 NMOS트랜지스터(N9)는 접지전압이 게이트에 인가되어 턴오프된다.
도 5(a)는 안티퓨즈 프로그램 동작시 안티퓨즈 프로그램 회로(31)에 입력신호, 출력신호 및 노드의 출력 파형도이다. 도시된 고전압입력단(HV)의 8V전압은 NC 핀을 이용하여 인가받은 외부고전압이다. 프리차지신호(PC)의 로우펄스는 안티퓨즈 소자(F2)를 비프로그램시 프로그램 되는 동작을 방지하기 위해서 양단간에 전압차를 줄이기 위해 한쪽단자에 Vcc전압을 인가하기 위한 것이다. 셀렉트단자(SA)의 하이 펄스는 프로그램할 안티퓨즈소자를 선택하는 신호이다. 제 1 노드(A1)의 Vcc전압은 안티퓨즈소자의 프로그램을 방지하기 위한 전압이 인가될 때의 전압이고, Vcc-Vt전압은 안티퓨즈소자가 프로그램 된 후에 전원전압이 다이오드(D1)에 의해 문턱전압만큼 낮아진 전압이 인가된 상태를 도시하고 있다. 출력(Rout)은 안티퓨즈 소자(F2)가 프로그램이 되었지만 검출동작이 이루어지지 않아 비프로그램 상태인 하이상태를 계속 유지하고 있다.
도 5(b)는 안티퓨즈 소자(F2)가 프로그램되기 전 및 프로그램 된 후에 검출된 파형도이다. 실선은 안티퓨즈 소자(F2)가 프로그램 된 후의 파형을 도시하고 있고, 점선은 안티퓨즈 소자(F2)가 프로그램 되기 전의 파형을 도시하고 있다. 파워 안정화 신호(pwrup)는 전원전압을 센싱하여 하이신호를 출력한다. 제 1 및 제 2 제어신호(pwr, pwrb)는 파워 안정화 신호(pwrup)를 지연시키고 로직회로로 조합하여 하이펄스 및 로우펄스를 출력한다. 제 4 노드(A4)의 점선은 상기 안티퓨즈 프로그램 회로(31)에서의 제 7 PMOS트랜지스터(P7) 및 제 7 NMOS트랜지스터(N7)가 오프상태이고 안티퓨즈 소자(F2)가 비프로그램상태이기 때문에 리크전압(Vleak)으로 출력되고 있다. 실선은 프로그램된 안티퓨즈 소자(F2)에 의해 다이오드(D1)의 문턱전압만큼 떨어진 전원전압이 제 4 노드(A4)에 인가된 파형을 도시하고 있다. 출력(Rout)은 안티퓨즈 소자(F2)의 프로그램여부를 도시하고 있다.
상술한 바와 같이 본 발명은, 종래 회로에서 고전압을 인가받기 위해 오실레이터와 고전압발생기를 사용했던 것과는 달리, 외부의 고전압을 칩동작에 사용되지 않는 NC(Not Connect) 핀을 사용하여 칩내부의 패드(Pad) 및 다이오드를 통해 안티퓨즈 프로그램 회로의 고전압입력단에 직접인가하므로써 오실레이터 및 고전압발생기에 의해 소모되었던 칩면적을 줄일 수 있으며, 특히 안정적인 고전압을 인가할 수 있다. 또한 안티퓨즈의 프로그램 여부를 검출 및 래치하는 검출/래치부의 MOS트랜지스터의 수도 줄임으로써, 안티퓨즈가 수십 내지 수백개로 사용되었을 경우, 그 사용면적도 줄일 수 있다. 따라서 안정적인 고전압 공급 및 집적도를 높일 수 있는 효과가 있다.

Claims (6)

  1. 전원전압을 검출하여 파워 안정화 신호를 생성하는 파워 업 디텍트 회로,
    상기 파워 안정화 신호에 따라 제 1 및 제 2 제어신호를 생성하는 파워 업 펄스 회로,
    상기 제 1 및 제 2 제어신호에 따라 안티퓨즈 소자의 프로그램 여부를 검출/래치하고, 외부고전압 및 프리차지신호에 의해 안티퓨즈 소자를 프로그램 하는 안티퓨즈 프로그램 회로,
    상기 안티퓨즈 소자를 프로그램하기 위해 외부고전압이 인가되는 NC핀,
    상기 NC핀에 인가된 외부고전압을 칩내부로 인가하기 위한 패드, 및
    상기 외부고전압을 안티퓨즈 프로그램 회로에 연결하고, 안티퓨즈 프로그램 회로의 전압이 상기 NC핀으로 역류되는 것을 방지하는 다이오드로 구성된 것을 특징으로 하는 안티퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 안티퓨즈 프로그램 회로는 상기 외부고전압, 프리차지신호 및 셀렉트신호에 따라 안티퓨즈 소자를 프로그램하는 프로그램부 및,
    상기 제 1 및 제 2 제어신호에 따라 상기 안티퓨즈 소자의 프로그램 여부를 검출 및 래치하는 검출/래치부로 구성된 것을 특징으로 하는 안티퓨즈 회로.
  3. 제 2 항에 있어서,
    상기 프로그램부는 양단간의 전압차에 의해 프로그램 되는 안티퓨즈 소자,
    상기 안티퓨즈 소자의 제 1 입력단과 전원전압간에 접속되며, 안티퓨즈 소자의 접속단에 고전압입력단이 접속되어 있는 다이오드,
    상기 안티퓨즈 소자의 제 2 입력단과 제 1 노드간에 접속되며 게이트에 전원전압이 인가되는 제 1 NMOS트랜지스터,
    상기 제 1 노드와 접지단자간에 접속되며 게이트에 셀렉트단자가 접속되는 제 2 NMOS트랜지스터 및,
    상기 제 1 노드와 전압전원간에 접속되며 게이트에 프리차지신호가 인가되는 제 1 PMOS트랜지스터로 구성되는 것을 특징으로 하는 안티퓨즈 회로.
  4. 제 3 항에 있어서,
    상기 검출/래치부는 상기 제 2 제어신호에 따라 전원전압을 스위칭하는 제 2 PMOS트랜지스터,
    상기 제 2 PMOS트랜지스터와 출력단자간에 접속되며 게이트에 상기 제 1 노드가 접속되는 제 3 PMOS트랜지스터,
    상기 출력단자와 접지단자간에 접속되며 게이트에 제 2 제어신호가 인가되는제 3 NMOS트랜지스터 및,
    상기 전압전원과 출력단자간에 접속되며 출력단자가 게이트에 접속되어 있는 제 4 NMOS트랜지스터로 구성된 것을 특징으로 하는 안티퓨즈 회로.
  5. 제 4 항에 있어서,
    상기 제 4 NMOS트랜지스터는 전원단자와 출력단자간에 접속되어 상기 검출/래치부의 출력신호가 하이상태일 경우, 상기 출력신호가 게이트에 인가되어 출력신호를 안정되게 하는 것을 특징으로 하는 안티퓨즈 회로.
  6. 제 1 항에 있어서,
    상기 검출/래치부는 상기 제 2 제어신호를 로우펄스로 제 2 PMOS트랜지스터의 게이트에 인가하고, 상기 제 1 제어신호를 하이펄스로 제 3 NMOS트랜지스터의 게이트에 인가하여 상기 제 1 및 제 2 제어신호의 펄스구간에서만 회로가 동작하도록 한 것을 특징으로 하는 안티퓨즈 회로.
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