KR100249175B1 - 캐패시터의 제조방법 - Google Patents
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Abstract
셀의 디자인룰이 결정된 캐패시터의 캐패시턴스를 증대시키에 적당한 캐패시터의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 캐패시터의 제조방법은 층간절연막에 콘택홀을 형성하는 공정과, 상기 콘택홀내에 플러그를 형성하는 공정과, 상기 플러그 및 층간절연막상에 금속층을 형성하는 공정과, 상기 금속층상에 식각율이 다른 제 1 절연막과 제 2 절연막을 차례대로 증착하는 공정과, 상기 제 1, 제 2 절연막을 상기 플러그 상부 및 그와 인접하는 층간절연막상부에 남도록 패터닝하는 공정과, 상기 제 2 절연막을 마스크로 제 1 절연막의 측면을 습식각하는 공정과, 상기 금속층을 스퍼터식각하여 하부전극을 형성함과 동시에 상기 제 1 절연막측면에 잔여금속층이 형성되어 금속스페이서가 형성되는 공정과, 상기 제 1, 제 2 절연막을 제거하는 공정과, 상기 하부전극 및 금속스페이서를 감싸도록 유전체막을 형성하는 공정과, 상기 유전체막상에 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 캐패시터에 대한 것으로, 특히 셀의 디자인룰이 결정된 캐패시터의 캐패시턴스를 증대시키에 적당한 캐패시터의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1c는 종래 캐패시터의 제조방법을 나타낸 공정단면도이다.
종래 캐패시터의 제조방법은 도 1a에 도시한 바와 같이 표면내에 불순물영역(2)이 형성된 반도체 기판(1)상에 층간절연막(3)을 증착한다. 그리고 불순물영역(2)이 드러나도록 층간절연막(3)을 이방성 식각하여 콘택홀을 형성한다. 이후에 콘택홀내 및 층간절연막(3)상에 폴리실리콘층이나 텅스텐층을 증착한 후 이방성 식각하여 플러그(4)를 형성한다. 다음에 플러그(4) 및 층간절연막(3)상에 백금층(5)을 증착한다.
도 1b에 도시한 바와 같이 백금층(5)상에 감광막(6)을 도포한 후에 노광 및 현상공정으로 상기 플러그(5) 및 그와 인접한 층간절연막(3)상측에만 감광막(6)이 남도록 선택적으로 패터닝한다.
도 1c에 도시한 바와 같이 패터닝된 감광막(6)을 마스크로 이용하여 백금층(5)을 스퍼터식각하여 캐패시터의 하부전극(5a)을 형성한다. 이때 스퍼터링으로 백금층(5)을 식각할 때 스퍼터된 백금들이 감광막(6) 측면에 다시증착되는 잔여백금층(7)이 형성된다. 그러나 셀의 디자인 룰에 의하여 정의된 면적이상에서 생긴 잔여백금층(7)은 제거하여야 한다. 상기의 잔여백금층(7)을 제거한 후에 하부전극(5a)을 감싸도록 유전체막을 형성하고, 이후에 폴리실리콘이나 금속층을 증착한후 식각하여 유전체막상에 상부전극을 형성한다.
상기와 같은 종래 캐패시터의 제조방법은 다음과 같은 문제가 있다.
셀의 디자인 룰이 정해졌을 때 정의된 셀 이외의 영역에 하부전극을 식각할 때 재증착되어진 잔여백금막을 제거하여야 하는데 이 제거하기 위한 공정이 어렵다. 따라서 공정이 번거롭게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 셀의 디자인룰이 결정된 캐패시터의 캐패시턴스를 증대시키에 적당한 캐패시터의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1c는 종래 캐패시터의 제조방법을 나타낸 공정단면도
도 2a 내지 2f는 본발명 캐패시터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 불순물영역
13: 층간절연막 14: 플러그
15: 백금층 15a: 하부전극
16: 산화막 17: 질화막
18: 감광막 19: 백금스페이서
20: 유전체막 21: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명 캐패시터의 제조방법은 층간절연막에 콘택홀을 형성하는 공정과, 상기 콘택홀내에 플러그를 형성하는 공정과, 상기 플러그 및 층간절연막상에 금속층을 형성하는 공정과, 상기 금속층상에 식각율이 다른 제 1 절연막과 제 2 절연막을 차례대로 증착하는 공정과, 상기 제 1, 제 2 절연막을 상기 플러그 상부 및 그와 인접하는 층간절연막상부에 남도록 패터닝하는 공정과, 상기 제 2 절연막을 마스크로 제 1 절연막의 측면을 습식각하는 공정과, 상기 금속층을 스퍼터식각하여 하부전극을 형성함과 동시에 상기 제 1 절연막측면에 잔여금속층이 형성되어 금속스페이서가 형성되는 공정과, 상기 제 1, 제 2 절연막을 제거하는 공정과, 상기 하부전극 및 금속스페이서를 감싸도록 유전체막을 형성하는 공정과, 상기 유전체막상에 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 캐패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명 캐패시터의 제조방법을 나타낸 공정단면도이다.
본 발명 캐패시터의 제조방법은 도 2a에 도시한 바와 같이 표면내에 불순물영역(12)이 형성된 반도체 기판(11)상에 층간절연막(13)을 증착한다. 그리고 불순물영역(12)이 드러나도록 층간절연막(13)을 이방성 식각하여 콘택홀을 형성한다. 이후에 콘택홀내 및 층간절연막(13)상에 폴리실리콘층이나 텅스텐층을 증착한 후 이방성 식각하여 플러그(14)를 형성한다. 다음에 플러그(14) 및 층간절연막(13)상에 백금층(15)을 증착한다.
도 2b에 도시한 바와 같이 상기 백금층(15)상에 산화막(16)과 질화막(17)을 증착한다. 그리고 질화막(17)상에 감광막(18)을 도포한 후 노광 및 현상공정으로 플러그(14)상부 및 그와 인접한 질화막(17)상에만 감광막(18)이 남도록 선택적으로 패터닝한다.
도 2c에 도시한 바와 같이 패터닝된 감광막(18)을 마스크로 이용하여 상기 질화막(17)과 산화막(16)을 이방성 식각한다. 이후에 감광막(18)을 제거한다.
도 2d에 도시한 바와 같이 상기 질화막(17)과 산화막(16)의 식각율의 차이를 이용하여 질화막(17)을 마스크로 산화막(16)의 양측면이 일부 식각되도록 습식식각 한다.
도 2e에 도시한 바와 같이 이후에 질화막(17)과 산화막(16)을 마스크로 이용하여 백금층(15)을 스퍼터식각하여 하부전극(15a)을 형성한다. 이때 스퍼터링으로 백금층(15)을 식각할 때 스퍼터된 잔여백금이 산화막(16)의 측면에 백금스페이서(19)를 형성하게된다. 이와같이 형성된 백금스페이서(19)는 하부전극(15a)의 가장자리 상에 원통모양으로 형성되므로 디자인 룰에 상관 없이 잔여백금이 하부전극으로 사용할 수 있다.
도 2f에 도시한 바와 같이 질화막(17)과 산화막(16)을 차례대로 제거한다. 이후에 하부전극(5a)과 백금스페이서(19)를 감싸도록 유전체막(20)을 형성하고, 이후에 폴리실리콘이나 금속층을 증착한후 식각하여 유전체막(20)상에 상부전극(21)을 형성한다.
상기와 같은 본 발명 캐패시터의 제조방법은 다음과 같은 효과가 있다.
스퍼터식각으로 하부전극을 형성할 때 하부전극상의 가장자리를 따라서 잔여백금인 백금스페이서가 형성되므로 디자인 룰에 상관없이 잔여백금을 캐패시터의 하부전극으로 사용할 수있다. 이에 따라서 캐패시터의 캐패시턴스를 증가시킬 수있다.
Claims (3)
- 층간절연막에 콘택홀을 형성하는 공정과,상기 콘택홀내에 플러그를 형성하는 공정과,상기 플러그 및 층간절연막상에 금속층을 형성하는 공정과,상기 금속층상에 식각율이 다른 제 1 절연막과 제 2 절연막을 차례대로 증착하는 공정과,상기 제 1, 제 2 절연막을 상기 플러그 상부 및 그와 인접하는 층간절연막상부에 남도록 패터닝하는 공정과,상기 제 2 절연막을 마스크로 제 1 절연막의 측면을 습식각하는 공정과,상기 금속층을 스퍼터식각하여 하부전극을 형성함과 동시에 상기 제 1 절연막측면에 잔여금속층이 형성되어 금속스페이서가 형성되는 공정과,상기 제 1, 제 2 절연막을 제거하는 공정과,상기 하부전극 및 금속스페이서를 감싸도록 유전체막을 형성하는 공정과,상기 유전체막상에 상부전극을 형성하는 공정을 포함함을 특징으로 하는 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 금속층으로 백금층을 사용함을 특징으로 하는 캐패시터의 제조방법.
- 제 1 항에 있어서, 상기 1 절연막은 산화막으로 형성하고 제 2 절연막은 질화막으로 형성함을 특징으로 하는 캐패시터의 제조방법.
Priority Applications (1)
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| KR1019970063355A KR100249175B1 (ko) | 1997-11-27 | 1997-11-27 | 캐패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063355A KR100249175B1 (ko) | 1997-11-27 | 1997-11-27 | 캐패시터의 제조방법 |
Publications (2)
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| KR100249175B1 true KR100249175B1 (ko) | 2000-03-15 |
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ID=19525738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970063355A KR100249175B1 (ko) | 1997-11-27 | 1997-11-27 | 캐패시터의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100249175B1 (ko) |
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1997
- 1997-11-27 KR KR1019970063355A patent/KR100249175B1/ko not_active IP Right Cessation
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| KR19990042513A (ko) | 1999-06-15 |
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