KR100280445B1 - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터 제조방법에 관한 것으로, 종래 캐패시터 제조방법은 파티클 발생에 취약한 저압 화학기상증착법을 사용하여 하부전극을 구성하는 다결정실리콘을 이격시키는 산화막을 증착함으로써, HF용액을 사용하여 산화막을 제거할 때 이물이 발생하여 캐패시터의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 캐패시터 하부전극을 반도체 소자가 형성된 기판의 상부에 증착된 절연층의 상부와 콘택홀에 제1다결정실리콘을 증착하는 제1핀 형성단계와; 상기 제1다결정실리콘의 상부를 표면산화하여 산화층을 형성하는 표면산화단계와; 상기 산화층에 콘택홀을 형성하여 제1다결정실리콘을 노출시킨 후, 제2다결정실리콘을 증착하여 제2핀을 형성하는 제2핀 형성단계와; 사진식각단계로 패터닝한 후 상기 절연층을 식각하는 절연층식각단계로 구성하여 HF용액으로 상기 산화층을 제거하는 과정에서 이물의 발생을 막아 캐패시터의 특성이 향상되는 효과가 있다.

Description

캐패시터 제조방법

본 발명은 캐패시터 제조방법에 관한 것으로, 특히 하부전극의 도핑된 다결정실리콘의 상부를 산화시키고, 습식식각하여 핀형의 캐패시터를 제조함으로써 하부전극이 거친 표면을 갖도록하여 정전용량을 향상시키는데 적당하도록 한 캐패시터 제조방법에 관한 것이다.

일반적으로, 캐패시터는 좁은 면적을 차지하며, 높은 유전용량을 갖도록 하기 위해 다양한 구조가 개발되었으며, 특히 핀형이라고 칭하는 캐패시터는 불순물이 도핑된 다결정실리콘을 증착하고, 그 다결정실리콘의 상부에 산화막을 증착한 후, 콘택홀을 형성하여 상기 증착한 다결정실리콘의 일부를 노출시킨 후, 그 상부에 다시 도핑된 다결정실리콘을 증착하는 공정을 수행한다. 이와 같은 과정을 수 차례 반복하고, 상기 증착된 다결정실리콘과 산화막을 패터닝하고 다결정실리콘 사이에 위치하는 산화막을 모두 제거하여 캐패시터의 하부전극을 완성시킨다. 이후의 공정에서 상기 하부전극의 전면에 유전막을 증착하고, 그 유전막의 상부 전면에 도핑된 다결정실리콘을, 증착하여 캐패시터 제조를 완료하게 된다. 이와 같은 과정에서 상기 산화막은 저압 화학기상증착법(LPCVD)을 사용하여 증착하게 되며 이와 같은 종래 캐패시터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제1(a)도 내지 제1(f)도는 종래 캐패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 모스 트랜지스터(MTR)가 제조된 기판(1)의 상부전면에 산화막(2)과 질화막(3)을 순차적으로 증착한 후, 사진식각공정을 통해 상기 증착한 질화막(3)과 산화막(2)에 콘택홀을 형성하여 상기 모스 트랜지스터(MTR)의 소스를 노출시키는 단계(제1(a)도)와; 상기 질화막(3)의 상부전면과 콘택홀내부에 도핑된 다결정실리콘(4)을 증착하고, 그 다결정실리콘(4)의 상부전면에 산화막(5)을 증착하는 단계(제1(b)도)와; 사진식각공정을 통해 상기 산화막(5)에 콘택홀을 형성하여 다결정실리콘(4)의 일부를 노출시키고, 그 산화막(5)의 상부전면과 노출된 다결정실리콘(4)의 상부에 도핑된 다결정실리콘(6)을 증착하는 단계(제1(c)도)와; 상기 다결정실리콘(6)의 상부전면에 포토레지스트(P/R)를 증착하고, 노광 및 현상하여 패턴을 형성한 다음 상기 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로 하는 식각공정으로 상기 다결정실리콘(6,4)과 산화막(5)을 식각하여 하부전극 패턴을 형성하는 단계(제1(a)도)와; 상기 포토레지스트(P/R)를 제거하고, 상기 산화막(5)을 선택적으로 식각하여 캐패시터 하부전극을 완성하는 단계(제1(e)도)와; 상기 하부전극의 상부에 유전막(7)과 도핑된 다결정실리콘(8)을 순차적으로 증착하여 캐패시터 제조를 완료하는 단계(제1(f)도)로 이루어진다.

이하, 상기와 같은 종래 캐패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 제1(a)도에 도시한 바와 같이 반도체 기판(1)의 상부에 소정의 제조공정을 통해 모스 트랜지스터(MTR) 등의 반도체 소자를 형성하고, 그 모스 트랜지스터(MTR)가 제조된 기판(1)의 상부전면에 산화막(2)과 질화막(3)을 순차적으로 증착한 후, 사진식각공정을 통해 상기 증착한 질화막(3)과 산화막(2)에 콘택홀을 형성하여 상기 모스 트랜지스터(MTR)의 소스를 노출시킨다.

그 다음, 제1(b)도에 도시한 바와 같이 상기 질화막(3)의 상부전면에 콘택홀내부에 도핑된 다결정실리콘(4)을 증착하고, 그 다결정실리콘(4)의 상부전면에 산화막(5)을 증착한다. 이때의 산화막(5)은 저압 화학기상증착법(LPCVD)을 사용하여 증착한다. 그 다음, 제1(c)도에 도시한 바와 같이 사진식각공정을 통해 상기 산화막(5)에 콘택홀을 형성하여 다결정실리콘(4)의 일부를 노출시키고, 그 산화막(5)의 상부전면과 노출된 다결정실리콘(4)의 상부에 도핑된 다결정실리콘(6)을 증착한다.

그 다음, 제1(d)도에 도시한 바와 같이 상기 다결정실리콘(6)의 상부전면에 포토레지스트(P/R)를 증착하고, 노광 및 현상하여 패턴을 형성한 다음 상기 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로하는 건식식각공정으로 상기 다결정실리콘(6)과 산화막(5) 및 다결정실리콘(4)의 입루를 식각하여 하부전극 패턴을 형성한다.

그 다음, 제1(e)도에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거하고, HF용액을 이용하여 상기 산화막(5)을 선택적으로 식각하여 캐패시터 하부전극을 완성한다.

이때 캐패시터 하부전극은 다결정실리콘(4)과는 일부가 접합되고, 다른 부분은 소정거리 이격된 다결정실리콘(6)에 의해 표면적이 증가하게 되며, 이는 정전용량을 증가시키게 된다.

그 다음, 제1(f)도에 도시한 바와 같이 상기 하부전극의 상부전면에 질화막 등의 유전막(7)을 증착하고, 그 유전막(7)의 전면에 도핑된 다결정실리콘(8)을 증착하여 캐패시터 제조를 완료한다.

그러나, 상기한 바와 같이 종래 캐패시터 제조방법은 파티클(PARTICLE) 발생에 취약한 저압 화학기상증착법을 사용하여 하부전극을 구성하는 다결정실리콘을 이격시키는 산화막을 증착함으로써, HF용액을 사용하여 산화막을 제거할 때 이물이 발생하여 캐패시터의 특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 저압 화학기상증착법을 통해 증착한 산화막을 이용하지 않고 높은 정전용량을 갖는 캐패시터를 제조할 수 있는 캐패시터 제조방법을 제공함에 그 목적이 있다.

제1(a)도 내지 제1(f)는 종래 캐패시터의 제조공정 수순단면도.

제2(a)도 내지 제2(e)도는 본 발명 캐패시터의 제조공정 수순단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 산화막

3 : 질화막 4,6,8 : 다결정실리콘

5 : 절연층 7 : 유전막

상기와 같은 목적은 캐패시터의 하부전극을 반도체 소자가 형성된 기판의 상부에 증착된 절연층의 상부와 콘택홀에 제1다결정실리콘을 증착하는 제1핀 형성단계와; 상기 제1다결정실리콘의 상부를 표면산화하여 산화층을 형성하는 표면산화단계와; 상기 산화층에 콘택홀을 형성하여 제1다결정실리콘을 노출시킨 후, 제2다결정실리콘을 증착하여 제2핀을 형성하는 제2핀 형성단계와; 사진식각단계로 패터닝한 후 상기 절연층을 식각하는 절연층식각단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2(a)도 내지 제2(e)도는 본 발명 캐패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 모스 트랜지스터(MTR)가 제조된 기판(1)의 상부 전면에 산화막(2)과 질화막(3)을 증착한 후, 상기 질화막(3)과 산화막(2)의 일부에 콘택홀을 형성시켜 상기 모스 트랜지스터(MTR)의 소스를 노출시킨 다음, 도핑된 다결정실리콘(4)을 증착하는 단계(제2(a)도)와; 상기 도핑된 다결정실리콘(4)의 상부 일부를 표면산화하여 산화층(5)을 형성하는 단계(제2(b)도)와; 상기 산화층(5)의 상부에 콘택홀을 형성하여 상기 다결정실리콘(4)의 일부를 노출시킨 다음, 그 산화층(5)의 상부 전면과 콘택홀에 도핑된 다결정실리콘(6)을 증착하는 단계(제2(c)도)와; 상기 다결정실리콘(6)의 상부에 포토레지스트(P/R)를 도포하고 노광 및 현상하여로 패턴을 형성한 다음, 상기 패턴이 형성된 포토레지스트(P/R)를 식각마스크로 사용하는 식각공정으로 상기 다결정실리콘(6,4)과 산화층(5)의 일부를 식각하여 하부전극패턴을 형성하는 단계(제2(d)도)와; 상기 포토레지스트(P/R)와 산화층(5)을 제거하여 하부전극 완성한 후, 그 하부전극의 상부에 유전막(7)과 도핑된 다결정실리콘(8)을 순차적으로 증착하는 단계(제2(e)도로 이루어진다.

이하, 상기와 같은 구성의 본 발명 캐패시터 제조방법을 좀 더 상세히 설명하면 다음과 같다.

먼저, 제2(a)도에 도시한 바와 같이 반도체 기판(1)의 상부에 소정의 공정을 통해 모스 트랜지스터(MTR)를 제조한 후, 그 상부전면에 산화막(2)과 질화막(3)을 순차적으로 증착한다.

그 다음, 사진식각공정을 통해 상기 질화막(3)과 산화막(2)을 일부에 콘택홀을 형성하여 상기 모스 트랜지스터(MTR)의 소스를 외부로 노출시킨다.

그 다음, 상기 노출된 모스 트랜지스터(MTR)의 소스에 접속되는 도핑된 다결정실리콘(4)을 상기 질화막(3)의 상부 전면에 두껍게 증착한다. 이때 질화막(3)을 두껍게 증착해야하는 이유는 상기 질화막(3)의 상부를 산화하여 산화층을 형성하는 과정에서 하나의 핀으로서의 질화막(3)의 실제 두께가 얇아지지 않게 하기 위함이다.

그 다음, 제2(b)도에 도시한 바와 같이 상기 두껍게 증착한 다결정실리콘(4)의 상부 일부를 표면산화하여 산화층(5)을 형성한다. 이때의 산화법은 퍼난스 등의 반도체 장비 내부에서 산소를 주입하여 실시하며, 이에 따라 상기 다결정실리콘(4)의 상부 일부는 산화된다. 이때의 산화층(5)은 그 하부 즉, 다결정실리콘(4)과의 경계면이 표면산화의 특성상 균일하게 형성되지 않게 된다.

그 다음, 제2(c)도에 도시한 바와 같이 상기 산화층(5)의 상부에 콘택홀을 형성하여 상기 다결정실리콘(4)의 일부를 노출시킨 다음, 그 산화층(5)의 상부 전면과 콘택홀에 도핑된 다결정실리콘(6)을 증착한다.

그 다음, 제2(d)도에 도시한 바와 같이 상기 다결정실리콘(6)의 상부에 포토레지스트(P/R)를 도포하고 노광 및 현상하여 패턴을 형성한 다음, 상기 패턴이 형성된 포토레지스트(P/R)를 식각마스크로 사용하는 식각공정으로 상기 다결정실리콘(6,4)과 산화층(5)의 일부를 식각하여 하부전극패턴을 형성한다.

그 다음, 제2(e)도에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거하고, HF용액을 이용하여 상기 산화층(5)을 선택적으로 제거하여 하부전극을 완성한다. 이때 상기 산화층(5)이 제거된 다결정실리콘(4)의 상부는 거친 표면이 되면, 이에 따라 실제적인 표면적이 증가하여 캐패시터의 정전용량을 증가하게 된다.

그 다음, 상기 하부전극의 상부에 유전막(7)과 도핑된 다결정실리콘(8)을 순차적으로 증착하여 캐패시터 제조를 완료하게 된다.

상기한 바와 같이 본 발명은 저압화학기상증착법에 의해 산화막을 증착하지 않고, 하부전극에 포함되는 다결정실리콘을 두껍게 증착하고, 그 상부를 표면산화시켜 얻은 산화층을 이용하여 핀형 캐패시터를 제조함으로써, HF용액으로 상기 산화층을 제거하는 과정에서 이물의 발생을 막아 캐패시터의 특성이 향상되는 효과와 아울러 균일하지 않은 산화층을 형성하여 하부전극을 구성하는 다결정실리콘의 표면을 거칠게 하여 표면적을 향상시킴으로써, 캐패시터의 정전용량이 증가하는 효과가 있다.

Claims (5)

1. 반도체 소자가 형성된 기판의 상부에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 반도체 소자의 특정 영역을 노출시키는 영역설정단계와; 상기 노출된 반도체 소자의 특정 영역에 접속되는 하부전극을 형성하는 하부전극 형성단계와; 상기 하부전극의 상부에 유전막과 다결정실리콘을 순차적으로 증착하는 유전막 및 상부전극 형성단계로 이루어지는 캐패시터 제조방법에 있어서, 상기 하부전극 형성단계는 상기 절연층의 상부와 콘택홀에 제1다결정실리콘을 증착하는 제1핀 형성단계와; 상기 제1다결정실리콘의 상부를 표면산화하여 산화층을 형성하는 표면산화단계와; 상기 산화층에 콘택홀을 형성하여 제1다결정실리콘을 노출시킨 후, 제2다결정실리콘을 증착하여 제2핀을 형성하는 제2핀 형성단계와; 사진식각단계로 패터닝한 후 상기 절연층을 식각하는 절연층식각단계로 구성하여 된 것을 특징으로 하는 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1핀 형성단계에서 증착하는 제1다결정실리콘은 산화층이 형성될 영역을 고려하여 두껍게 증착하는 것을 특징으로 하는 캐패시터 제조방법.
3. 제1항에 있어서, 상기 절연층식각단계에서 절연층은 HF용액으로 식각 하는 것을 특징으로 하는 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제1다결정실리콘과 제2다결정실리콘은 불순물이온으로 도핑된 것을 특징으로 하는 캐패시터 제조방법.
5. 제1항에 있어서, 제1핀 형성단계, 표면산화단계, 제2핀 형성단계는 캐패시터의 정전용량을 고려하여 다수 번 반복적으로 수행하는 것을 특징으로 하는 캐패시터 제조방법.