KR100419748B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터(Capacitor) 형성시 셀영역에 비록 높은 캐패시터가 형성되더라도 주변회로 영역에 캐패시터와 높이가 비슷한 산화막이 남아 있도록 함으써, 셀영역과 주변회로 영역사이에 단차가 줄어들게 하여 후속 금속배선 공정을 용이하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터(Capacitor) 형성시 셀영역에 비록 높은 캐패시터가 형성되더라도 주변회로 영역에 캐패시터와 높이가 비슷한 산화막이 남아 있도록 함으로써, 셀영역과 주변회로영역사이에 단차가 줄어들게 하여 후속 금속배선 공정을 용이하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 디램(DRAM) 소자의 집적도가 높아질수록 작은 셀면적에서 충분한 캐패시턴스(Capacitance)를 확보하기 위하여 점차적으로 3차원 구조를 갖는 캐패시터를 사용하게 되고, 이에 따라 3차원 구조의 캐패시터를 사용함에 따라 캐패시터의 높이도 더 높아져 가고 있다.
제 1 도는 종래의 기술에 따라 캐패시터를 형성한 상태의 단면도이다.
상기 도면에 도시된 바와같이, 실리콘 기판(1)상에 콘택홀을 구비하는 절연막(2)을 형성하고, 콘택홀을 메우는 캐패시터의 하부전극(3)을 실린더형으로 형성한 후, 유전막(도시되지 않음)과 상부전극(4)을 형성하고, 전면에 절연막(5)을 도포한다.
종래의 캐패시터 형성방법에 있어서는 셀영역에는 높이가 큰 캐패시터가 형성되고 주변회로영역에는 아무것도 남지않아 그 상부에 절연막(5) 형성시 셀영역과 주변회로영역의 경계부에서 큰 단차가 생기게 됨을 알 수 있다.
상기 단차의 발생은 후속 금속배선공정의 진행을 매우 어렵게 하여 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위해 셀영역과 주변회로 영역의 단차를 낮게 형성하여 후속 금속배선공정의 진행을 원할히 함과 아울러, 반도체 소자 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 방법에 의하면,
셀영역과 주변회로영역을 구비하는 실리콘 기판에 트랜지스터를 형성하는 공정과,
전체구조 상부에 제 1 실리콘 산화막을 소정두께로 형성하는 공정과,
상기 제 1 실리콘 산화막을 사진 식각하여 콘택홀을 형성하는 공정과,
전체구조 상부에 다결정실리콘층을 증착하는 공정과,
상기 다결정실리콘에서 셀영역의 전하저장전극으로 예정되어있는 부분상에 제1 감광막 패턴을 형성하고, 사진식각공정에 의해 주변회로영역과 셀영역에서 감광막 패턴에 의해 노출된 다결정실리콘층을 식각하여 다결정실리콘층 패턴을 형성하는 공정과,
상기 제1 감광막 패턴을 제거하는 공정과,
전체구조 상부에 캐패시터 형성을 위한 제 2 실리콘 산화막을 형성하는 공정과,
상기 제 2 실리콘 산화막 상부에 제2 감광막 패턴을 형성하되, 상기 다결정 실리콘층 패턴과 주변회로영역의 상부에 형성하는 공정과,
상기 제2 감광막 패턴을 마스크로 하여 하부의 제 2 실리콘 산화막을 식각하여 상기 다결정실리콘층 패턴과 주변회로영역 상에 제2 실리콘 산화막 패턴을 형성하는 공정과,
상기 제2 감광막 패턴을 제거하는 공정과,
상기 다결정 실리콘 패턴과 제 2 실리콘 산화막의 측벽에 다결정 실리콘 스페이서를 형성하는 공정과,
상기 셀영역의 제 2 실리콘 산화막 패턴을 제거하는 공정과,
상기 구조의 전면에 캐패시터의 유전체막을 형성하는 공정과,
상기 셀영역의 유전체막상에 다결정실리콘층 패턴을 형성하는 공정을 구비하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제 2A 도 내지 제 2I 도는 본 발명의 방법에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.
제 2A 도를 참조하면, 실리콘 기판(21)에 트랜지스터(도시되지 않음)를 형성한 후 캐패서터를 형성하기 위해 전체구조 상부에 실리콘 산화막(22)을 소정두께로 형성한 후, 사진식각공정으로 하부 실리콘 산화막(22)을 식각하여 콘택홀을 형성한다.
제 2B 도를 참조하면, 전체구조 상부에 다결정 실리콘층(23)을 형성한 후, 상기 다결정 실리콘층(23) 상부에 하부전극 마스크인 감광막 패턴(24)을 형성한 다음 사진식각공정을 통하여 주변회로부분에 위치한 하부 다결정 실리콘층(23)을 식각하여 제거하고, 셀영역에는 다결정실리콘층(23) 패턴이 남도록한다.
제 2C 도를 참조하면, 상기 감광막 패턴(24)을 제거한 후 3차원 구조의 캐패시터를 형성하기 위한 실리콘 산화막(25)을 상기 구조의 전면에 소정두께로 형성한다.
제 2D 도를 참조하면, 상기 실리콘 산화막(25) 상부에 감광막 패턴(26)을 형성한 후, 상기 감광막 패턴(26)을 마스크로 하여 하부의 실리콘 산화막(25)과 다결정 실리콘층(23)을 식각한다.
이때, 주변회로 영역의 실리콘 산화막(22)은 식각되지 않도록 하고, 상기 셀영역의 다결정실리콘층(23) 패턴 상부에도 남도록한다.
제 2E 도를 참조하면, 상기 감광막 패턴(26)을 제거한 후, 전체구조 상부에 다결정 실리콘을 증착한 후 전면을 건식식각하여 노출된 다결정 실리콘층(23) 패턴 및 실리콘 산화막(25)의 측벽에 걸쳐지는 다결정 실리콘 스페이서(27)를 형성한다.
제 2F 도를 참조하면, 주변회로영역의 상부에 감광막 패턴(28)을 형성한 다음 사진식각공정을 이용하여 셀영역의 실리콘 산화막(25)을 식각하여 제거한다.
제 2G 도를 참조하면, 상기 감광막 패턴(28)을 제거한 후 캐패시터의 유전체 막(29)를 증착하고, 그 상부에 다결정 실리콘(31)을 소정두께로 증착한다.
제 2H 도를 참조하면, 셀영역의 상부에 감광막 패턴(32)을 형성한 후, 상기 감광막 패턴(32)을 사용하여 사진식각공정으로 주변회로영역에 위치한 다결정 실리콘층(31)을 제거한다.
제 2I 도를 참조하면, 상부의 감광막 패턴(32)을 제거한 후, 전체구조 상부에 절연막(33)을 형성한다.
상기 절연막(33) 형성후에는 셀영역과 주변회로영역에 단차가 거의 없어 후속공정이 용이하게 된다.
이상 상술한 바와같이 반도체 소자의 캐패시터 형성시 주변회로영역에 있는 산화막이 식각되지 않고 잔류하도록 함으로써 셀영역과 주변회로 영역간의 단차를낮추어 후속공정의 진행을 보다 용이하게 할 수 있다.
제 1 도는 종래의 기술에 따라 캐패시터를 형성한 상태의 단면도
제 2A 도 내지 제 2I 는 본 발명의 방법에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도
< 도면의 주요부분에 대한 부호의 설명 >
1, 21 : 실리콘 기판 2, 5, 33 : 절연막
3 : 하부전극 4 : 상부전극
22, 25 : 실리콘 산화막 23, 31 : 다결정 실리콘층
24, 26, 28, 32 : 감광막 패턴 27 : 다결정 실리콘 스페이서
29 : 유전체막
Claims (1)
- 셀영역과 주변회로영역을 구비하는 실리콘 기판에 트랜지스터를 형성하는 공정과,전체구조 상부에 제 1 실리콘 산화막을 소정두께로 형성하는 공정과,상기 제 1 실리콘 산화막을 사진 식각하여 콘택홀을 형성하는 공정과,전체구조 상부에 다결정실리콘층을 증착하는 공정과,상기 다결정실리콘에서 셀영역의 전하저장전극으로 예정되어있는 부분상에 제1 감광막 패턴을 형성하고, 사진식각공정에 의해 주변회로영역과 셀영역에서 감광막 패턴에 의해 노출된 다결정실리콘층을 식각하여 다결정실리콘층 패턴을 형성하는 공정과,상기 제1 감광막 패턴을 제거하는 공정과,전체구조 상부에 캐패시터 형성을 위한 제 2 실리콘 산화막을 형성하는 공정과,상기 제 2 실리콘 산화막 상부에 제2 감광막 패턴을 형성하되, 상기 다결정 실리콘층 패턴과 주변회로영역의 상부에 형성하는 공정과,상기 제2 감광막 패턴을 마스크로 하여 하부의 제 2 실리콘 산화막을 식각하여 상기 다결정실리콘층 패턴과 주변회로영역 상에 제2 실리콘 산화막 패턴을 형성하는 공정과,상기 제2 감광막 패턴을 제거하는 공정과,상기 다결정 실리콘 패턴과 제 2 실리콘 산화막의 측벽에 다결정 실리콘 스페이서를 형성하는 공정과,상기 셀영역의 제 2 실리콘 산화막 패턴을 제거하는 공정과,상기 구조의 전면에 캐패시터의 유전체막을 형성하는 공정과,상기 셀영역의 유전체막상에 다결정실리콘층 패턴을 형성하는 공정을 구비하는 반도체 소자의 제조방법.
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| KR1019960038557A KR100419748B1 (ko) | 1996-09-06 | 1996-09-06 | 반도체소자의제조방법 |
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Citations (7)
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1996
- 1996-09-06 KR KR1019960038557A patent/KR100419748B1/ko not_active IP Right Cessation
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| KR19980020187A (ko) | 1998-06-25 |
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