KR100248822B1 - 다중 트렌치형 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 실리콘 기판(1)상에 제1트렌치를 형성한 다음, 산화막을 증착 및 식각하는 제1단계, 게이트 전극(워드라인)이 되는 제1폴리실리콘막(4)을 소정의 크기로 형성한 다음, 게이트전극 측벽에 스페이서 산화막(6)과, 제1불순물 이온주입영역(5)을 형성하는 제2단계, 전이금속을 선택증착한 다음 열처리하여 실리사이드(7)를 형성하는 제3단계, 전체구조 상부에 제2산화막(8)을 증착한 다음 소정 패턴의 감광막(9)을 형성한 후 비등방성 식각하는 제4단계, 상기 제1트렌치 주위에 적어도 하나 이상의 트렌치를 형성한 다음, 불순물 도핑된 제2폴리실리콘막(10)을 형성하는 제5단계, 상기 제2폴리실리콘막(10)을 비등방성 식각하여 상기 제2트렌치 측벽에 제2폴리 실리콘을 남기고, 상기 제2트렌치 바닥에 소정의 불순물을 이온주입하여 제2불순물 이온주입영역(11)을 형성하여 전하저장전극을 형성하는 제6단계 및, 전체구조 상부에 유전체막(12)을 형성한 다음, 플레이트전극(13)을 형성하는 제7단계를 포함하여 이루어짐으로써, 다중 트렌치 형성에 의한 고도의 소자간 격리 및 캐패시터 유효 면적 증대효과와, 아울러 자기 정렬된 폴리사이드 구조를 갖는 게이트 전극의 형성으로 동작속도가 빨라지는 효과를 얻을 수 있다.

Description

다중 트렌치형 캐패시터 제조방법

제1도는 종래 방법에 따라 형성된 캐패시터 단면도.

제2도는 본 발명의 실시예에 따른 트랜치형 캐패시터 제조공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 제 1 산화막

3 : 게이트산화막 4 : 제1폴리실리콘막

5 : 제1불순물 이온주입영역 6 : 스페이서 산화막

7 : 실리사이드 8 : 제2산화막

9 : 감광막 10 : 제2폴리실리콘막

11 : 제2불순물 이온주입영역 12 : 유전체막

13 : 플레이트전극

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 자기정렬된 폴리사이드 구조의 케이트 전극에 의한 고속동작 및, 다중트렌치에 의한 고도의 소자간 격리와 캐패시터의 유효면적 극대화를 실현하는 다중 트랜치형 캐패시터 제조방법에 관한 것이다.

종래의 트렌치형 구조 캐패시터의 구조는 도면 제1도와 같고, 여기서 도면 부호1은 실리콘 기판, 4는 게이트전극, 5은 불순물 이온 주입영역, 12는 유전체막, 13은 플레이트전극, 15는 P-웰, 16은 필드산화막, 17은 비트라인을 각각 나타낸다. 도시된 바와 같이 트랜치를 형성하여 플레이트전극을 형성함으로써 기판 상부에서의 캐패시터 용량증대의 한계를 어느 정도 극복할 수 있다.

그러나, 상기 종래의 트랜치 구조 캐패시터는 P-웰(15)을 형성하여 트랜치간의 격리를 효과적으로 이루려 하였지만, 플레이트전극(13)과 유전체막(12) 및 P-웰(15)이 기생 트랜지스터를 형성하여 래치업(latch-up) 현상을 초래함으로써 많은 누설전류가 흐르게 되고, 심할 경우 소자가 파괴되는 문제점이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 소자간 격기도를 극대화함과 아울러 고속동작 가능한 다중 트렌치형 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명인 다중 트랜치형 캐패시터 제조방법은 실리콘 기판 상에 제1트렌치를 형성한 다음, 산화막을 증착 및 식각하는 제1단계, 게이트 전극(워드라인)이 되는 제1폴리실리콘막을 소정의 크기로 형성한 다음, 게이트전극 측벽에 스페이서 산화막과 제1불순물 이온주입영역을 형성하는 제2단계, 전이금속을 선택증착한 다음 열처리하여 실리사이드를 형성하는 제3단계, 전체구조 상부에 제2산화막을 증착한 다음 소정 패턴의 감광막을 형성한 후 비등방성 식각하는 제4단계, 상기 제1트렌치주위에 적어도 하나 이상의 트렌치를 형성한 다음, 불순물 도핑된 제2폴리실리콘막을 형성하는 제5단계, 상기 제2폴리실리콘막을 비등방성 식각하여 상기 제2트렌치 측벽에 제2폴리실리콘을 남기고, 상기 제2트렌치 바닥에 소정의 불순물을 이온주입하여 제2불순물 이온주입영역을 형성하여 전하저장전극을 형성하는 제6단계 및, 전체구조 상부에 유전체막을 형성한 다음, 플레이트전극을 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 한다.

이하,첨부된 도면 제2도를 참조하여 본 발명을 상술하면, 제2도는 트랜치형 캐패시터 제조공정 단면도이다.

제2a도는 다음 실리폰 기판(1)상에 1 내지 5㎛ 깊이의 제1트랜치를 형성한 다음, 피복성이 우수한 산화막을 증착한 다음, 산화막 식각 공정을 실시하여 상기 제1트렌치 내부의 제1산화막(2)과 게이트산화막(3)을 형성한 단면도이다.

제2b도는 게이트 전극 및 워드라인이 되는 제1폴리실리콘막(4)을 소정의 크기로 형성한 다음, 게이트전극 측면에 형성되는 스페이서 산화막(6)과 LDD(Lightly Doped Drain) 구조의 제1불순물 이온주입영역(5)을 형성한 단면도이다.

제2c도는 전이금속인 텅스텐을 상기 제1폴리실리콘막(4)과 제1불순물 이온주입영역(5)에 선택증착한 다음 열처리하여 실리사이드(7)를 형성한 단면도이다.

제2d도는 전체구조 상부에 제2산화막(8)을 증착한 다음, 소정 패턴의 감광막(9)을 형성한 후 비등방성 식각하여 상기 제1산화막(2)과 제1불순물 이온주입영역(5)상의 실리사이드(7)가 드러나도록한 단면도이다.

제2e도는 상기 감광막(9)과 제1산화막(3)을 식각 정지층으로 하여 상기 제1트렌치 주위에 제2트렌치를 형성한 다음 감광막(9)을 제거하고 인(phosphorus)이온이 도핑된 제2폴리실리콘막(10)을 증착한 단면도이다. 여기서, 감광막(9)을 제거한 다음, 상기 제1산화막(2)과 제2산화막(8)을 식각 정지층으로 하여 제2트렌치를 형성한 후 불순물이 도핑된 제2폴리실리콘막(10)을 형성하는 방법도 가능하다.

제2f도는 상기 제2폴리실리콘막(10)을 비등방성 식각하여 상기 제2트렌치 측벽에 제2폴리실리콘을 남겨 전하저장전극을 형성한 다음, 상기 제2트렌치 바닥에 소정의 N형 불순물을 이온주입하여 제2불순물 이온주입영역(11)을 형성한 단면도이다.

제2g도는 유전체막(12)을 형성한 다음, 플레이트전극(13)을 형성한 단면도이다.

상기와 같이 이루어지는 본 발명인 다중 트렌치형 캐패시터 제조방법은, 다중 트렌치 형성 의한 고도의 소자간 격리 및 캐패시터 유효 면적 증대 효과와, 아울러 자기 정렬된 폴리사이드 구조를 갖는 게이트 전극의 형성으로 동작속도가 빨라지는 효과를 얻을 수 있다.

Claims (8)

1. 반도체 소장의 다중 트렌치형 캐패시터 제조방법에 있어서, 실리콘 기판(1) 상에 제1트렌치를 형성한 다음, 산화막을 증착 및 식각하는 제1단계, 게이트 전극(워드라인)이 되는 제1폴리실리콘막(4)을 소정의 크기로 형성한 다음, 게이트전극 측벽에 스페이서 산화막(6)과 제1불순물 이온주입영역(5)을 형성하는 제2단계, 전이금속을 선택증착한 다음 열처리하여 실리사이드(7)를 형성하는 제3단계, 전체구조 상부에 제2산화막(8)을 증착한 다음 소정 패턴의 감광막(9)을 형성한 후 비등방성 식각하는 제4단계, 상기 제1트렌치 주위에 적어도 하나 이상의 트렌치를 형성한 다음, 불순물 도핑된 제2폴리실리콘막(10)을 형성하는 제5단계, 상기 제2폴리실리콘막(10)을 비등방성 식각하여 상기 제2트렌치 측벽에 제2폴리실리콘을 남기고, 상기 제2트렌치 바닥에 소정의 불순물을 이온주입하여 제2불순물 이온주입영역(11)을 형성하여 전하저장전극을 형성하는 제6단계 및, 전체구조 상부에 유전체막(12)을 형성한 다음, 플레이트전극(13)을 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1단계의 제1트렌치 깊이가 1 내지 5 마이크로미터 인것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1단계는 산화막을 증착하고 에치백함으로써 제1트렌치 내부의 제1산화막(2)과 게이트 산화막(3)을 형성하는 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
4. 제1항에 있어서, 상기 3단계의 전이금속이 텅스텐(W)인 것을 특징으로 하는 다중 트렌치형 캐패시저 제조방법.
5. 제1항에 있어서, 상기 제5단계는 상기 감광막(9)과 제1산화막(2)을 식각 정지층으로 하여 상기 제1트렌치 주위에 제2트렌치를 형성한 다음 감광막(9)을 제거하고 불순물이 도핑된 제2폴리실리콘막(10)을 증착하여 이루어지는 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
6. 제1항 또는 제5항에 있어서, 상기 제2폴리실리콘막(10)에 도핑된 불순물이 인(phosphorus)이온인 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
7. 제1항에 있어서, 상기 제6단계의 이온주입되는 불순물이 N형 불순물인 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.
8. 상기 제5단계는 감광막(8)을 제거한 다음, 상기 제1산화막(2)과 제2산화막(8)을 식각 정지층으로 하여 제2트렌치를 형성한 후 불순물이 도핑된 제2폴리실리콘막(10)을 형성하는 것을 특징으로 하는 다중 트렌치형 캐패시터 제조방법.