KR100247604B1 - 디지탈 전압 시프터 및 이를 이용한 시스템 - Google Patents

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비. 제이. 올슨, 로버트 에프. 도너후
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Abstract

디지탈 전압 시프터(101)는 제1 전압에서 데이타 논리적 하이 신호를 수신하 기 위한 입력, 참 출력, 및 보상 출력을 포함하도록 제공된다. 제1 전압과는 상이한 제2 전압을 제공하며, 입력 버퍼의 참 출력에 연결된 제1 입력 및 입력 버퍼의 보상 출력에 연결된 제2 입력을 가지고 있는 전압 공급원에 응답하여 작동하는 정적 랜덤 억세스 메모리 셀(220)이 또한 포함된다. 제2 전압 공급원에 응답하여 작동하고, 메모리 셀의 출력에 연결된 출력 구동기(230)가 또한 포함되며, 출력 구동기는 제2 전압에서 수신된 논리 신호를 출력한다.

Description

디지탈 전압 시프터 및 이를 이용한 시스템
제1도는 전압 시프팅이 요구되는 전형적인 전자 시스템의 기능적 블럭도.
제2도는 본 발명에 의한 디지탈 전압 시프터의 전자 회로의 개략도.
제3도는 본 발명에 의한 제2디지탈 전압 시프터의 전자 회로의 개략도.
제4도는 제3도의 전압 시프터를 이용한 양방향성 레벨 시프팅 버퍼의 기능적인 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
200 : 입력 버퍼부 210 : 부하부
220 : 정적 랜덤 억세스 메모리 셀 230 : 출력 구동기부
300 : 전압 시프터 400 : 양방향 레벨 시프팅 버퍼
본 발명은 일반적으로 전자 소자 및 시스템에 관한 것으로, 특히 디지탈 전압 시프터 및 이를 이용한 시스템에 관한 것이다.
많은 전자 시스템에서, 상이한 공급 전압에서 작동하는 회로간 혹은 소자간을 경유하는 신호의 전압 레벨을 시프팅하는 것이 필요하게 된다. 예를 들면, 디지탈 집적 회로는 3V의 전압 공급원과 결합하여 동작하는 코어 논리 회로 소자 및 5V의 전압 공급원과 결합하여 동작하는 관련 입/출력 회로 소자를 포함한다. 코어 논리 회로 소자로부터 입/출력 회로 소자까지의 논리적 하이 신호 출력은 약 3V가 되며, 그러므로 상기 논리적 하이 신호가 입력 전압 임계값 및 5V의 입/출력 회로 소자에서 요구되는 잡음 여유(noise immunity)에 맞도록 보장하기 위해 상향 시프팅이 요구된다. 상이한 방향으로는, 입/출력 회로 소자로부터 코어 논리 회로 소자까지 경유하는 논리적 하이 신호는 약 5V가 되며, 그러므로 코어 회로 소자가 최대 입력 전압을 넘지 않도록 보장하기 위해 하향 시프팅이 요구된다. 상향 및 하향의 전압 시프트가 요구되는 많은 예가 있다.
현재에 유용한 전압 시프팅 회로 소자는 일반적으로 아날로그로 설계되어 있다. 그런 아날로그 회로 소자, 특히 레티오드(ratioed) 변환기를 채택하는 아날로그회로 소자에서는 상당량의 전력이 소비된다. 대부분의 전자 회로 및 시스템에서의 전력 소비의 중요성을 감안할 때, 전력 소비를 최소화하도록 전압 시프팅 회로 소자 및 그 방법을 개선할 필요가 있다.
본 발명의 원리는 디지탈 전압 시프팅 회로 소자 및 시스템의 구성을 제공한다. 일반적으로, 본 발명에 의한 전압 시프팅 회로 소자는 입력 버퍼, 정적 랜덤 억세스 메모리 셀, 및 출력 구동기를 제공하여, 트랜지스터 게이트의 드웰링 확률(possibility of dwelling)을 줄여서 결론적으로 상당량의 전력의 소비량이 감소된다. 또한, 본 발명은 전압 시프터가 다중 버스에 연결되도록 고 임피던스 상태로 스위칭될 수 있는 출력을 갖는 전압 시프터의 구성을 제공한다.
본 발명의 제1 실시예에서, 제1 전압에서 데이타 논리적 하이 신호(logic high signals)를 수신하기 위한 입력, 참 출력(true output), 및 상보 출력을 가지고 있는 입력 버퍼를 가진 디지탈 시프터가 포함된다. 제1 전압과 상이한 제2 전압을 제공하는 전압 공급원에 응답하여 작동하며, 제1 입력이 입력 버퍼의 참 출력에 연결되고 제2 입력이 입력 버퍼의 상보 출력에 연결되는 정적 랜덤 억세스 메모리 셀이 제공된다. 제2 전압에 응답하여 작동하고 메모리 셀의 출력에 연결된 출력 구동기가 또한 포함되는데, 출력 구동기는 제2 전압에서 논리적 하이 신호를 출력한다.
본 발명에 의한 제2 실시예에서, 전압 시프터는 제1 전압에서 제2 전압까지 논리적 하이 데이타 신호의 전압을 시프트하기 위해 제공된다. 제1전압에서 데이타 신호를 수신하기 위한 제어 단자, 저 전압에 연결된 제1 전류 경로 단자 및 제2 전류 경로 단자를 가지고 있는 제1형의 제1트랜지스터가 포함된다. 또한, 데이타 신호를 수신하기 위한 입력을 가지고 있는 인버터가 포함된다. 인버터의 출력에 연결된 제어 단자, 제1 전류 경로 단자, 및 저 전압에 연결된 제2 전류 경로 단자를 가지고 있는 제1형의 제2 트랜지스터도 포함된다. 제2 전압을 공급하는 전압 공급원에 연결된 제1 전류 경로 단자 및 제1 트랜지스터의 제1 전류 경로 단자에 연결된 제어 단자를 가지고 있는 제2형의 제3 트랜지스터가 포함된다. 제3 트랜지스터의 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 저 전압에 연결된 제2 전류 경로 단자, 및 제1 트랜지스터의 제1 전류 경로 단자에 연결된 제어 단자를 가지고 있는 제1형의 제4 트랜지스터가 포함된다. 전압 공급원에 연결된 제1 전류 경로 단자, 제1 트랜지스터의 제1 전류 경로 단자에 연결된 제2 전류 경로 단자, 및 제2 트랜지스터의 제1 전류 경로 단자에 연결된 제어 단자를 가지고 있는 제2형의 제5 트랜지스터가 포함된다. 끝으로, 제5 트랜지스터의 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 저 전압에 연결된 제2 전류 경로 단자, 및 제2 트랜지스터의 제1 전류 경로 단자에 연결된 제어 단자를 가지고 있는 제1형의 제6 트랜지스터가 포함된다. 제5트랜지스터의 제2 전류 경로 단자 및 제6 트랜지스터의 제1 전류 경로 단자의 연결부위에서의 노드(node)는 메모리 셀 출력을 제공한다.
본 발명에 의한 제3 실시예에서, 제1 전압에서 데이타를 수신하기 위한 게이트 및 저전압에 연결된 제2 소스/드레인을 가지고 있는 제1 n-채널 트랜지스터를 가지고 있는 디지탈 전압 시프터가 포함된다. 제1 전압에서 데이타를 수신하기 위한 입력을 가진 인버터가 제공된다. 제2 n-채널 트랜지스터는 인버터의 출력에 연결된 게이트 및 저전압에 연결된 제1 소스/드레인을 가진다. 제2 전압을 제공하는 전압 공급원에 연결된 제1 소스/드레인 및 제1 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가진 제1 p-채널 트랜지스터가 포함된다. 제3 n-채널 트랜지스터는 제1 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 저전압에 연결된 제2 소스/드레인, 및 제1 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가진다. 제2 p-채널 트랜지스터는 전압 공급원에 연결된 소스/드레인, 제1 n-채널 트랜지스터의 제2 소스/드레인에 연결된 제2 소스/드레인, 및 제2 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가진다. 제4 n-채널 트랜지스터는 제2 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 저전압에 연결된 제2 소스/드레인, 및 제2 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가진다. 출력 구동기는 제2 p-채널 트랜지스터의 제2 소스/드레인과 제4 n-채널 트랜지스터의 제1 소스/드레인의 연결 부위의 노드에 연결된다.
본 발명의 원리는 전압 시프팅에 요구되는 전자 시스템에서 또한 실시된다. 그러므로, 본 발명에 의한 제3 실시예에 의하면, 제1 회로 소자가 제1 전압에서의 출력 신호에 동작하고, 제2 회로 소자가 제2 전압에서 신호를 수신하도록 동작하는 회로 소자를 포함한다. 전압 시프터는 제1 회로 소자에 연결된 입력 및 제2 회로 소자에 연결된 출력을 포함한다. 전압 시프터는 제1 전압에서의 제1 회로 소자로부터 신호를 수신하고 상기 신호를 제2 전압에서의 제2 회로 소자로 출력한다. 전압 시프터는 제1 회로 소자의 제1 전압에서 신호를 수신하기 위한 입력, 참 출력, 및 상보출력을 가지고 있는 입력 버퍼를 포함한다. 정적 랜덤 억세스 메모리 셀은 전압 시프터의 일부로서 제공되는데, 제2 전압을 제공하는 전압 공급원에 응답하여 동작하고, 입력퍼버의 참 출력에 연결된 제1 입력 및 입력 버퍼의 상보 출력에 연결된 제2 입력을 가진다. 전압 시프터는 또한 제2 전압에 응답하여 동작하며 메모리 셀의 출력에 연결된 출력 구동기를 포함하며, 출력 구동기는 제2 전압에서 제2 회로 소자로 신호를 출력한다.
본 발명의 원리를 실시하는 시스템 및 회로 소자는 종래 기술에 의한 소자에 비해 중요한 이점이 있다. 특히, 상기 회로 및 시스템은 현재 이용되는 아날로그 전압 시프팅 회로에 비해 훨씬 적은 전력을 이용한다. 또한, 본 발명의 원리는 높은 임피던스 상태로 절환될 수 있는 출력을 가지고 있는 전압 시프터의 구성을 제공하므로, 상기 전압 시프터는 다중 버스 시스템에 이용된다.
상기 설명은 본 발명의 특징 및 기술적 이점을 다소 광범위하게 순서대로 개괄했으므로, 아래의 본 발명의 상세한 설명은 더 잘 이해될 것이다. 본 발명의 추가적 특징 및 기술적 이점들이 아래에 설명되어 본 발명의 청구 범위의 요지를 이룬다. 당해 기술 분야의 숙련자라면 후술하는 첨부된 청구 범위처럼 본 발명의 기술사상의 개념과 범주를 벗어나지 않는 범위 내에서의 변경 및 수정예가 만들어질 수 있다는 것이 이해될 것이다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
본 발명의 원리와 이점은 동일 부분은 동일 부호로 표시된 제1도 내지 제3도에 의한 실시예를 참조할 때 가장 잘 이해된다.
제1도는 본 발명에 의한 디지탈 전압 시프터(101)를 채택하고 있는 디지탈 집적 회로 시스템(100)의 기능적 블럭도이다. 시스템(100)은 전압 시프터(101)의 이용을 도식적으로 나타내므로, 전압 시프터(101)의 이용은 상기 시스템에만 국한하지 않는다는 사실에 주목해야 한다. 전압 시프터(101)는 전압 시프터를 필요로 하는 다수의 소자, 회로, 및 시스템에 채택될 수 있다. 시스템(100)은 +3V 전력 공급원의 역할로 약 +3V의 전압 레벨에서 논리적 하이 디지탈 데이타를 출력하는 코어 프로세싱 회로 소자(102)를 포함한다. 코어 논리 회로 소자(102)는 시스템(100)의 주 데이타 프로세싱 기능을 수행한다. 시스템(100)은 또한 관련된 시스템, 회로 혹은 소자의 인터페이스를 제공하는 입/출력 회로 소자(103)를 포함한다. 디지탈 집적 회로 응용에서, I/O 회로 자(103)는 소자 접합 패드(device bond pads)와 데이타의 수신 및 전송을 한다. I/O 회로 소자(103)는 +5V 전력 공급원과 결합하여 작동하고, 약 +5V 레벨의 논리적 하이 데이타를 입력 및 출력한다. 설명을 위해, 데이타가 출력을 위해 코어 회로 소자(102)로부터 I/O 회로 소자(103)로 전송된다고 가정하자. 상기 경우에, 전압 시프터(101)는 +3V 논리적 하이 신호를 I/O 회로 소자(103)에서 요구되는 입력 전압 임계치에 맞도록 +5V 레벨로 상향 시프트한다. 아래 설명에서 분명한 것처럼, +5V 레벨에서 I/O 회로 소자(102)로부터 코어 논리 회로 소자가 요구하는 +3V 레벨로 전송되는 신호를 하향 시프트하는 데 또한 이용될 수 있다.
제2도는 전압 시프터(101)의 양호한 실시예에 의한 전자 회로의 개략도이다. 전압 시프터(101)는 일반적으로 입력 버퍼부(200), 부하부(210), 정적 랜덤 억세스 메모리 셀(SRAM cell,220), 및 출력 구동기부(230)를 포함한다. 각 부들은 아래에 상세히 설명된다. 그러나, 도면에서 도시된 트랜지스터의 형태와 전압은 실시예의 선택에 따라 변할 수 있다는 것을 인식해야 한다. 또한, 제2도에서 도시된 전압 시프터(101)의 실시예는 공급 전압 접속점에 의해 데이타 스트림의 전압 레벨이 상향 혹은 하향 시프트 하도록 이용된다는 것을 인식해야 한다.
입력 버퍼부(200)는 n-채널 트랜지스터(201, 202, 및 203) 및 p-채널 트랜지스터(204)를 포함한다. n-채널 트랜지스터(201, 202, 및 203) 및 p-채널 트랜지스터(204)의 게이트는 입력 신호원에 데이타에 연결되는데, 여기에서, 데이타가 코어 논리회로 소자(102)에서 I/O 회로 소자(103)까지 전달되는 일예에 있어서는 시스템(100)이 코어 논리 소자(102)이다. 각 n-채널 트랜지스터(201 및 203)의 한 소스/드레인은 SRAM부(220)에 연결되어 있다[이들 트랜지스터(201,203)의 소스/드레인 단자는 각각 입력 버퍼부(200)의 상보 및 참 출력을 포함한다]. p-채널 트랜지스터(204)의 한 소스/드레인 및 탱크는 공압 공급원(B)[시스템(100)에서 전압 상향 시프팅의 경우 3V]에 연결되어 있다. p-채널 트랜지스터(204)의 다른 소스/드레인 및 n-채널 트랜지스터(202)의 다른 소스/드레인은 서로 연결되어 n-채널 트랜지스터(203)의 게이트에 연결된다[트랜지스터(202 및 204)는 인버터를 형성하는 데, 그들과 연결된 게이트는 인버터의 입력이 되고 그들과 연결된 소스/드레인은 인버터의 출력이 된다]. n-채널 트랜지스터(201, 202, 및 203)의 다른 소스/드레인은 VSS(영 전압) 혹은 접지에 연결된다. 전압 공급원(B)의 전압이 전압 공급원(A)보다 작을 경우, 트랜지스터(201, 202, 및 203)의 임계 전압(VL)은 트랜지스터(202)/트랜지스터(204) 인버터에 대한 전압(B/2)의 절환점을 고려하도록 양호하게 선정된다.
부하부(210)는 p-채널 트랜지스터 및 n-채널 트랜지스터를 포함한다. p-채널 트랜지스터의 소스/드레인 및 탱크는 전압 공급원(A)[시스템(100)에서의 전압의 상향 시프트의 경우 +5V볼트]에 연결된다. n-채널 트랜지스터(212)의 양 소스/드레인은 VSS(영 전압) 혹은 접지에 연결된다. 두 부하 트랜지스터(211 및 212)의 게이트는 서로 연결되어 SRAM부(220)에 연결된다.
SRAM부(220)는 한 쌍의 p-채널 트랜지스터(221,222) 및 한 쌍의 n-채널 트랜지스터(223,224)를 포함한다. 각 p-채널 트랜지스터(221,222)의 한 소스/드레인 및 탱크는 전압 공급원(A)에 연결된다. p-채널 트랜지스터의 다른 소스/드레인은 부하부(210)의 트랜지스터(211 및 212)의 게이트, n-채널 트랜지스터(223)의 한 소스/드레인, 입력 버퍼부(200)의 참 출력, 및 트랜지스터(222 및 224)의 게이트에 연결되어 있다. p-채널 트랜지스터(222)의 다른 소스/드레인은 출력 구동부(230), n-채널 트랜지스터의 한 소스/드레인, 입력 버퍼(200)의 상보 출력, 및 트랜지스터(221 및 223)의 게이트에 연결되어 있다. n-채널 트랜지스터(223 및 224)는 접지(VSS, 혹은 영전압)에 연결되어 있다. 트랜지스터(211 및 212)의 게이트는 SRAM부(220)로의 한 입력을 이루고, 트랜지스터(222 및 224)의 게이트는 다른 입력을 이룬다.
출력 구동기부(230)는 p-채널 트랜지스터(231) 및 n-채널 트랜지스터(232)를 포함한다. 각 p-채널 트랜지스터(231)의 한 소스/드레인 및 탱크가 전압 공급원(A)에 연결된다. 트랜지스터(231)의 다른 소스/드레인이 n-채널 트랜지스터(232)의 한 소스/드레인에 연결되는 데, 이 연결은 전압 시프터(101)의 출력을 제공한다. n-채널 트랜지스터(232)의 다른 소스/드레인이 접지에 연결된다. 트랜지스터(231 및 232)의 게이트가 트랜지스터(222 및 224)의 소스/드레인[SRAM부(220)의 출력]에 연결된다.
제2도에서, 전압 시프터의 실시예의 동작이 설명된다. 입력(데이타 입력)에서 논리적 하이 신호가 수신되면, n-채널 트랜지스터(201, 및 202)는 온이 되고 트랜지스터(203 및 204)는 오프가 된다. 트랜지스터(201)가 온이 될때, SRAM부(220)의 p-채널 트랜지스터(221)의 게이트는 풀 다운되고(pull down), 트랜지스터(221)은 온이 된다. 트랜지스터(201)와 함께 트랜지스터(224)는 출력 구동기 트랜지스터(231)의 게이트를 풀 다운시킨다. 트랜지스터(231)이 온 되고 출력(데이타 출력)은 거의 전압 공급원(B)이 전압까지 풀(pull)된다.
논리적 로우(low) 신호가 입력(데이타 입력)에서 수신되면, 입력 버퍼(200)의 트랜지스터(201 및 202)는 오프되고, 트랜지스터(203 및 204)는 온 된다. 트랜지스터(203)이 온 일때, 트랜지스터(222)의 게이트는 로우로 풀되므로 트랜지스터(222)는 온 된다. 트랜지스터를 통과하는 전압 공급원(A)의 전압이 n-채널 출력 구동기 트랜지스터(232)를 온시키고, 출력(데이타 출력)은 로우가 된다. 또한, n-채널 트랜지스터(223)이 온이 되면 트랜지스터(222)에 게이트가 풀 다운되게 돕는다.
제2도에서, 전압 시프터(101)의 실시예는 전력 공급원의 경계를 교차하는 단방향 버스를 구동하도록 이용된다. 상기에서 설명된 것처럼, 제2도의 회로는, 공급원 A 및 공급원 B에 의해 제공된 전압에 의해, 단방향 버스를 통해서 코어 회로 소자(102)에서 I/O 회로 소자(103)로 보내는 데이타의 전압을 상향 시프트하거나, 단방향 버스를 통해서 I/O 회로 소자(103)에서 코어 회로 소자(102)로 보내는 데이타의 전압을 하향 시프트하도록 이용된다. 그러나, 제3도에 도시된 전압 시프터 실시예(130)는 전력 공급원의 경계를 교차하는 다중 버스의 전압을 시프트하는 데 이용된다.
제3도의 전압 시프터(300)에서, 추가적 p-채널 트랜지스터(301) 및 추가적 n-채널 트랜지스터(302)가 출력 구동부(230)에 포함된다. 트랜지스터(301)는 전압 공급원(A)에 연결된 소스/드레인, 트랜지스터(231)에 연결된 다른 소스/드레인, 및 제어 신호()에 연결된 게이트를 포함한다. 트랜지스터(302)는 트랜지스터(232)에 연결된 소스/드레인, 접지에 연결된 상이한 소스/드레인, 및 제어 신호()의 부값()에 연결된 게이트를 포함한다.
제2 소자가 버스를 구동하는 동안, 데이타 출력은 높은 임피던스 상태를 유지하므로, 전압 시프터(300)의 출력 구동부(230)는 데이타 출력(DATA OUT)이 다중버스에 연결하게 한다. 특히, ()이 하이[즉, 전압 공급원(A)의 전압과 동일한 전압]로 설정되고, ()이 로우로 설정되면, 출력(DATA OUT)은 높은 임피던스 상태로 된다. 제어 신호()는 로우이고()이 하이이면, 출력(DATA OUT)은 상기에서 설명된 바와 같이 트랜지스터(231 및 232)에 의해 제어된다.
제4도는, 제각기 제3도의 실시예에 따라 구성된 한 쌍의 전압 시프터(401 및 402)를 포함하는 양방향 레벨 시프팅 버퍼(400)를 도시한다. 도시를 위해, 버퍼(400)는 5V 데이타 버스(403) 및 3V 데이타 버스(404)를 인터페이스하는 것으로 가정된다. 클락 A가 5V로, 클락A 바가 0V로, 클락B가 0V로, 클락B 바가 3V로 설정되면, 5V 버스(403)에서 수신된 데이타는 3V로 하향 시프트되고 3V 버스(404)로 전송된다.
본 발명의 실시예는 종래 기술에 의한 전압 시트프 회로 및 방법에 비해 상당히 중요한 이점을 제공한다. 특히, 디지탈 기술의 이용으로 트랜지스터 게이트의 드웰링 확률을 줄이고 다량의 전력 소비를 줄인다. 더우기, 본 발명의 원리는 고임피던스 상태로 절환되고 출력을 가진 전압 시프터를 제공하여, 그래서 전압 시프터는 다중 버스에 연결된다.
본 발명 및 그 이점이 상세히 설명되었지만, 당해 기술 분야의 숙련자라면 후술하는 첨부된 청구 범위처럼 본 발명의 기술사상의 개념과 범주를 벗어나지 않는 범위 내에서의 변경 및 수정예가 만들어질 수 있다는 것이 이해될 것이다.

Claims (23)

  1. 디지탈 전압 시프터에 있어서; 제1 전압에서 데이타 논리적 하이 신호들을 수신하기 위한 입력, 참 출력, 및 상보 출력을 가지고 있는 입력 버퍼; 상기 제1 전압과 상이한 제2 전압을 제공하는 전압 공급원에 응답하여 동작하는 정적 랜덤 억세스 메모리 셀 - 상기 정적 랜덤 메모리 셀은 상기 전압 공급원에 연결된 제1 소스/드레인, 및 상기 입력 버퍼의 상기 상보 출력에 연결된 게이트를 가지는 제1형의 제1 트랜지스터, 상기 제1 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 저전압에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 상보 출력에 연결된 게이트를 가지는 제2형의 제2 트랜지스터, 상기 전압 공급원에 연결된 제1 소스/드레인, 상기 입력 버퍼의 상기 상보 출력에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 참출력에 연결된 게이트를 가지는 상기 제1형의 제3 트랜지스터, 및 상기 제3 트랜지스터의 상기 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 참출력에 연결된 게이트를 가지는 상기 제2형의 제4 트랜지스터를 포함하되, 상기 제3 트랜지스터의 상기 제2 소스/드레인과 상기 제4 트랜지스터의 상기 제1 소스/드레인의 연결부에 있는 노드(node)가 상기 메모리 셀 출력을 구비함 -; 및 상기 제2 전압에 응답하여 동작하고, 상기 메모리 셀의 상기 출력에 연결되어 있으며, 상기 제2 전압에서 상기 논리적 하이 신호를 출력하는 출력 구동기를 포함하는 디지탈 전압 시프터.
  2. 제1항에 있어서, 상기 입력 버퍼는 상기 신호를 수신하기 위한 게이트, 상기 상보 출력을 제공하는 제1 소스/드레인, 및 저전압에 연결된 제2 소스/드레인을 가지고 있는 제1 트랜지스터; 상기 신호들을 수신하기 위한 입력을 갖는 인버터; 및 상기 인버터의 출력에 연결된 게이트, 상기 참 출력을 제공하는 제1 소스/드레인, 및 상기 저전압에 연결된 제2 소스/드레인을 가지고 있는 제2 트랜지스터를 포함하는 전압 시프터.
  3. 제2항에 있어서, 상기 인버터는 각기 상기 신호들을 수신하기 위한 게이트를 가지고 있는 제1형의 제1 트랜지스터 및 제2형의 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 상기 제1 전압에서 출력하는 전압 공급원에 연결된 제1 소스/드레인, 및 상기 제2 트랜지스터의 제1 소스/드레인에 연결된 제2 소스/드레인을 가지며, 상기 제2 트랜지스터는 상기 저전압에 연결된 제2 소스/드레인을 가지는 전압 시프터.
  4. 제1항에 있어서, 상기 전압 공급원에 연결된 제1 및 제2 소스/드레인을 가지는 상기 제1형의 제1 트랜지스터; 및 상기 저전압에 연결된 제1 및 제2 소스/드레인과, 부하의 상기 제1 트랜지스터의 게이트 및 상기 메모리 셀의 상기 제1 트랜지스터의 상기 제2 소스/드레인에 연결된 게이트를 가지는 상기 제2형의 제2 트랜지스터를 포함하는 부하를 더 포함하는 전압 시프터.
  5. 제3항에 있어서, 상기 제1형의 상기 제1 트랜지스터는 p-채널 트랜지스터를 포함하고, 상기 제2형의 상기 제2 트랜지스터는 n-채널 트랜지스터를 포함하는 전압 시프터.
  6. 제1항에 있어서, 상기 제1형의 상기 트랜지스터는 p-채널 트랜지스터를 포함하고, 상기 제2형의 상기 트랜지스터는 n-채널 트랜지스터를 포함하는 전압 시프터.
  7. 제1항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 제1 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 상기 제1형의 제1 출력 트랜지스터; 및 상기 제1 트랜지스터의 제2 소스/드레인에 연결된 제1 소스 드레인, 저전압에 연결된 제2 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 상기 제2형의 제2 출력 트랜지스터를 포함하되, 상기 제1 트랜지스터의 상기 제2 소스/드레인과 상기 제2 트래지스터의 상기 제1 소스/드레인과의 연결부에 있는 노드가 전압 시프터 출력을 포함하는 전압 시프터.
  8. 제1항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 제1 소스/드레인, 및 제1 제어 신호원에 연결된 게이트를 가지는 상기 제1형의 제1 출력 트랜지스터; 상기 제1 출력 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 상기 제1형의 제2 출력 트랜지스터; 상기 제2 출력 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 상기 제2형의 제3 출력 트랜지스터 - 상기 제2 출력 트랜지스터의 상기 제2 소스/드레인과 상기 제3 출력 트랜지스터의 상기 제1 소스/드레인의 연결부에 있는 노드는 전압 시프트 출력을 포함함-; 및 상기 제3 출력 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 제2 제어 신호원에 연결된 게이트를 가지는 상기 제2형의 제4 출력 트랜지스터를 포함하는 전압 시프터.
  9. 제8항에 있어서, 상기 제2 제어 신호원에 의해 생성되는 제어 신호는 상기 제1 제어 신호원에 의해 생성되는 제어 신호의 상보값인 전압 시프터.
  10. 논리적 하이 데이타 신호들의 전압을 제1 전압에서 제2 전압으로 시프트하기 위한 전압 시프터에 있어서; 상기 제1전압에서 상기 신호를 수신하기 위한 제어 단자, 제1 전류 경로 단자, 및 저전압에 연결된 제2 전류 경로 단자를 가지는 제1형의 제1트랜지스터; 상기 신호들을 수신하기 위한 입력을 가지고 있는 인버터; 상기 인버터의 출력에 연결된 제어 단자, 제1 전류 경로 단자, 및 상기 저전압에 연결된 제2 전류 경로 단자를 가지는 상기 제1형의 제2 트랜지스터; 상기 제2 전압을 제공하는 전압 공급원에 연결된 제1 전류 경로 단자, 및 상기 제1 트랜지스터의 상기 제1 전류 경로 단자에 연결된 제어 단자를 가지는 제2형의 제3 트랜지스터; 상기 제3 트랜지스터의 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 상기 저전압에 연결된 제2 전류 경로 단자, 및 상기 제1 트랜지스터의 상기 제1 전류 경로 단자에 연결된 제어 단자를 가지는 상기 제1형의 제4 트랜지스터; 상기 전압 공급원에 연결된 제1 전류 경로 단자, 상기 제1 트랜지스터의 상기 제1 전류 경로 단자에 연결된 제2 전류 경로 단자, 및 상기 제2 트랜지스터의 상기 제1 전류 경로 단자에 연결된 제어 단자를 가지는 상기 제2형의 제5 트랜지스터; 상기 제5 트랜지스터의 상기 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 상기 저전압에 연결된 제2 전류 경로 단자, 및 상기 제2 트랜지스터의 상기 제1 전류 경로 단자에 연결된 제어 단자를 가지는 상기 제1형의 제6 트랜지스터를 포함하되, 상기 제5 트랜지스터의 상기 제2 전류 경로 단자와 상기 제6 트랜지스터의 상기 제1 전류 경로 단자의 연결부에 있는 상기 전압 시프터의 비구동 출력을 구비하는 전압 시프터.
  11. 제10항에 있어서, 상기 트랜지스터들은 전계 효과 트랜지스터를 포함하고, 상기 제어 단자는 게이트를 포함하며, 상기 전류 경로 단자는 소스/드레인을 포함하는 전압 시프터.
  12. 제10항에 있어서, 상기 제1형의 상기 트랜지스터 각각은 상기 각각의 제어 단자에 양의 전압을 인가함에 응답하여 상기 각각의 제1 및 제2 전류 경로 단자 사이에 전류가 도전하도록 동작하는 전압 시프터.
  13. 제12항에 있어서, 상기 각각의 트랜지스터는 n-형 전계 효과 트랜지스터를 포함하는 전압 시프터.
  14. 제10항에 있어서, 상기 제2형의 상기 트랜지스터 각각은 상기 각각의 제어 단자에 약 영 볼트의 전압을 인가함에 응답하여 상기 각각의 제1 및 제2 전류 경로 단자 사이에 전류가 도전하도록 동작하는 전압 시프터.
  15. 제14항에 있어서, 상기 제2형의 상기 각각의 트랜지스터는 p-채널 전계 효과 트랜지스터를 포함하는 전압 시프터.
  16. 제10항에 있어서, 상기 전압 공급원에 연결된 제1 전류 경로 단자, 및 상기 전압 시스터의 상기 비구동 출력에 연결된 제어 단자를 가지는 상기 제2형의 제1 출력 트랜지스터; 및 상기 제1 출력 트랜지스터의 제2 전류 경로 단자에 연결된 제 1 전류 경로 단자, 상기 저전압에 연결된 제2 전류 경로 단자, 및 상기 전압 시프터의 상기 비구동 출력에 연결된 게이트를 가지는 상기 제1형의 제2 출력 트랜지스터를 포함하는 출력 구동기를 더 포함하되, 상기 제2 출력 트랜지스터의 상기 제1 전류 경로 단자와 상기 제2 출력 트랜지스터의 상기 제2 전류 경로 단자의 연결부에 있는 노드가 구동 전압 시프트 출력을 구비하는 전압 시프터.
  17. 제10항에 있어서, 상기 전압 공급원에 연결된 제1 전류 경로 단자, 및 제1 제어 신호원에 연결된 제어 단자를 가지는 상기 제2형의 제1 출력 트랜지스터; 상기 제1 출력 트랜지스터의 제2 전류 경로 단자에 연결된 제 1 전류 경로 단자, 및 상기 전압 시프터의 상기 비구동 출력에 연결된 제어 단자를 가지는 상기 제1형의 제2 출력 트랜지스터; 상기 제2 출력 트랜지스터의 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 및 상기 전압 시프터의 상기 비구동 출력에 연결된 제어 단자를 가지는 상기 제1형의 제3 출력 트랜지스터 - 상기 제2 출력 트랜지스터의 상기 제2 전류 경로 단자와 상기 제3 출력 트랜지스터의 상기 제1 전류 경로 단자의 연결부에 있는 노드가 구동 전압 시프터 출력을 구비함 -; 및 상기 제3 출력 트랜지스터의 제2 전류 경로 단자에 연결된 제1 전류 경로 단자, 상기 저전압에 연결된 제2 전류 경로 단자, 및 제2 제어 신호원에 연결된 제어 단자를 가지는 상기 제1형의 제4 출력 트랜지스터를 포함하는 출력 구동기를 더 포함하는 전압 시프터.
  18. 제17항에 있어서, 상기 제2 제어 신호원에 의해 발생되는 제어 신호는 상기 제1 제어 신호원의 상보값인 전압 시프터.
  19. 회로 소자에 있어서, 제1 전압에서 신호를 출력하도록 동작하는 제1 회로 소자; 제2 전압에서 신호를 출력하도록 동작하는 제2 회로 소자; 및 상기 제1 회로 소자에 연결된 입력, 및 상기 제2 회로 소자에 연결된 출력을 가지며, 상기 제1 전압에서 상기 제1 회로 소자로부터 신호들을 수신하며, 상기 제2 전압에서 상기 신호들을 상기 제2 회로 소자로 출력하는 전압 시프터를 포함하되, 상기 전압 시프터는, 상기 제1 전압에서 상기 제1 회로 소자로부터 상기 신호를 수신하기 위한 입력, 참 출력, 및 상보 출력을 가지고 있는 입력 버퍼; 상기 제2 전압을 제공하는 전압 공급원에 응답하여 동작하고, 상기 입력 버퍼의 상기 참 출력에 연결된 제1 입력, 및 상기 입력 버퍼의 상기 상보 출력에 연결된 제2 입력을 가지고 있는 정적 랜덤 억세스 메모리 셀 - 상기 메모리 셀은 상기 제2 전압을 제공하는 상기 전압 공급원에 연결된 제1 소스/드레인, 및 상기 입력 버퍼의 상기 상보 출력에 연결된 게이트를 가지는 제1형의 제1 트랜지스터, 상기 제1 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 상보 출력에 연결된 게이트를 가지는 제2형의 제2 트랜지스터, 상기 제2 전압을 제공하는 상기 전압 공급원에 연결된 제1 소스/드레인, 상기 입력 버퍼의 상기 상보 출력에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 참 출력에 연결된 게이트를 가지는 상기 제1형의 제3 트랜지스터, 및 상기 제3 트랜지스터의 상기 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 상기 입력 버퍼의 상기 참 출력에 연결된 게이트를 가지고 있는 상기 제2형의 제4 트랜지스터를 포함하되, 상기 제3 트랜지스터의 상기 제2 소스/드레인과 상기 제4 트랜지스터의 상기 제1 소스/드레인의 연결부에 있는 노드가 상기 메모리 셀 출력을 구비함 -; 및 상기 제2 전압에 응답하여 동작하며, 상기 메모리 셀의 상기 출력에 연결되어 있으며, 상기 제2 전압에서 상기 신호를 상기 제2 회로 소자로 출력하는 출력 구동기를 포함하는 회로 소자.
  20. 제19항에 있어서, 상기 입력 버퍼는 상기 신호를 수신하기 위한 게이트, 상기 상보 출력을 제공하는 제1 소스/드레인, 및 저전압에 연결된 제2 소스/드레인을 가지는 제1 트랜지스터; 상기 신호를 수신하기 위한 입력을 가지고 있는 인버터; 및 상기 인버터의 출력에 연결된 게이트, 상기 참 출력을 제공하는 제1 소스/드레인, 및 상기 저전압에 연결된 제2 소스/드레인을 가지고 있는 제2 트랜지스터를 포함하는 회로 소자.
  21. 제19항에 있어서, 상기 출력 구동기는 상기 전압 공급원에 연결된 상기 제1 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 상기 제1형의 제1 출력 트랜지스터; 및 상기 제1 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 저전압에 연결된 제2 소스/드레인, 및 상기 메모리 셀의 상기 출력에 연결된 게이트를 가지는 제2형의 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터의 상기 제2 소스/드레인과 상기 제2 트랜지스터의 상기 제1 소스/드레인의 연결부에 있는 노드가 전압 시프터 출력을 구비하는 회로 소자.
  22. 디지탈 전압 시프터에 있어서, 제1 전압에서 데이타를 수신하기 위한 게이트, 및 저전압에 연결된 제1 소스/드레인을 가지는 제1 n-채널 트랜지스터; 상기 제1 전압에서 상기 데이타를 수신하기 위한 입력을 가지는 인버터; 상기 인버터의 출력에 연결된 게이트, 및 상기 저전압에 연결된 제1 소스/드레인을 가지는 제2 n-채널 트랜지스터; 제2 전압을 제공하는 전압 공급원에 연걸된 제1 소스/드레인, 및 상기 제1 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가지는 제1 p-채널 트랜지스터; 상기 제1 p-채널 트래지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 상기 제1 n-채널 트랜지스터의 상기 제2 소스/드레인에 연결된 게이트를 가지는 제3 n-채널 트랜지스터; 상기 전압 공급원에 연결된 소스/드레인, 상기 제1 n-채널 트랜지스터의 상기 제2 소스/드레인에 연결된 제2 소스/드레인, 및 상기 제2 n-채널 트랜지스터의 제2 소스/드레인에 연결된 게이트를 가지는 제2 p-채널 트랜지스터; 상기 제2 p-채널 트랜지스터의 상기 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 저전압에 연결된 제2 소스/드레인, 및 상기 제2 n-채널 트랜지스터의 상기 제2 소스/드레인에 연결된 게이트를 가지는 제4 n-채널 트랜지스터; 및 상기 제2 p-채널 트랜지스터의 상기 제2 소스/드레인과 상기 제4 n-채널 트랜지스터의 상기 제1 소스/드레인의 연결부에 있는 노드에 연결된 출력 구동기를 포함하는 디지탈 전압 시프터.
  23. 제22항에 있어서, 상기 출력 구동기는 인버팅(inverting) 출력 구동기인 디지탈 전압 시프터.
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