DE69505752T2

DE69505752T2 - Digitale Spannungspegelumsetzer und Systeme die ihre benutzten

Info

Publication number: DE69505752T2
Application number: DE69505752T
Authority: DE
Inventors: Michael E. Mickinney Tx 75070 Runas
Original assignee: Cirrus Logic Inc
Current assignee: Cirrus Logic Inc
Priority date: 1994-08-10
Filing date: 1995-08-08
Publication date: 1999-06-17
Anticipated expiration: 2015-08-09
Also published as: KR960009413A; KR100247604B1; DE69519386T2; DE788235T1; EP0788235B1; EP0696850A1; EP0788235A3; DE69519386D1; JPH08172351A; US5455526A; EP0696850B1; EP0788235A2; DE69505752D1

Description

TECHNISCHES GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich im allgemeinen auf elektronische Vorrichtungen und Systeme und insbesondere auf digitale Spannungsumsetzer und Systeme, die diese verwenden.

HINTERGRUND DER ERFINDUNG

In vielen elektronischen Systemen wird es notwendig, die Spannungspegel von Signalen zu verschieben bzw. umzusetzen, die sich zwischen bei verschiedenen Versorgungsspannungen arbeitenden Schaltungen oder Vorrichtungen fortpflanzen. Zum Beispiel kann eine digitale integrierte Schaltung eine Kernlogikschaltungsanordnung, die zusammen mit einer Spannungsversorgung mit 3 Volt arbeitet, und eine zugeordnete Eingabe/Ausgabe-Schaltungsanordnung enthalten, die zusammen mit einer Spannungsversorgung mit 5 Volt arbeitet. Die Logisch-Hoch-Signale, die von der Kernlogik an die I/O-Schaltungsanordnung ausgegeben werden, werden bei ungefähr 3 Volt liegen, und daher ist ein Aufwärts- Umsetzen bzw. Hochsetzen erforderlich, um sicherzustellen, daß solche Signale die Anforderungen der Eingangsspannungsschwelle und Störfestigkeit der I/O- Schaltungsanordnung mit 5 Volt erfüllen. In der anderen Richtung werden die sich von der I/O-Schaltungsanordnung zur Kernlogikschaltungsanordnung fortpflanzenden Logisch- Hoch-Signale bei ungefähr 5 Volt liegen, und daher ist ein Abwärts-Umsetzen bzw. Heruntersetzen erforderlich, um sicherzustellen, daß die maximale Eingangsspannung der Kernschaltungsanordnung nicht überschritten wird. Es gibt zahlreiche andere Fälle, in denen ein Umsetzen der Spannung, aufwärts oder abwärts, erforderlich ist.
Gegenwärtig verfügbare Spannungsumsetzschaltungen haben typischerweise einen analogen Aufbau. Solche analogen Schaltungen, besonders diejenigen, die in einem Verhältnis stehende Inverter (engl. ratioed inverters) verwenden, verbrauchen eine beträchtliche Energiemenge. In Anbetracht der Wichtigkeit von Energieeinsparung in den meisten elektronischen Schaltungen und Systemen entstand der Bedarf an einer verbesserten Spannungsumsetzschaltungsanordnung und verbesserten Verfahren, die den Energieverbrauch minimieren.
Das Dokument US-4 039 862 offenbart eine Pegelumsetzschaltung, und das Dokument US-4 914 318 offenbart eine Latch- bzw. Verriegelungsschaltung für eine programmierbare logische Vorrichtung unter Verwendung eines Dualtransistors vom N-Typ.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Grundlagen der vorliegenden Erfindung sehen die Konstruktion digitaler Spannungsumsetzschaltungen und - systeme vor. Im allgemeinen enthalten Spannungsumsetzschaltungen gemäß der vorliegenden Erfindung einen Eingabepuffer, eine statische Direktzugriffsspeicherzelle und einen Ausgabetreiber, die so angeordnet sind, daß die Möglichkeit, auf einer Gate-Elektrode des Transistors zu verweilen und folglich eine große Energiemenge zu verbrauchen, erheblich reduziert ist. Die Grundlagen der vorliegenden Erfindung sehen ferner die Konstruktion eines Spannungsumsetzers mit einem Ausgang vor, der in einen hohen Impedanzzustand geschaltet werden kann, so daß der Spannungsumsetzer mit einem gemultiplexten Bus gekoppelt werden kann.
Gemäß der vorliegenden Erfindung ist ein digitaler Spannungsumsetzer vorgesehen, welcher aufweist:
- einen Eingabepuffer mit einem Eingang zum Empfangen von Logisch-Hoch-Datensignalen bei einer ersten Spannung, einem Wahr-Ausgang und einem Komplementär-Ausgang;
- eine statische Direktzugriffsspeicherzelle, die als Antwort auf eine Spannungsversorgung arbeitet, die eine von der ersten Spannung verschiedene zweite Spannung liefert, und einen mit dem Wahr-Ausgang des Eingabepuffers gekoppelten ersten Eingang und einen mit dem Komplementär-Ausgang des Eingabepuffers gekoppelten zweiten Eingang aufweist,
dadurch gekennzeichnet, daß der digitale Spannungsumsetzer ferner eine Last und einen Ausgabetreiber aufweist,
- wobei die Speicherzelle aufweist:
* einen ersten Transistor eines ersten Typs mit einer ersten Source/Drain-Elektrode, die mit einer die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, einer mit dem Wahr-Ausgang des Puffers gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Komplementär-Ausgang des Puffers gekoppelten Gate-Elektrode;
* einen zweiten Transistor eines zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit der zweiten Source/Drain-Elektrode des ersten Transistors gekoppelt ist, einer mit einer niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Komplementär-Ausgang des Puffers gekoppelten Gate-Elektrode;
* einen dritten Transistor des ersten Typs mit einer ersten Source/Drain-Elektrode, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, einer mit dem Komplementär-Ausgang des Puffers gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Wahr-Ausgang des Puffers gekoppelten Gate-Elektrode;
* einen vierten Transistor des zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit der zweiten Source/Drain-Elektrode des dritten Transistors gekoppelt ist, einer mit der niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Wahr-Ausgang des Eingabepuffers gekoppelten Gate-Elektrode, und worin ein Knoten an der Kopplung der zweiten Source/Drain-Elektrode des dritten Transistors und der ersten Source/Drain-Elektrode des vierten Transistors den Speicherzellenausgang aufweist;
- wobei die Last enthält
* einen ersten Transistor des ersten Typs mit ersten und zweiten Source/Drain-Elektroden, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt sind, und
* einen zweiten Transistor des zweiten Typs mit ersten und zweiten Source/Drain-Elektroden, die mit der niedrigen Spannung gekoppelt sind, und einer Gate-Elektrode, die mit einer Gate-Elektrode des ersten Transistors der Last und der zweiten Source/Drain-Elektrode des ersten Transistors der Speicherzelle gekoppelt ist;
- wobei der Ausgabetreiber als Antwort auf die Spannungsversorgung arbeitet und mit einem Ausgang der Speicherzelle gekoppelt ist, wobei der Ausgabetreiber die Logisch-Hoch-Signale bei der zweiten Spannung abgibt.
Die Grundlagen der vorliegenden Erfindung werden auch in elektronischen Systemen verwirklicht, die ein Umsetzen einer Spannung erfordern. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist folglich eine Schaltungsanordnung vorgesehen, die eine erste Schaltungsanordnung enthält, die betreibbar ist, um Signale bei einer ersten Spannung auszugeben, und eine zweite Schaltungsanordnung, die betreibbar ist, um Signale bei einer zweiten Spannung auszugeben. Ein Spannungsumsetzer wie oben zitiert ist enthalten, wobei dessen Eingang mit der ersten Schaltungsanordnung und dessen Ausgang mit der zweiten Schaltungsanordnung gekoppelt ist. Der Spannungsumsetzer empfängt Signale von der ersten Schaltungsanordnung bei der ersten Spannung und gibt solche Signale bei der zweiten Spannung an die zweite Schaltungsanordnung aus.
Systeme und Schaltungen, die die Grundlagen der vorliegenden Erfindung verwirklichen, weisen erhebliche Vorteile gegenüber den Vorrichtungen des Stands der Technik auf. Insbesondere verbrauchen solche Schaltungen und Systeme wesentlich weniger Energie als die gegenwärtig verfügbaren analogen Spannungsumsetzschaltungen. Die Grundlagen der vorliegenden Erfindung sehen ferner die Konstruk tion von Spannungsumsetzern vor, die einen Ausgang aufweisen, der in einen hohen Impedanzzustand geschaltet werden kann, wodurch die Verwendung solcher Spannungsumsetzer in einem System mit Multiplex-Bus zugelassen wird.
Das Vorhergehende umriß ziemlich allgemein die Merkmale und technischen Vorteile der vorliegenden Erfindung, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile der Erfindung, die den Gegenstand der Ansprüche der Erfindung bilden, werden im folgenden beschrieben. Der Fachmann sollte erkennen, daß die Konzeption und die spezielle Ausführungsform, die offenbart werden, ohne weiteres als eine Basis zum Modifizieren oder Entwerfen anderer Strukturen genutzt werden können, um die gleichen Zwecke der vorliegenden Erfindung auszuführen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen verwiesen, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen werden, in denen:
Fig. 1 ein Funktions-Blockdiagramm eines typischen elektronischen Systems ist, in dem ein Umsetzen einer Spannung erforderlich ist;
Fig. 2 ein elektrisches schematisches Diagramm eines digitalen Spannungsumsetzers gemäß den Grundlagen der vorliegenden Erfindung ist; und
Fig. 3 ein elektrisches schematisches Diagramm eines zweiten digitalen Spannungsumsetzers gemäß den Grundlagen der vorliegenden Erfindung ist.
Fig. 4 ist ein Funktions-Blockdiagramm eines bidirektionalen Pegelumsetzpuffers, der den Spannungsumsetzer von Fig. 3 verwendet.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die Grundlagen der vorliegenden Erfindung und ihre Vorteile werden am besten unter Verweis auf die in Fig. 1-3 der Zeichnungen skizzierte veranschaulichte Ausführungsform verstanden, in denen gleiche Zahlen gleiche Teile bezeichnen.
Fig. 1 ist ein Funktions-Blockdiagramm eines digitalen integrierten Schaltungssystems 100, das einen die Grundlagen der vorliegenden Erfindung verwirklichenden digitalen Spannungsumsetzer 101 verwendet. Es sei bemerkt, daß das System 100 die Anwendung eines Spannungsumsetzers 101 veranschaulicht und daß die Anwendung des Spannungsumsetzers 101 nicht darauf beschränkt ist; der Spannungsumsetzer 101 kann in irgendeiner einer Anzahl von Vorrichtungen, Schaltungen und Systemen verwendet werden, in denen ein Umsetzen der Spannung erwünscht ist. Das System 100 enthält eine Kernverarbeitungs-Schaltungsanordnung 102, die digitale Logisch-Hoch-Daten bei einem Spannungspegel von ungefähr + 3 Volt als eine Funktion einer Stromversorgung mit + 3 Volt ausgibt. Die Kernlogik- Schaltungsanordnung 102 führt die primären Datenverarbeitungsfunktionen des Systems 100 durch. Das System 100 enthält auch eine Eingabe/Ausgabe-Schaltungsanordnung 103, die eine Schnittstelle mit zugeordneten Systemen, Schaltungen oder Vorrichtungen bereitstellt. In einer Anwendung mit digitaler integrierter Schaltung empfängt die I/O- Schaltungsanordnung 103 Daten von den Anschlußstellen der Vorrichtungen und überträgt Daten an die Gerät- Abschlußstellen. Die I/O-Schaltungsanordnung 103 arbeitet zusammen mit einer Stromversorgung von +5 Volt und gibt Logisch-Hoch-Daten bei ungefähr dem Pegel von +5 Volt ein und aus. Für die Zwecke der Erläuterung nehme man an, daß Daten von der Kernschaltungsanordnung 102 für eine Ausgabe zur I/O-Schaltungsanordnung 103 übertragen werden. In diesem Fall setzt der Spannungsumsetzer 101 die Logisch-Hoch- Signale bei +3 Volt auf den Pegel +5 Volt hoch, der erforderlich ist, um den Anforderungen der Eingangsspannungs schwelle der I/O-Schaltungsanordnung 103 zu genügen. Wie in der folgenden Erläuterung ersichtlich wird, kann ein Spannungsumsetzer auch verwendet werden, um von der I/O- Schaltungsanordnung 102 bei dem Pegel +5 Volt gesendete bzw. übertragene Signale (Daten) auf den Pegel + 3 Volt herunterzusetzen, der von der Kernlogik- Schaltungsanordnung 102 gefordert wird.
Fig. 2 ist ein elektrisches schematisches Diagramm einer bevorzugten Ausführungsform des Spannungsumsetzers 101. Der Spannungsumsetzer 101 enthält im allgemeinen einen Eingabepufferabschnitt 200, einen Lastabschnitt 210, eine statische Direktzugriffsspeicherzelle (SRAM) 220 und einen Ausgabetreiberabschnitt 230. Jeder dieser Abschnitte wird im folgenden ausführlich erläutert; es sei jedoch an dieser Stelle erkannt, daß die in der Figur gezeigten Transistortypen und Spannungen in alternativen Ausführungsformen umgekehrt sein können. Es sei ferner erkannt, daß die Ausführungsform des in Fig. 2 gezeigten Spannungsumsetzers 101 verwendet werden kann, um den Spannungspegel eines Datenstroms je nach den Versorgungsspannungsverbindungen entweder herauf- oder herunterzusetzen.
Der Eingabepufferabschnitt 200 enthält n-Kanal-Transistoren 201, 202 und 203 und einen p-Kanal-Transistor 204. Die Gates bzw. Gate-Elektroden der n-Kanal-Transistoren 201 und 202 und des p-Kanal-Transistors 204 sind mit den Daten der Eingangssignalquelle gekoppelt, die in dem Beispiel, bei dem Daten von einer Kernlogik 102 zu der I/O- Schaltungsanordnung 103 des Systems 100 übertragen werden, die Kernschaltungsanordnung 102 ist. Eine Source/Drain- Elektrode jedes n-Kanal-Transistors 201 und 203 ist mit dem SRAM-Abschnitt 220 gekoppelt (diese Source/Drain- Anschlüsse der Transistoren 201 und 203 weisen den Komplementär- bzw. Wahr-Ausgang des Eingabepufferabschnitts 200 auf). Eine Source/Drain-Elektrode und der Tank des p- Kanal-Transistors 204 sind mit einer Spannungsversorgung B (+ 3 Volt für den Fall eines Hochsetzens der Spannung im System 100) gekoppelt. Die andere Source/Drain-Elektrode des p-Kanal-Transistor 204 und die andere Source/Drain- Elektrode des n-Kanal-Transistors 202 sind miteinander und mit der Gate-Elektrode des n-Kanal-Transistors 203 gekoppelt (die Transistoren 202 und 204 bilden einen Inverter, wobei ihre gekoppelten Gate-Elektroden der Invertereingang und ihre gekoppelten Source/Drain-Elektroden der Inverterausgang sind). Die anderen Source/Drain-Elektroden der n-Kanal-Transistoren 201, 202 und 203 sind mit Vss (Null Volt) oder der Erdung gekoppelt. In dem Fall, in dem die Spannung der Spannungsversorgung B geringer als die Spannung einer Spannungsversorgung A ist, werden die Schwellenspannungen VL der Transistoren 201, 202 und 203 vorzugsweise so ausgewählt, um einen Schaltpunkt einer Spannung B/2 für den Inverter aus dem Transistor 202 und dem Transistor 204 zu berücksichtigen.
Der Lastabschnitt 210 enthält einen p-Kanal-Transistor 211 und einen n-Kanal-Transistor 212. Sowohl die Source/Drain-Elektroden als auch der Tank des p-Kanal- Transistors 211 sind mit der Spannungsversorgung A (+ 5 Volt für den Fall eines Hochsetzens der Spannung im System 100 gekoppelt). Beide Source/Drain-Elektroden des n-Kanal- Transistors 212 sind mit Vss (Null Volt) oder der Erdung gekoppelt. Die Gate-Elektroden beider Lasttransistoren 211 und 212 sind miteinander und mit dem SRAM-Teil 220 gekoppelt.
Der SRAN-Abschnitt 220 enthält ein Paar p-Kanal- Transistoren 221 und 222 und ein Paar n-Kanal-Transistoren 223 und 224. Eine Source/Drain-Elektrode und der Tank jedes p-Kanal-Transistors 221 und 222 sind mit der Spannungsversorgung A gekoppelt. Die andere Source/Drain- Elektrode des p-Kanal-Transistors 221 ist mit den Gate- Elektroden der Transistoren 211 und 212 des Lastabschnitts 210, einer Source/Drain-Elektrode des n-Kanal-Transistors 223, dem Wahr-Ausgang des Eingabepufferabschnitts 200 und den Gate-Elektroden der Transistoren 222 und 224 gekoppelt. Die andere Source/Drain-Elektrode des p-Kanal- Transistors 222 ist mit dem Ausgabetreiberabschnitt 230, einer Source/Drain-Elektrode des n-Kanal-Transistors 224 und dem Komplementär-Ausgang des Eingabepuffers 200 und den Gate-Elektroden der Transistoren 221 und 223 gekoppelt. Die anderen Source/Drain-Elektroden der n-Kanal- Transistoren 223 und 224 sind mit der Erdung Vss (Null Volt) gekoppelt. Die Gate-Elektroden der Transistoren 211 und 212 repräsentieren einen Eingang in den SRAM-Abschnitt 220 und die Gate-Elektroden der Transistoren 222 und 224 einen anderen Eingang dazu.
Der Ausgabetreiberabschnitt 230 enthält einen p-Kanal- Transistor 231 und einen n-Kanal-Transistor 232. Eine Source/Drain-Elektrode und der Tank des p-Kanal- Transistors 231 sind mit der Spannungsversorgung A gekoppelt. Die andere Source/Drain-Elektrode des Transistors 231 ist mit einer Source/Drain-Elektrode des n-Kanal- Transistors 232 gekoppelt, wobei eine solche Verbindung auch den Ausgang des Spannungsumsetzers 101 liefert. Die andere Source/Drain-Elektrode des n-Kanal-Transistors 232 ist mit der Erdung gekoppelt. Die Gate-Elektroden der Transistoren 231 und 232 sind mit den Source/Drain- Elektroden der Transistoren 222 und 224 (dem Ausgang des SRAM-Teils 220) gekoppelt.
Der Betrieb der Ausführungsform des Spannungsumsetzers 101, der in Fig. 2 beschrieben wurde, kann nun beschrieben werden. Wenn ein Logisch-Hoch-Signal am Eingang DATEN- EIN empfangen wird, schalten die n-Kanal-Transistoren 201 und 202 ein und die Transistoren 202 und 203 aus. Wenn der Transistor 201 einschaltet, wird die Gate-Elektrode des p- Kanal-Transistors 221 des SRAM-Abschnitts 220 heruntergezogen, und der Transistor 221 schaltet ein. Der Transistor 224 zieht zusammen mit dem Transistor 201 die Gate- Elektrode des Transistors 231 des Ausgabetreibers herunter. Der Transistor 231 schaltet ein, und der Ausgang DA- TEN-AUS wird zu ungefähr der Spannung der Spannungsversorgung B gezogen.
Wenn ein Logisch-Niedrig-Signal am Eingang DATEN-EIN empfangen wird, schalten die Transistoren 201 und 202 des Eingabepuffers 200 aus, und die Transistoren 204 und 203 schalten ein. Wenn der Transistor 203 einschaltet, wird die Gate-Elektrode des Transistors 222 heruntergezogen, wodurch der Transistor 222 einschaltet. Die Spannung der Spannungsversorgung A, die durch den Transistor 222 durchgelassen wird, schaltet den n-Kanal-Transistor 232 des Ausgabetreibers ein, und der Ausgang DATEN-AUS wird heruntergezogen. Außerdem schaltet der n-Kanal-Transistor 223 ein, was dabei hilft, die Gate-Elektrode des Transistors 222 herunterzuziehen.
Die Ausführungsform des in Fig. 2 skizzierten Spannungsumsetzers 101 wird vorzugsweise verwendet, um einen unidirektionalen Bus anzusteuern bzw. anzutreiben, der Stromversorgungsgrenzen kreuzt. Wie oben diskutiert wurde, kann die Schaltung von Fig. 2 in Abhängigkeit von den durch die Versorgung A und die Versorgung B gelieferten Spannungen verwendet werden, um entweder die Spannung von von einer Kernschaltungsanordnung 102 über einen unidirektionalen Bus an die I/O-Schaltungsanordnung 103 gesendeten Daten hochzusetzen oder die Spannung von von der I/O- Schaltungsanordnung 103 über einen unidirektionalen Bus an die Kernschaltungsanordnung 102 gesendeten Daten herunterzusetzen. Die in Fig. 3 dargestellte Ausführungsform 300 eines Spannungsumsetzers kann jedoch dazu verwendet werden, um Spannungen auf einem Multiplex-Bus umzusetzen, der Stromversorgungsgrenzen kreuzt.
Im Spannungsumsetzer 300 von Fig. 3 wurden ein zusätzlicher p-Kanal-Transistor 301 und ein zusätzlicher n- Kanal-Transistor 302 in den Ausgabetreiberabschnitt 230 miteinbezogen. Der Transistor 301 enthält eine mit der Spannungsversorgung A gekoppelte Source/Drain-Elektrode, eine mit dem Transistor 231 gekoppelte weitere Source/Drain-Elektrode und eine mit einem Steuersignal φ1 gekoppelte Gate-Elektrode. Der Transistor 302 enthält eine mit dem Transistor 232 gekoppelte Source/Drain-Elektrode, eine mit der Erdung gekoppelte weitere Source/Drain- Elektrode und eine mit dem Komplement des Steuersignals φ1 ( ) gekoppelte Gate-Elektrode.
Der Ausgabetreiberabschnitt 230 des Spannungsumsetzers 300 ermöglicht, daß der Datenausgang DATEN-AUS mit einem Multiplex-Bus gekoppelt wird, da DATEN-AUS auf einen hohen Impedanzzustand eingestellt werden kann, während eine zweite Vorrichtung den Bus ansteuert bzw. antreibt. Genauer gesagt ist der DATEN-AUS-Ausgang in einem hohen Impedanzzustand, wenn hochgesetzt ist (d. h. auf eine Spannung gleich der Spannung der Spannungsversorgung A) und φ1 niedrig gesetzt ist. Wenn das Steuersignal niedrig und φ1 hoch ist, wird die Spannung am Ausgang DATEN-AUS durch die Transistoren 231 und 232 wie oben beschrieben gesteuert.
Fig. 4 stellt einen bidirektionalen Pegelumsetzpuffer 400 dar, der ein Paar Spannungsumsetzer 401 und 402 verwendet, die jeweils gemäß einer Ausführungsform von Fig. 3 konstruiert sind. Zu Veranschaulichungszwecken wird angenommen, daß der Puffer 400 eine Schnittstelle zwischen einem 5-Volt-Datenbus 403 und einem 3-Volt-Datenbus 404 bildet. Wenn CLKA auf 5 Volt, eine CLKA-Schiene auf 0 Volt, CLKB auf 0 Volt und eine CLKB-Schiene auf 3 Volt eingestellt sind, werden auf dem 3-Volt-Bus 404 empfangene Daten auf 5 Volt hochgesetzt und zum 5-Volt-Bus 403 übertragen. Wenn CLK auf 0 Volt, die CLK-Schiene auf 5 Volt, CLKB auf 3 Volt und die CLKB-Schiene auf 0 Volt eingestellt sind, werden auf dem 5-Volt-Bus 403 empfangene Daten auf 3 Volt heruntergesetzt und zum 3-Volt-Bus 404 übertragen.
Die Ausführungsformen der vorliegenden Erfindung liefern erhebliche Vorteile gegenüber Spannungsumsetzschaltungen und -verfahren nach dem Stand der Technik. Unter anderem verringert die Anwendung digitaler Verfahren die Möglichkeit, auf einer Gate-Elektrode eines Transistors zu verweilen und eine große Energiemenge zu verbrauchen. Ferner sehen die Grundlagen der vorliegenden Erfindung einen Spannungsumsetzer mit einem Ausgang vor, der in einen ho hen Impedanzzustand geschaltet werden kann, so daß der Spannungsumsetzer mit einem Multiplex-Bus gekoppelt werden kann.

Claims

1. Digitaler Spannungsumsetzer mit:

- einem Eingabepuffer (200) mit einem Eingang zum Empfangen logischer hoher Datensignale bei einer ersten Spannung, einem Wahr-Ausgang und einem Komplementär- Ausgang;

- einer statischen Direktzugriffsspeicherzelle (220), die als Antwort auf eine Spannungsversorgung arbeitet, die eine von der ersten Spannung verschiedene zweite Spannung liefert, und einen mit dem Wahr- Ausgang des Eingabepuffers gekoppelten ersten Eingang und einen mit dem Komplementär-Ausgang des Eingabepuffers gekoppelten zweiten Eingang aufweist,

dadurch gekennzeichnet, daß der digitale Spannungsumsetzer ferner eine Last (210) und einen Ausgabetreiber (230) aufweist,

- wobei die Speicherzelle aufweist:

* einen ersten Transistor (221) eines ersten Typs mit einer ersten Source/Drain-Elektrode, die mit einer die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, einer mit dem Wahr-Ausgang des Puffers gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Komplementär-Ausgang des Puffers gekoppelten Gate-Elektrode;

* einen zweiten Transistor (223) eines zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit der zweiten Source/Drain-Elektrode des ersten Transistors gekoppelt ist, einer mit einer niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Komplementär-Ausgang des Puffers gekoppelten Gate-Elektrode;

* einen dritten Transistor (222) des ersten Typs mit einer ersten Source/Drain-Elektrode, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, einer mit dem Komplementär-Ausgang des Puffers gekoppelten zweiten Source/Drain-Elek trode und einer mit dem Wahr-Ausgang des Puffers gekoppelten Gate-Elektrode;

* einen vierten Transistor (224) des zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit der zweiten Source/Drain-Elektrode des dritten Transistors gekoppelt ist, einer mit der niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode und einer mit dem Wahr-Ausgang des Eingabepuffers gekoppelten Gate-Elektrode, und worin ein Knoten an der Kopplung der zweiten Source/Drain-Elektrode des dritten Transistors und der ersten Source/Drain- Elektrode des vierten Transistors den Speicherzellenausgang aufweist;

- wobei die Last (210) enthält

* einen ersten Transistor (211) des ersten Typs mit ersten und zweiten Source/Drain-Elektroden, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt sind, und

* einen zweiten Transistor (212) des zweiten Typs mit ersten und zweiten Source/Drain-Elektroden, die mit der niedrigen Spannung gekoppelt sind, und einer Gate-Elektrode, die mit einer Gate-Elektrode des ersten Transistors (211) der Last (210) und der zweiten Source/Drain-Elektrode des ersten Transistors (221) der Speicherzelle gekoppelt ist;

- wobei der Ausgabetreiber (230) als Antwort auf die Spannungsversorgung arbeitet und mit einem Ausgang der Speicherzelle gekoppelt ist, wobei der Ausgabetreiber die logischen hohen Signale bei der zweiten Spannung abgibt.

2. Spannungsumsetzer nach Anspruch 1, worin der Eingabepuffer aufweist:

- einen ersten Transistor (201) mit einer Gate- Elektrode zum Empfangen der Signale, einer die komplementäre Ausgabe liefernden ersten Source/Drain- Elektrode und einer mit einer niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode;

- einen Inverter (202, 204) mit einem Eingang zum Empfangen der Signale; und

- einen zweiten Transistor (203) mit einer mit einem Ausgang des Inverters gekoppelten Gate-Elektrode, einer die Wahr-Ausgabe liefernden ersten Source/Drain- Elektrode und einer mit der niedrigen Spannung gekoppelten zweiten Source/Drain-Elektrode.

3. Spannungsumsetzer nach Anspruch 2, worin der Inverter einen ersten Transistor (202) eines ersten Typs und einen zweiten Transistor (204) eines zweiten Typs mit je einer Gate-Elektrode zum Empfangen der Signale aufweist, wobei der erste Transistor (202) eine erste Source/Drain- Elektrode, die mit einer die erste Spannung abgebenden Spannungsversorgung gekoppelt ist, und eine zweite Source/Drain-Elektrode aufweist, die mit einer ersten Source/Drain-Elektrode des zweiten Transistors gekoppelt ist, und der zweite Transistor (204) eine mit der niedrigen Spannung gekoppelte zweite Source/Drain-Elektrode aufweist.

4. Spannungsumsetzer nach Anspruch 3, worin der erste Transistor des ersten Typs einen p-Kanal-Transistor umfaßt und der zweite Transistor des zweiten Typs einen n-Kanal- Transistor umfaßt.

5. Spannungsumsetzer nach Anspruch 1, worin die Transistoren des ersten Typs p-Kanal-Transistoren umfassen und die Transistoren des zweiten Typs n-Kanal-Transistoren umfassen.

6. Spannungsumsetzer nach Anspruch 1, worin der Ausgabetreiber (230) aufweist:

- einen ersten Ausgangstransistor (231) des ersten Typs mit einer ersten Source/Drain-Elektrode, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, und einer mit dem Ausgang der Speicherzelle (220) gekoppelten Gate-Elektrode;

- einen zweiten Ausgangstransistor (232) des zweiten Typs mit einer mit einer zweiten Source/Drain- Elektrode des ersten Transistors (231) gekoppelten ersten Source/Drain-Elektrode, einer mit einer nied rigen Spannung gekoppelten zweiten Source/Drain- Elektrode und einer mit dem Ausgang der Speicherzelle (220) gekoppelten Gate-Elektrode, wobei ein Knoten an der Kopplung der zweiten Source/Drain-Elektrode des ersten Transistors und der ersten Source/Drain- Elektrode des zweiten Transistors einen Spannungsumsetzerausgang aufweist.

7. Spannungsumsetzer nach Anspruch 1, worin der Ausgabetreiber aufweist:

- einen ersten Ausgangstransistor (301) des ersten Typs mit einer ersten Source/Drain-Elektrode, die mit der die zweite Spannung abgebenden Spannungsversorgung gekoppelt ist, und einer mit einer ersten Steuersignalquelle ( ) gekoppelten Gate-Elektrode;

- einen zweiten Ausgangstransistor (231) des ersten Typs mit einer ersten Source/Drain-Elektrode, die mit einer zweiten Source/Drain-Elektrode des ersten Ausgangstransistors (301) gekoppelt ist, und einer mit dem Ausgang der Speicherzelle (220) gekoppelten Gate- Elektrode;

- einen dritten Ausgangstransistor (232) des zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit einer zweiten Source/Drain-Elektrode des zweiten Ausgangstransistors (231) gekoppelt ist, und einer mit dem Ausgang der Speicherzelle (220) gekoppelten Gate- Elektrode, wobei ein Knoten an der Kopglung der zweiten Source/Drain-Elektrode des zweiten Ausgangstransistors und der ersten Source/Drain-Elektrode des dritten Ausgangstransistors einen Spannungsumsetzerausgang aufweist; und

- einen vierten Ausgangstransistor (302) des zweiten Typs mit einer ersten Source/Drain-Elektrode, die mit einer zweiten Source/Drain-Elektrode des dritten Ausgangstransistors (232) gekoppelt ist, einer mit der niedrigen Spannung gekoppelten zweiten Source/Drain- Elektrode und einer mit einer zweiten Steuersignalquelle (φ&sub1;) gekoppelten Gate-Elektrode.

8. Spannungsumsetzer nach Anspruch 7, worin ein durch die zweite Steuersignalguelle erzeugtes Steuersignal (φ&sub1;) das Komplement eines durch die erste Steuersignalquelle erzeugten Steuersignals ( ) ist.

9. Schaltungsanordnung mit:

- einer ersten Schaltungsanordnung (102), die betreibbar ist, um Signale bei einer ersten Spannung abzugeben;

- einer zweiten Schaltungsanordnung (103), die betreibbar ist, um Signale bei einer zweiten Spannung zu empfangen; und

- einem Spannungsumsetzer (101) nach einem der Ansprüche 1-8, wobei dessen Eingang mit der ersten Schaltungsanordnung gekoppelt und dessen Ausgang mit der zweiten Schaltungsanordnung gekoppelt ist, wobei der Spannungsumsetzer Signale von der ersten Schaltungsanordnung bei der ersten Spannung empfängt und die Signale an die zweite Schaltungsanordnung bei der zweiten Spannung abgibt.