KR100244470B1 - 반도체소자의 듀얼 게이트산화막 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 듀얼 게이트산화막 제조방법에 관한 것으로, 종래에는 제2폴리실리콘을 식각할때 제1폴리실리콘이 손상을 입는 문제점과, 상기의 문제점을 해결하기 위하여 제2폴리실리콘을 완전히 식각하지 않을 경우는 그 제2폴리실리콘의 미식각영역이 형성되는 문제점과, 제2산화막을 증착할때 제1폴리실리콘의 원자배열이 비정질에서 결정화 됨에 따라 후속 이온주입공정에서 이온이 기판으로 침투되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 기판의 좌우측상부에 포토레지스트를 도포한후, 그 포토레지스트가 도포되지 않은 영역에 Si 이온을 주입하는 단계와, 상기 포토레지스트를 제거한후, 산화공정을 실시하여 두께가 상이한 제1,제2게이트산화막을 형성하는 단계와, 상기 제1,제2게이트산화막의 상부에 폴리실리콘을 증착하는 단계와, 상기 제1,제2게이트산화막 상부의 폴리실리콘의 상부에 각각 포토레지스트를 도포한후, 상기 폴리실리콘을 식각하는 단계와, 상기 각 포토레지스트를 제거하는 단계로 반도체소자의 듀얼 게이트산화막을 제조하여 제2게이트산화막이 형성되는 영역에 미리 Si 이온을 주입함으로써, 두께가 상이한 게이트산화막의 형성이 용이한 효과와, 산화공정에 의해 게이트산화막을 형성함으로써, 공정중에 발생할 수 있는 불량발생을 최소화할 수 있는 효과가 있다.

Description

반도체소자의 듀얼 게이트산화막 제조방법
본 발명은 반도체소자의 듀얼(dual) 게이트산화막 제조방법에 관한 것으로, 특히 듀얼 게이트산화막의 형성이 용이하면서도 결함발생을 줄이기에 적당하도록 한 반도체소자의 듀얼 게이트산화막 제조방법에 관한 것이다.
일반적으로, 모스트랜지스터는 게이트에 인가되는 전압의 제어에 의해 동작한다. 따라서, 상기 게이트에 인가되는 전압이 복수개인 입출력회로의 경우는 각 전압에 따른 복수개의 모스트랜지스터가 필요하다. 이러한 단점을 극복하기 위하여 최근에는 게이트산화막의 두께를 선택적으로 서로 다르게 형성함으로써, 하나의 모스트랜지스터에 듀얼 게이트를 제조하는 방법이 많이 사용되고 있다. 이와같은 종래 반도체소자의 듀얼 게이트산화막 제조방법을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도1은 종래 반도체소자의 듀얼 게이트산화막 제조방법의 수순단면도로서, 이에 도시한 바와같이 기판(1)의 상부에 제1게이트산화막(2)과 제1폴리실리콘(3)을 순차적으로 증착하는 단계(도1a)와, 상기 제1폴리실리콘(3)의 일측상부에 포토레지스트(7)를 도포한후, 그 포토레지스트(7)가 도포되지 않은 제1폴리실리콘(3)의 타측상부를 식각하고, 그 하부의 제1게이트산화막(2)을 식각하여 기판(1)의 일측을 노출시키는 단계(도1b)와, 상기 포토레지스트(7)를 제거한후, 상기 노출된 기판(1)의 상부에 제2게이트산화막(4)을 증착하는 단계(도1c)와, 상기 제1폴리실리콘(3) 및 제2게이트산화막(4)의 상부에 제2폴리실리콘(5)을 증착하는 단계(도1d)와, 상기 제2게이트산화막(4)의 상부에 증착된 제2폴리실리콘(5)의 상부에 포토레지스트(7`)를 도포한후, 그 포토레지스트(7`)가 도포되지 않은 제2폴리실리콘(5) 및 제2게이트산화막(4)을 식각 및 세정하는 단계(도1e)와, 상기 포토레지스트(7`)를 제거하는 단계(도1f)로 이루어진다.
여기서, 제1,제2게이트산화막(2),(4)은 게이트에 인가되는 전압에 따라 선택적으로 두께를 서로 다르게 형성하고, 미설명부호 '6'은 상기 제2폴리실리콘(5)의 미식각영역이다.
그러나, 상기한 바와같이 제조되는 종래 반도체소자의 듀얼 게이트산화막 제조방법은 제2폴리실리콘을 식각할때 제1폴리실리콘이 손상을 입는 문제점과, 상기의 문제점을 해결하기 위하여 제2폴리실리콘을 완전히 식각하지 않을 경우는 그 제2폴리실리콘의 미식각영역이 형성되는 문제점과, 제2산화막을 증착할때 제1폴리실리콘의 원자배열이 비정질(amorphous)에서 결정(crystal)화 됨에 따라 후속 이온주입공정에서 이온이 기판으로 침투되는 문제점이 있었다.
상기한 문제점들은 반도체소자의 제조시 그 특성열화의 원인이 되었다.
따라서, 본 발명은 상기한 바와같은 문제점들을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 듀얼(dual) 게이트산화막의 형성이 용이하면서도 결함발생을 줄일수 있는 반도체소자의 듀얼 게이트산화막 제조방법을 제공하는 데 있다.
도1은 종래 반도체소자의 듀얼 게이트산화막 제조방법의 수순단면도.
도2는 본 발명에 의한 반도체소자의 듀얼 게이트산화막 제조방법의 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
1:기판2,4:게이트산화막
3:폴리실리콘7,7`:포토레지스트
상기한 바와같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 듀얼 게이트산화막 제조방법은 기판의 상부에 제2게이트산화막이 형성될 영역을 정의하고, 그 영역에 Si 이온을 주입하는 단계와, 상기 기판의 상부전면에 산화공정을 실시하여 두께가 상이한 제1,제2게이트산화막을 형성하는 단계와, 상기 제1,제2게이트산화막의 상부에 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘을 부분적으로 식각하는 단계로 이루어지는 것을 특징으로 한다. 이하, 본 발명에 의한 반도체소자의 듀얼 게이트산화막 제조방법을 실시예를 들어 설명하면 다음과 같다.
도2는 본 발명에 의한 반도체소자의 듀얼 게이트산화막 제조방법의 수순단면도로서, 이에 도시한 바와같이 기판(1)의 좌우측상부에 포토레지스트(7)를 도포한후, 그 포토레지스트(7)가 도포되지 않은 영역에 Si 이온을 주입하는 단계(도2a)와, 상기 포토레지스트(7)를 제거한후, 산화공정(oxidation)을 실시하여 두께가 상이한 게이트산화막(2),(4)을 형성하는 단계(도2b)와, 상기 게이트산화막(2),(4)의 상부에 폴리실리콘(3)을 증착하는 단계(도2c)와, 상기 게이트산화막(2),(4) 상부의 폴리실리콘(3)의 상부에 각각 포토레지스트(7`)를 도포하는 단계(도2d)와, 상기 폴리실리콘(3)을 식각하는 단계(도2e)와, 상기 각 포토레지스트(7`)를 제거하는 단계(도2f)로 이루어진다.
여기서, 산화공정을 실시하여 두께가 상이한 게이트산화막(2),(4)을 형성하는 단계를 조금더 상세히 설명하면 다음과 같다.
도2a에 도시한 바와같이 상기 기판(1)에 Si 이온을 주입하면, 그 이온주입으로 인해 기판(1)의 Si 원자배열이 손상을 입게되고, 이후 도2b에 도시한 바와같이 산화공정에서 Si 원자는 산소와 반응이 용이해진다. 따라서, 그 Si 이온이 주입된 영역에서 Si 이온이 주입되지 않은 영역보다 두께가 더 두꺼운 게이트산화막(4)이 형성된다.
상기한 바와같은 본 발명에 의한 반도체소자의 듀얼 게이트산화막 제조방법은 두꺼운 게이트산화막이 형성되는 영역에 미리 Si 이온을 주입함으로써, 두께가 상이한 게이트산화막의 형성이 용이한 효과와, 산화공정에 의해 게이트산화막을 형성함으로써, 공정중에 발생할 수 있는 불량발생을 최소화할 수 있는 효과가 있다.
상기한 효과들에 의해 반도체소자의 특성을 향상시킬 수 있다.

Claims (1)

  1. 기판의 좌우측상부에 포토레지스트를 도포한후, 그 포토레지스트가 도포되지 않은 영역에 Si 이온을 주입하는 단계와, 상기 포토레지스트를 제거한후, 산화공정을 실시하여 두께가 상이한 제1,제2게이트산화막을 형성하는 단계와, 상기 제1,제2게이트산화막의 상부에 폴리실리콘을 증착하는 단계와, 상기 제1,제2게이트산화막 상부의 폴리실리콘의 상부에 각각 포토레지스트를 도포한후, 상기 폴리실리콘을 식각하는 단계와, 상기 각 포토레지스트를 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 듀얼 게이트산화막 제조방법.
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