KR19990004650A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 하나의 반도체 기판 상에 서로 다른 전압 소스를 사용하는 트랜지스터를 제조하는 경우, 서로 다른 두께의 게이트 절역막을 형성하기 위한 반도체 소자의 제조 방버에 관한 것이다. 본 발명에 따른 반도체 소자를 제조하는 방법으로, 고전압용 트랜지서트와 저전압용 트랜지스터 영역이 정의된 반도체 기판 상에 소정 두께의 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정 두께의 제 1 폴리실리콘 박막을 형성하는 단계; 사진 공정을 통하여 상기 고전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계; 마스크 패턴으로 개구된 상기 고전압용 트랜지스터 영역의 상기 제 1 폴리실리콘 박막 상에 산소(O₂)를 이온주입하는 단계; 상기 마스크 패턴을 제거한 다음, 열처리하여 산소가 주입된 상기 제 1 폴리실리콘막을 산화시키는 단계; 전체 구조 상에 제 2 폴리실리콘막을 증착하는 단계;및 사진 식각 공정을 통하여 상기 고전압용 트랜지스터와 저전압용 트랜지스터의 게이트 전극을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 전극은 상기 제 1 폴리실리콘 박막과 제 2 폴리실리콘막의 이중 폴리실리콘막으로 구성되며, 상기 고전압용 트랜지스터의 게이트 절연막은 상기 게이트 절연막과 상기 폴리실리콘 박막이 산화된 이중 산화막으로 구성되는 것을 특징한다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하나의 반도체 기판 상에 서로 다른 전압을 사용하는 트랜지스터를 제조하는 경우 서로 다른 두께의 게이트 절연막을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.

최근 반도체 소자의 고집적화가 요구됨에 따라, 하나의 칩 내에 고전압용(10V 이상) 트랜지스터와 저전압용(3.3V 이하) 트랜지스터가 동시에 형성된다.

여기서, 고전압용 트랜지스터는 높은 구동 전압이 인가되므로 게이트 절연막의 손상을 방지하기 위하여 유전율이 상대적으로 작아야 한다. 또한, 저전압용 트랜지스터는 낮은 구동 전압에서도 트랜지스터의 효율을 극대화시키기 위하여 게이트 절연막의 유전율은 상대적으로 커야한다.

일반적으로 이러한 게이트 절연막의 유전율을 동시에 만족시키기 위하여, 게이트 절연막의 두께를 달리하는 방법이 사용되었다.

즉, 고전압용 트랜지스터의 게이트 절연막은 그 두께를 상대적으로 두껍게 형성하고, 저전압용 트랜지스터의 게이트 절연막은 두께를 상대적으로 얇게 형성하는 방법을 사용한다.

이와 같은 이중 게이트 절연막을 형성하기 위한, 종래의 일반적인 방법으로는 반도체 기판의 트랜지스터가 형성될 영역 상에 소정 두께의 제 1 게이트 절연막을 형성한 다음, 사진 식각 공정을 통하여 저전압용 트랜지스터가 형성될 영역의 상기 제 1 게이트 절연막을 식각해 낸다.

이어서, 전체 구조 상에 다시 한 번 소정 두께의 제2 게이트 절연막을 형성해 줌으로써 서로 다른 두께를 갖는 게이트 절연막이 형성된다.

따라서, 고전압용 트랜지스터의 게이트 절연막은 제 1 절연막과 제 2 절연막이 적층된 구조이며, 저전압용 트랜지스터의 게이트 절연막은 상기 제 2 절연막으로 구성된다.

그러나, 상기와 같이 저전압용 트랜지스터 영역 상에 제2 게이트 절연막을 형성하기 위하여, 상기 제1 게이트 절연막을 제거하는 과정에서 하부의 반도체 기판에 결함을 발생시켜, 상기 제2 게이트 절연막의 특성을 저하시키는 문제점이 있다. 또한, 사진 공정으로 인하여 포토 레즈스터의 잔존물(Residue)이 남아 게이트 절연막의 특성을 저하시키는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 기판 상에 형성된 소정 두께의 게이트 절연막 상에 폴리실리콘 박막을 증착한 다음, 사진 공정을 통하여 고전압용 트랜지스터가 형성될 영역의 폴리실리콘막만 노출시켜 O₂를 이온 주입하고 질소 가스로 열처리하여 폴리실리콘막을 산화시킴으로써 게이트 절연막의 두께를 증가시킨다.

이와 같이 본 발명은, 종래의 게이트 절연막의 일부를 식각하는 공정을 배제함으로써 포토 레지스트의 잔존물이나 식각 손상으로 인한 케이트 절연막의 열화를 방지하면서 이중 게이트 산화막에 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1A 내지 도 1E는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도.

도면의 주요부분에 대한 부호의 설명

100: 반도체 기판 101:소자 분리막

102, 103a: 게이트 절연막 103, 105: 폴리실리콘막

104,106: 마스크 패턴

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법으로서, 고전압용 트랜지스터와 저전압용 트랜지스터 영역이 정의된 반도체 기판상에 소정 두께의 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정 두께의 제 1 폴리실리콘 박막을 형성하는 단계; 사진 공정을 통하여 상기 고전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계; 마스크 패턴으로 개구된 상기 고전압용 트랜지스터 영역의 상기 제 1 폴리실리콘 박막 상에 산소(O₂)를 이온 주입하는 단계; 상기 마스크 패턴을 제거한 다음, 열처리하여 산소가 주입된 상기 제 1 폴리실리콘막을 산화시키는 단계; 전체 구조 상에 제 2 폴리실리콘막을 증착하는 단계;및 사진 식각 공정을 통하여 상기 고전압용 트랜지스터와 저전압용 트랜지스터의 게이트 전극을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 전극은 상기 제 1 폴리실리콘 박막과 제 2 폴리실리콘막의 이중 폴리실리콘막으로 구성되며, 상기 고전압용 트랜지스터의 게이트 절연막은 상기 게이트 절연막과 상기 폴리실리콘 박막이 산화된 이중 산화막으로 구성되는 것을 특징으로 한다.

(실시예)

이하, 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.

도 1A 내지 도 1E는 본 발명에 따른 고전압용 트랜지스터와 저전압용 트랜지스터의 제조 공정을 나타내는 공정 단면도이다. 먼저, 도1a와 같이 고전압용 트랜지스터 영역(A)과 저전압용 트랜지스터 영역(B)이 정의된 반도체 기판(100) 상에 소정 두께의 게이트 절연막(102)을 형성한다. 그리고, 각 소자 사이에는 소자 분리막(101)이 형성되어 있다. 그 다음, 상기 게이트 절연막(102) 상에 소정 두께의 폴리실리콘 박막(103)을 형성한다.

이어서, 도 1B와 같이 사진 공정을 상기 고전압용 트랜지스터가 형성될 영역 (A)이 개구되도록 마스크 패턴(104)을 형성한 후, 노출된 상기 폴리실리콘 박막(103)상에 산소(O₂)를 이온 주입한다.

그런 다음, 도 1C와 같이 마스크 패턴(104)을 제거하고 질소 가스로 열처리하여 산소가 주입된 A영역 상의 폴리실리콘박막을 산화시켜 산화막(103a)을 형성한다.

이어서, 도 1D에 도시된 바와 같이 전체 구조 상에 폴리실리콘막(105)을 증착한 다음, 상기 고전압용 트랜지스터와 저전압용 트랜지스터의 게이트 전극을 형성하기 위한 마스크 패턴(106)을 형성한다.

계속해서, 식각 공정을 통하여 도 1E와 같이 각각의 트랜지스터의 게이트 전극을 형성한다. 따라서, 도 1E에 도시된 바와 같이 A 영역에 형성된 상기 고전압용 트랜지스터의 게이트 절연막은 상기 게이트 절연막(102)과 상기 폴리실리콘 박막이 산화된 산화막(103a)으로 구성된다. 또한, B 영역에 형성된 상기 저전압용 트랜지스터의 게이트 전극은 상기 폴리실리콘 박막(103)과 게이트 전극 형성을 위한 폴리실리콘막(105)으로 이중으로 구성된다.

두개의 다른 전압 소스를 갖는 트랜지스터를 상기와 같은 방법으로 형성함으로써, 게이트 산화막의 식각 공정을 배제하여 게이트 산화막에 대한 신뢰성을 확보할 수 있다.

더불어, 저전압용 트랜지스터의 게이트 전극이 이중으로 두껍게 형성됨으로써, 폴리실리콘막의 확산 경로가 길어져 보론 등의 불순물이 게이트 산화막이나 반도체 기판으로 침투하는 것을 억제할 수 있다.

이상에서 설명한 바와 같이, 두 개의 다른 전압 소스를 갖는 트랜지스터의 게이트 산화막을 상기와 같은 방법으로 형성함으로써, 게이트 산화막의 식각 공정을 배제하여 게이트 산화막에 대한 신뢰성을 확보할 수 있다.

또한, 저전압용 트랜지스터의 게이트 전극을 이중으로 두껍게 형성함으로써, 폴리실리콘막의 확산 경로가 길어져 보론 등의 불순물이 게이트 산화막이나 반도체 기판으로 침투하는 것을 억제할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (2)

1. 고전압용 트랜지스터와 저전압용 트랜지스터 영역이 정의된 반도체 기판상에 소정 두께의 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상에 소정 두께의 제1 폴리실리콘 박막을 형성하는 단계;

   사진 공정을 통하여 상기 고전압용 트랜지스터가 형성될 영역이 개구되도록 마스크 패턴을 형성하는 단계;

   마스크 패턴으로 개구된 상기 고전압용 트랜지스터 영역의 상기 제 1 폴리실리콘 박막에 산소(O₂)를 이온 주입하는 단계;

   상기 마스크 패턴을 제거한 다음, 열처리하여 산소가 주입된 상기 제1 폴리실리콘막을 산화시키는 단계;

   전체 구조 상에 제2 폴리실리콘막을 증착하는 단계;및

   사진 식각 공정을 통하여 상기 고전압용 트랜지스터와 저전압용 트랜지스터의 게이트 전극을 형성하는 단계를 포함하며, 상기 저전압용 트랜지스터의 게이트 전극은 상기 제1 폴리실리콘 박막과 제2 폴리실리콘막의 이중 폴리실리콘막으로 구성되며, 상기 고전압용 트랜지스터의 게이트 절연막은 상기 게이트 절연막과 상기 폴리실리콘 박막이 산화된 이중 산화막으로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서, 상기 열처리시 질소 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.