KR19990071114A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR19990071114A KR19990071114A KR1019980006378A KR19980006378A KR19990071114A KR 19990071114 A KR19990071114 A KR 19990071114A KR 1019980006378 A KR1019980006378 A KR 1019980006378A KR 19980006378 A KR19980006378 A KR 19980006378A KR 19990071114 A KR19990071114 A KR 19990071114A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- polysilicon layer
- gate
- forming
- photoresist pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 16
- 230000009977 dual effect Effects 0.000 abstract description 7
- 238000005468 ion implantation Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정시 듀얼 게이트(dual gate)의 프로파일이 동일하게 형성되도록 하고, 게이트의 두께에 따른 이온주입의 난점(難點)을 보완하기 위한 것이며, 그 구성은 반도체 기판(31)을 제공하는 공정과; 상기 반도체 기판(31)의 상면에 제 1 절연층(33)을 형성하는 공정과; 상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(35)을 형성하는 공정과; 상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성하는 공정과; 상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각하여 제 1 게이트(39)를 형성하는 공정과; 상기 상기 반도체 기판(31) 및 제 1 게이트(39) 상에 제 2 절연층(41)을 형성하는 공정과; 상기 제 2 절연층(41)의 상면에 제 2 폴리실리콘층(43)을 형성하는 공정과; 상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성하는 공정과; 그리고, 상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각하여 제 2 게이트(47)를 형성하는 공정을 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정중에서 듀얼 게이트(dual gate)의 제조 방법에 관한 것이다.
도 1(A) - 도 1(D)은 종래 MOSFET의 듀얼 게이트를 형성하는 방법을 설명하기 위한 순차적인 종단면도이다.
도 1(A)에서, 실리콘 기판(11)을 제공하고, 그 실리콘 기판(11)의 상면에 게이트 옥사이드층(13)을 형성한다. 그 게이트 옥사이드층(13)의 상면에 도핑되지 않은 폴리실리콘층(undoped polysilicon layer)(15)을 형성한다. 상기 도핑되지 않은 폴리실리콘층(15)의 상면에 제 1 포토 레지스트 패턴층(17)을 형성한다. 상기 제 1 포토레지스 패턴층(17)은 상기 전체 도핑되지 않은 폴리실리콘층(15) 중에서 n형 폴리실리콘층이 형성될 부위만 오픈 되도록 패터닝된 포토 레지스트(photo resist pattern)층이다. 이어, P+ 또는 As+와 같은 5가 이온의 이온 주입 공정을 실시하여 상기 오픈된 도핑되지 않은 폴리실리콘층(15) 내에 n형 이온으로 도핑된 폴리실리콘층 영역(15a)을 형성한다.
도 1(B)에서, 상기 제 1 포토레지스트 패턴층(17)을 제거하고, 상기 도핑되지 않은 폴리실리콘층(15)의 상면에 제 2 포토 레지스트 패턴층(19)을 형성한다. 상기 제 2 포토레지스 패턴층(19)은 상기 전체 도핑되지 않은 폴리실리콘층(15) 중에서 p형 폴리실리콘층이 형성될 부위만 오픈 되도록 패터닝된 포토 레지스트(photo resist pattern)층이다. 이어, B+ 또는 BF2+와 같은 3가 이온의 주입 공정을 실시하여 상기 제 2 포토레지스트 패턴층(19)으로부터 오픈된 도핑되지 않은 폴리실리콘층(15) 내에 p형 이온으로 도핑된 폴리실리콘층 영역(15b)을 형성한다.
도 1(C)에서, n형 및 p형 이온이 주입된 상기 폴리실리콘층(15)의 상면에 제 3 포토 레지스트 패턴층(21)을 형성한다. 상기 제 3 포토레지스트 패턴층(21)은 게이트가 형성될 부분에 대응되도록 패터닝한다.
도 1(D)에서, 상기 제 3 포토레지스트 패턴층(21)을 마스크로 이용하여 상기 n형 및 p형 이온이 주입된 상기 폴리실리콘층(15) 및 상기 게이트 옥사이드층(13)을 식각함으로써 제 1 게이트(22) 및 제 2 게이트(23)를 형성한 후, 상기 제 3 포토레지스트 패턴층(21)을 제거한다. 상기 제 1 및 제 2 게이트(22)(23)를 듀얼 게이트라 한다.
그러나, 상기와 같은 종래의 듀얼 게이트 제조 방법에 의하면, 서로 다른 이온으로 도핑된 폴리실리콘층 영역들(15a)(15b)을 동일한 식각법(etching recipe)으로 동시에 식각하여 제 1 및 제 2 게이트(22)(23)를 형성하기 때문에, 상기 제 1 게이트(22)와 제 2 게이트(23)의 프로파일(profile)이 서로 다르게 나타나는 문제점이 있었다. 또한, 상기 게이트(22)(23)의 두께를 얇게 형성해야 할 경우 그 게이트내에 이온을 도핑하기 어려워지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 모스 전계 효과 트랜지스터(MOSFET)의 제조 공정시 듀얼 게이트(dual gate)의 프로파일이 동일하게 형성되도록 하고, 게이트의 두께에 따른 이온주입의 난점(難點)을 보완하기 위한 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 문제점을 해결하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판을 제공하는 공정과, 상기 반도체 기판의 상면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층의 상면에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층의 상면에 제 1 포토레지스트 패턴층을 형성하는 공정과, 상기 제 1 포토레지스트 패턴층을 마스크로 이용하여 상기 제 1 폴리실리콘층 및 제 1 절연층을 식각하므로써 제 1 게이트를 형성하는 공정과, 상기 제 1 게이트를 포함하는 상기 반도체 기판상에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층의 상면에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층의 상면에 제 2 포토레지스트 패턴층을 형성하는 공정과, 그리고 상기 제 2 포토레지스트 패턴층을 마스크로 이용하여 상기 제 2 폴리실리콘층 및 제 2 절연층을 식각하므로써 제 2 게이트를 형성하는 공정을 포함하여 구성된다.
상기 제 1 폴리실리콘층은 제 1 도전형의 이온이 도핑된 폴리실리콘층이고, 제 2 폴리실리콘층은 제 2 도전형의 이온이 도핑된 폴리실리콘층이다. 상기 제 1 도전형은 n+(또는 p+)형이고 제 2 도전형은 p+(또는 n+)형이다.
도 1(A) - 도 1(D)은 종래 MOSFET의 듀얼 게이트를 형성하는 방법을 설명하기 위한 순차적인 종단면도.
도 2(A) - 도 2(E)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 종단면도
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 33 : 제 1 절연막
35 : 제 1 폴리실리콘층 37 : 제 1 포토레지스트 패턴층
39 : 제 1 게이트 41 : 제 2 절연막
43 : 제 2 폴리실리콘층 45 : 제 2 포토레지스트 패턴층
47 : 제 2 게이트
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다.
도 2(A) - 도 2(E)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 종단면도이다.
도 2(A)에 도시된 바와 같이, 반도체 기판(31)을 제공하고, 상기 반도체 기판(31)의 상면에 옥사이드로된 제 1 절연층(33)을 형성한다. 상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(15)을 형성한다. 상기 제 1 폴리실리콘층(35)은 n+(또는 p+)형 이온이 도핑된 폴리실리콘층이다. 상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성한다. 상기 제 1 포토레지스트 패턴층(37)은 후에 형성될 제 1 게이트(39)의 패턴에 대응하도록 형성한다.
도 2(B)에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴층(37)을 마스크로 이용하여 상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각함으로써 제 1 게이트(39)를 형성한 후, 상기 제 1 포토레지스트 패턴층(37)을 제거한다.
도 2(C)에 도시된 바와 같이, 상기 반도체 기판(31)과 상기 제 1 게이트(39) 상에 옥사이드로된 제 2 절연막(41)을 형성한다.
도 2(D)에 도시된 바와 같이, 상기 절연막(41) 상에 제 2 폴리실리콘층(43)을 형성한다. 상기 제 2 폴리실리콘층(43)은 p+(또는 n+)형 이온이 도핑된 폴리실리콘층이다. 상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성한다. 상기 제 2 포토레지스트 패턴층(45)은 후에 형성될 제 2 게이트(47)의 패턴에 대응하도록 형성한다.
마지막으로, 도 2(E)에 도시된 바와 같이, 상기 제 2 포토레지스트 패턴층(45)을 마스크로 이용하여 상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각함으로써 제 2 게이트(47)를 형성한 다음, 상기 제 2 포토레지스트 패턴층(45)을 제거한다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 게이트내에 도핑된 폴리실리콘층을 형성하기 위하여 이온 주입 공정을 별도로 실시할 필요가 없고 인시튜(insitu)로 도핑된 폴리실리콘층을 형성하기 때문에 공정을 단순화하고, 두께가 얇은 게이트의 제조시의 단점인 이온 주입의 난점을 극복할 수 있는 효과가 있다. 또한 n형 이온이 도핑된 폴리실리콘층과 p형 이온이 도핑된 폴리실리콘층을 동시에 식각하지 않고 각각 식각하기 때문에 사용자가 원하는 제 1 및 제 2 게이트의 프로파일을 얻을 수 있고, 제 2 절연막의 형성시 그 절연막의 두께를 조절하여 NMOS와 PMOS의 게이트 옥사이드를 다르게 형성할 수 있다.
Claims (4)
- 반도체 기판(31)을 제공하는 공정과;상기 반도체 기판(31)의 상면에 제 1 절연층(33)을 형성하는 공정과;상기 제 1 절연층(33)의 상면에 제 1 폴리실리콘층(35)을 형성하는 공정과;상기 제 1 폴리실리콘층(35)의 상면에 제 1 포토레지스트 패턴층(37)을 형성하는 공정과;상기 제 1 폴리실리콘층(35) 및 제 1 절연층(33)을 식각하여 제 1 게이트(39)를 형성하는 공정과;상기 상기 반도체 기판(31) 및 제 1 게이트(39) 상에 제 2 절연층(41)을 형성하는 공정과;상기 제 2 절연층(41)의 상면에 제 2 폴리실리콘층(43)을 형성하는 공정과;상기 제 2 폴리실리콘층(43)의 상면에 제 2 포토레지스트 패턴층(45)을 형성하는 공정과; 그리고상기 제 2 폴리실리콘층(43) 및 제 2 절연층(41)을 식각하여 제 2 게이트(47)를 형성하는 공정을 포함하여 구성된 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘층(35)은 제 1 도전형의 이온이 도핑되어 있고, 상기 제 2 폴리실리콘층(43)은 제 2 도전형의 이온이 도핑되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 제 1 도전형은 n+형이고 제 2 도전형은 p+형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 제 1 도전형은 p+형이고 제 2 도전형은 n+형인 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980006378A KR100258881B1 (ko) | 1998-02-27 | 1998-02-27 | 반도체 소자의 제조 방법 |
US09/243,534 US6168998B1 (en) | 1998-02-27 | 1999-02-03 | Dual gate MOSFET fabrication method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980006378A KR100258881B1 (ko) | 1998-02-27 | 1998-02-27 | 반도체 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990071114A true KR19990071114A (ko) | 1999-09-15 |
KR100258881B1 KR100258881B1 (ko) | 2000-06-15 |
Family
ID=19533911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980006378A KR100258881B1 (ko) | 1998-02-27 | 1998-02-27 | 반도체 소자의 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6168998B1 (ko) |
KR (1) | KR100258881B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166417A (en) * | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
KR100502426B1 (ko) | 2003-09-18 | 2005-07-20 | 삼성전자주식회사 | 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법 |
US7144820B2 (en) * | 2004-01-02 | 2006-12-05 | Infineon Technologies Ag | Method of manufacturing a layer sequence and a method of manufacturing an integrated circuit |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
US5081054A (en) * | 1989-04-03 | 1992-01-14 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
US5057449A (en) | 1990-03-26 | 1991-10-15 | Micron Technology, Inc. | Process for creating two thicknesses of gate oxide within a dynamic random access memory |
US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
US5340764A (en) * | 1993-02-19 | 1994-08-23 | Atmel Corporation | Integration of high performance submicron CMOS and dual-poly non-volatile memory devices using a third polysilicon layer |
US5404037A (en) * | 1994-03-17 | 1995-04-04 | National Semiconductor Corporation | EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region |
US5498559A (en) * | 1994-06-20 | 1996-03-12 | Motorola, Inc. | Method of making a nonvolatile memory device with five transistors |
US5432114A (en) | 1994-10-24 | 1995-07-11 | Analog Devices, Inc. | Process for integration of gate dielectric layers having different parameters in an IGFET integrated circuit |
US5861347A (en) * | 1997-07-03 | 1999-01-19 | Motorola Inc. | Method for forming a high voltage gate dielectric for use in integrated circuit |
-
1998
- 1998-02-27 KR KR1019980006378A patent/KR100258881B1/ko not_active IP Right Cessation
-
1999
- 1999-02-03 US US09/243,534 patent/US6168998B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6168998B1 (en) | 2001-01-02 |
KR100258881B1 (ko) | 2000-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR19980053390A (ko) | 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 | |
KR100258881B1 (ko) | 반도체 소자의 제조 방법 | |
KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
KR100214519B1 (ko) | 반도체소자 제조방법 | |
KR20020014100A (ko) | 반도체 소자 제조방법 | |
KR100280527B1 (ko) | 모스 트랜지스터 제조방법 | |
KR100242378B1 (ko) | 전계효과 트랜지스터의 게이트 제조방법 | |
KR19980058454A (ko) | 반도체 소자의 제조방법 | |
KR100339430B1 (ko) | 반도체소자의 제조방법 | |
KR100244249B1 (ko) | 반도체 소자의 제조방법 | |
KR100379543B1 (ko) | 반도체 소자의 제조방법 | |
KR100325452B1 (ko) | 모스전계효과트랜지스터의제조방법 | |
KR100192547B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
KR100236073B1 (ko) | 반도체 소자의 제조방법 | |
KR100192474B1 (ko) | 모스 트랜지스터 제조방법 | |
KR100557978B1 (ko) | 반도체소자의 제조방법 | |
KR0137549B1 (ko) | 모스 트랜지스터 접합 형성 방법 | |
KR100602317B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
KR0140811B1 (ko) | 트랜지스터 제조 방법 | |
KR20070069759A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
KR20050070252A (ko) | 반도체 장치의 제조방법 | |
KR19980085205A (ko) | 반도체 소자의 살리사이드 제조방법 | |
KR19990057055A (ko) | 반도체소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |