KR930008582B1 - 수직게이트를 갖는 모스구조의 디램 제조방법 - Google Patents
수직게이트를 갖는 모스구조의 디램 제조방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract 6
- 238000005530 etching Methods 0.000 claims abstract 3
- 150000002500 ions Chemical class 0.000 claims abstract 3
- 238000005468 ion implantation Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- -1 nitrogen ions Chemical class 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000010409 thin film Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 13
- 230000000873 masking effect Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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- General Physics & Mathematics (AREA)
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Abstract
내용 없음.
Description
제 1 도는 종래 모스구조를 갖는 디램의 단면도.
제 2 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 도선
3 : 초기산화막 4 : 소오스 및 드레인 영역
5, 12 : LTO 6 : 제 1 에피층
7 : 게이트산화막 8, 20 : 게이트전극
9 : 실리사이드 10 : 제 2 에피층
11 : P/R 13, 15 : 폴리실리콘
14 : 유전체 16 : BPSG
17 : 공통소오스(드레인)영역 18 : 메탈
본 발명은 수직게이트를 갖는 모스구조의 디램 제조방법에 관한 것으로, 특히 게이트 산화막과 게이트 전극 그리고 소오스 및 드레인 영역을 기판에 대하여 수직방향으로 형성하여 소자의 고집적화의 게이트 CD(Critical Dimension)의 정밀한 조절 및 금속박막의 스텝커버리지를 개선하기에 적당하도록 한 것이다.
종래 모스구조를 갖는 디램은 제 1 도에 도시된 바와같이 게이트 산화막(7)과 게이트 전극(20)을 기판(1)상에 형성시키고 이온 주입에 의하여 소오스 및 드레인영역(4)을 형성하므로 모스 트랜지스터를 제조하였다.
그러나, 상기와 같은 종래 기술에 있어서는 소오스 및 드레인영역(4)과 게이트산화막(7), 게이트전극(20)을 기판(1)상의 동일 수평면상에 형성하므로 소자의 집적도에 한계가 있으며, 이에 따른 LTO(5), BPSG(16)간의 단차가 커지게 되므로 메탈(18)형성시 스텝커버리지가 나빠지기 쉬우며, 게이트 CD 조절을 노광장치의 정밀도에 의존하기 때문에 게이트 CD의 정확한 조정이 어려웠다.
본 발명은 이와같은 종래 기술의 문제점을 해결하기 위한 것으로 게이트 산화막과 게이트 전극 그리고 소오스 및 드레인 영역을 기판에 대해 모두 수직방향으로 형성하여 수직게이트를 가지는 모스구조의 디램을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명을 첨부된 도면 제 2 도를 참조로 하여 상술하면 다음과 같다.
먼저 (A)와 같이 마스크 작업에 의해 기판(1)상에 코아(Core) 이온주입 및 HI-C 이온주입을 하여 소오스(또는 드레인)와 커패시터 사이드 도선(2)을 형성한다.
그리고 초기산화막(3)을 성장시키고 마스킹공정에 의해 이온 주입으로 소오스 및 드레인영역(4)을 형성하며 이어서 LTO(5)를 형성한후 패터닝하여 소정영역(공통소오스 또는 드레인영역)을 정의하여 제 1 에피증(6)을 형성한다.
이어서 (B)와 같이 상기 LTO(5)위에 형성된 제 1 에피층(6)을 식각하고 제 1 에피층(6)상에 게이트 산화막(7)을 형성한후 (C)와 같이 결과물 전면에 폴리실리콘(8)을 증착한후 에치백하여 게이트산화막(7)측면에 측벽게이트전극(8)을 형성한다.
이때, 폴리실리콘(8)의 에치백 공정시 제 1 에피층(6)상의 게이트산화막도 함께 식각되도록 한다.
이어서 (D)와 같이 결과물 전면에 실리사이드를 증착한후 에치백하여 게이트전극(8)측면에 실리사이드측벽(9)을 형성한다.
다음에 (E)와 같이 제 1 에피층(6)위의 제 2 에피층(10)을 다시 형성하고 포토레지스트(11)를 이용한 마스킹 공정에 의해 제 2 에피층에 낮은 도우즈(Dose)의 이온주입을 실시한 다음, (F)와 같이 다시 포토레지스터(11')를 이용한 마스킹 공정에 의해 좁은 범위를 정의하여 높은 도우즈의 이온 주입을 실시한후 P/R(11')을 제거하고 열처리하여 공통소오스(혹은 드레인)영역(17)을 형성한다.
그리고난후 (G)와 같이 전면에 LTO(12)를 형성한후 소정 패턴으로 패터닝하고 이어서 폴리실리콘(13), 유전체(14), 폴리실리콘(15)을 차례로 형성하고 소정 패턴으로 패터닝한후, BPSG(16)를 형성하고 메탈콘택을 위하여 패터닝한후, 메탈(18)을 형성함으로써 공정을 완료한다.
또한, (G)에서 두 모스트랜지스터 사이를 격리시키기 위해서 이온 주입방법에 의한 O2또는 N2등을 주입하여 산화막 또는 질화막으로 하거나 반대형의 불순물을 주입하는 방법도 가능하다.
이상과 같은 본 발명에 의하여 게이트 산화막과 게이트전극 및 소오스 및 드레인 영역을 기판에 대하여 수직방향으로 형성시켜 트랜지스터가 차지하는 면적을 줄을수 있으며 공통소오스(또는 드레인)를 상부에 형성시키고 이의 면적을 늘려 금속박막의 스텝 커버리지를 크게 개선시킬 수 있으며 게이트 CD를 게이트전극의 증착 두께로 조정하므로 인하여 0.5㎛ 이하의 CD를 갖는 CD를 정밀하게 조정할 수 있는 장점이 있다.
Claims (4)
- 반도체 기판(1)상의 소정 영역에 이온 주입에 의해 도선(2)을 형성하는 제 1 공정 ; 결과물상에 초기산화막(3)을 성장시킨후, 소정영역에 이온 주입에 의해 소오스 및 드레인영역(4)을 형성하는 제 2 공정 ; 결과물상에 LTO(5)를 증착하고 패터닝하여 반도체 기판상의 공통 소오스 또는 드레인 영역을 정의하는 제 3 공정 ; 상기 공통소오스 또는 드레인 영역에 제 1 에피층(6)을 형성하는 제 4 공정 ; 상기 제 1 에피층(6)상에 게이트 산화막(7)을 형성하는 제 5 공정 ; 결과물상에 폴리실리콘을 증착한후 에치백하여 측벽 게이트전극(8)을 형성하는 제 6 공정 ; 결과물상에 실리사이드를 증착한후 에치백하여 상기 게이트전극(8)측면에 실리사이드측벽(9)을 형성하는 제 7 공정 ; 상기 제 1 에피층(6)상에 제 2 에피층(10)을 형성하는 제 8 공정 ; 상기 제 2 에피층(10)에 공통소오스(드레인)영역(17)을 형성하는 제 9 공정 ; 결과물상에 LTO(12)를 형성한후 소정 패턴으로 패터닝하는 제10공정 ; 결과물상에 폴리실리콘(13), 유전체(14), 폴리실리콘(15)을 차례로 형성한후 소정 패턴으로 패터닝하는 제11공정을 포함함을 특징으로 하는 수직게이트를 갖는 모스구조의 디램 제조방법.
- 제 1 항에 있어서, 인접한 트랜지스터간을 격리시키기 위하여 트랜지스터 사이에 반대형의 불순물을 주입하거나 산소 또는 질소 이온을 주입함을 특징으로 하는 수직게이트를 갖는 모스구조의 디램 제조방법.
- 제 1 항에 있어서, 상기 공통 소오스 또는 드레인영역(17)을 형성하는 제 9 공정은 상기 제 2 에피층(10)에 낮은 도우즈로 이온 주입을 실시한 다음 제 2 에피층의 한정된 영역에 높은 도우즈로 이온 주입을 실시한 후 열처리하는 공정임을 특징으로 하는 수직게이트를 갖는 모스구조의 디램 제조방법.
- 제 1 항에 있어서, 제11공정후에 상기 공통소오스 또는 드레인영역(17)에 콘택되는 메탈을 형성하는 공정이 더 포함됨을 특징으로 하는 수직게이트를 갖는 모스구조의 디램 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016280A KR930008582B1 (ko) | 1990-10-13 | 1990-10-13 | 수직게이트를 갖는 모스구조의 디램 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016280A KR930008582B1 (ko) | 1990-10-13 | 1990-10-13 | 수직게이트를 갖는 모스구조의 디램 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920008935A KR920008935A (ko) | 1992-05-28 |
| KR930008582B1 true KR930008582B1 (ko) | 1993-09-09 |
Family
ID=19304625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900016280A KR930008582B1 (ko) | 1990-10-13 | 1990-10-13 | 수직게이트를 갖는 모스구조의 디램 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930008582B1 (ko) |
-
1990
- 1990-10-13 KR KR1019900016280A patent/KR930008582B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008935A (ko) | 1992-05-28 |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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