JPH031574A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体装置に係り、特に微細なセル面積と電気
的書替機能を兼ね備えた浮遊ゲート型不揮発性メモリセ
ルの構造と製造方法に関する。

【従来の技術ｌ 従来、記憶内容を書き換えることができる不揮発性半導
体記憶装置としては、ＥＰＲＯＭとＥ２ＰＲＯＭが広く
用いられてきた。 上記のＥＰＲＯＭは高集積大容量とそれに伴う低コスト
を、Ｅ”ＦＲＯＭは記憶内容を電気的に（すなわち機器
に実装した状態で）１ビツト毎に書き替えることができ
る高機能（使い易さ）をそれぞれ特徴としてきたが、こ
れら両者の特徴を兼ね備えた不揮発性半導体記憶装置に
対する要求は強い。そしてフラッシュ型Ｅ”ＦＲＯＭは
、電気的書替機能が消去に関してチップー括（あるいは
ブロックー括）に限定されることを除けば，この要求を
満たすものとして位置付けられ、これを実現するための
新しい構造のメモリ素子が数多く提案，実用化されてい
る。 例えば、特開昭６２−２７６８７８号公報において開示
されているＦ　Ａ　Ｓ　Ｔ　（Ｆｌｏａｔｉｎｇ　Ｇａ
ｔｅＡｓｙｍｍｅｔｒｉｃ　Ｓｏｕｒｃｅ／　Ｄｒａｉ
ｎ工ｕｎｎｅｌ　Ｏｘｉｄｅ）型メモリ素子は、その代
表的なものである。このメモリ素子は、ＦＡＭＯＳ型メ
モリ素メモリ素子１素子／ビツトの浮遊ゲート型電界効
果トランジスタ蛸造を有しており、高集積性に優れてい
る。 上記の素子における書き込みはＦＡＭＯＳ型と同じくホ
ットエレクトロン注入を用いて行なわれる。一方、チッ
プー括の電気的消去は、従来のＥ”ＦＲＯＭと同様に、
電子のトンネル現象を利用して行なわれる。具体的には
，制御ゲート電極ならびに半導体基板を接地した状態で
ソース領域に正の高電圧を印加し、浮遊ゲート電極とソ
ース領域間のゲート酸化膜にＩＯＭＶ／ａｍ以上の高電
界を印加することにより、浮遊ゲート電極に蓄えられた
電子をソース領域にトンネル放出させる。 このとき、浮遊ゲート電極下のゲート酸化膜を全面にわ
たって薄膜化する（トンネル酸化膜にする）とともに、
浮遊ゲート電極とソース領域の重なり部分を同領域の拡
散、回り込みによって自己整合的に形成しているため、
電子がトンネルする領域を極めて小さくできるのが、Ｆ
ＡＳＴ型の特徴である。この結果、浮遊ゲート電極と制
御ゲート電極の重なり面積を意識的に大きく取らなくて
も、外部から印加した電圧を効率的にトンネル酸化膜に
加えることが可能となる。すなわち、セルの微細性を損
なうことなく低電圧での電気的消去が実現される。 なお、ＦＡＳＴ型メモリ素子においては、書き込みをド
レイン側、消去をソース側で行うため、各々の接合プロ
ファイルは、個別に最適化されている。すなわち、ドレ
イン接合には書き込み効率を高めるための電界集中型プ
ロファイルを用いる一方、ソース接合には消去時に高電
圧が印加可能な電界緩和型プロファイルを採用している
。こうした構造はソース、ドレイン非対称構造と呼ばれ
ている。 （発明が解決しようとする課題］ 上記ＦＡＳＴ型メモリ素子を用いた従来技術においては
、以下の三つの点が問題であった。 第一の問題点は、消去動作を行なう際、ソースから半導
体基板に寄生的なリーク電流が流れることである。これ
は、ゲート酸化膜が浮遊ゲート電極全面にわたって均一
に薄膜化されているため、浮遊ゲート電極とオーバーラ
ツプしたソース領域表面でバンド間トンネルによって発
生した電子、正孔対のうち、正孔が半導体基板側に流れ
出してしまうことによるものであり、本質的な現象であ
る。この正孔リーク電流の存在は消去動作時の消費電流
を著しく増加させるため、−括して同時に消去を行なえ
るメモリのビット数が制限される。 また、正孔が半導体基板側に取り去られることにより、
ソース領域表面では、バンド間トンネルの原因となるデ
ィープデプレション状態が消去動作の間中、定常的に続
くため、これに伴うゲート酸化膜（トンネル酸化膜）へ
の正孔注入、捕獲が無視できなくなり、消去動作の制御
性、信頼性が損なわれる。 第二の問題点は、同じくゲート酸化膜が浮遊ゲート電極
全面にわたって均一に薄膜化されているため、アレー状
に配置されたメモリ素子の一つを選択して書込動作を行
なう際、そのセルと同一データ線に接続された他のメモ
リ素子のしきい値電圧が低下する、いわゆるドレインデ
イスターブ現象が顕著になることである。 すなわち、ドレイン領域側のゲート電極端部においても
ゲート酸化膜が薄膜化されているため、データ線のみ書
込電圧が印加される、いわゆる半選択時に、ドレイン領
域端部での電界強度が著しく高まり、無視できないアバ
ランシェが起こる。 ここで発生したホットホールの一部が半導体基板から浮
遊ゲート電極へ注入されることにより、しきい値電圧が
低下する。また、データ線に印加される書込電圧によっ
て、浮遊ゲート電極からドレイン領域に電子が１〜ンネ
ル放出されるモードも無視できなくなる。 第三の問題点は、上記従来のＦＡＳＴ型メモリ素子にお
いては、素子はあくまでも平面的に配置されているため
、セル面積の微細化には自ずと限界があるという事実で
ある。 本発明の第一の目的は、従来のＦＡＳＴ型メモリ素子よ
りもセル面積が小さい、電気的に書替可能な不揮発性メ
モリ素子の構造ならびに製造方法を提供することにある
。 本発明の第二の目的は、従来のＦＡＳＴ型メモリ素子に
比べて消去動作時の消費電流（リーク電流）が小さく、
かつ、消去動作の制御性、信頼性に優れた、電気的に書
替可能な不揮発性メモリ素子の構造ならびに製造方法を
提供することにある。 本発明の第三の目的は、従来のＦＡＳＴ型メモリ素子の
電気的消去特性を損なうことなく、ドレインデイスター
ブ耐性が改善された、電気的に書替可能な不揮発性メモ
リ素子の構造ならびに製造方法を提供することにある。 【課題を解決するための手段】 上記第−の目的は、半導体基板表面に設けられた段差、
溝、穴のいずれかの側壁部あるいは底部をメモリ素子の
チャンネル領域として利用することによって達成される
。 また、上記第二、第三の目的は、ゲート絶縁膜の膜厚を
、上記側壁部で浮遊ゲート電極がソース領域あるいはド
レイン領域のいずれか一方とオーバーラツプする領域に
おいて、電子のトンネルに適した膜厚にまで局所的に薄
膜化することによって達成される。この際、上記の局所
的に薄膜化される領域は、上記のオーバーラツプする領
域のうちの所定の部分のみ、すなわちソースあるいはド
レイン高濃度領域の内側に限定して存在させる必要があ
る。このようにオーバーラツプ部分全体のうちの一部の
所定部分のみに薄膜化領域を存在させることを、以下、
′薄膜化領域を局在化させる″と表現する。 なお、上記ゲート絶縁膜の薄膜化された部分の膜厚は５
ｎｍ以上１５ｎｍ以下程度とするのが望ましく、一方、
薄膜化されていない部分の膜厚は１５ｎｍより大で１１
００ｎ以下程度とするのが望ましい。

【作　用】

半導体基板表面に設けられた段差、溝、穴のいずれかの
側壁部あるいは底部をメモリ素子のチャンネル領域とし
て活用することにより、立体的な素子構造を実現するこ
とが可能となり、セル面積を縮小することができる。 また、後記第１５図において詳述するごとく、上記側壁
部のゲート絶縁膜を、浮遊ゲート電極とソース領域（あ
るいはドレイン領域）がオーバーラツプする部分で局所
的に薄膜化し、かつ、この薄膜化領域を上記ソース（あ
るいはドレイン）高濃度領域の内側に局在化させること
により、消去動作時に半導体基板に流れるリーク電流を
除去することができる。これは、バンド間トンネルによ
って発生する正孔（ソース領域が浮遊ゲート電極とオー
バーラツプする部分で発生する）が、半導体基板側に流
れ出さなくなるためである。このことは、消去動作をト
ンネル消去本来の低消費電流で行うことを可能にすると
共に、ゲート酸化膜中への望ましくない正孔注入、捕獲
現象を防止し、消去動作の制御性、信頼性確保を可能に
する。 更に、ホットエレクトロン注入書込みが行われるドレイ
ン領域（あるいはソース領域）側ではゲート酸化膜厚が
厚くなるので、ドレインにのみ書込高電圧が印加される
半選択状態で引き起こされる望ましくない電界集中が緩
和される。この結果、しきい値電圧変動を引き起こす電
子のトンネル放出、および正孔発生、注入が抑制され、
ドレイン半選択デイスターブが問題とならなくなる。 こうして、従来はトレードオフの関係にあった消去特性
ならびにドレイン半選択デイスターブ耐性の改善が同時
に実現される。

【実施例】

（実施例１） 以下１本発明の第一の実施例を第１図乃至第１５図を用
いて説明する。 第１図は本実施例のメモリセル４ビツト分の断面図、第
２図はその平面図（ただし８ビット分）、第３図は上記
メモリセルを用いたメモリセルアレーおよび周辺回路の
構成図、第４図乃至第９図、および第１１図乃至第１３
図は上記メモリセルの製造工程における第１図と同一部
分（第２図に示した平面図のＡ−Ａ’部）の断面図、第
１０図はメモリセルの製造工程における第２図と同一部
分の平面図、第１４図は第２図に示した平面図のＢ−Ｂ
’部の断面図、そして第１５図は本実施例における消去
動作時の接合リーク電流低減機構を説明するためのメモ
リセル内部のポテンシャル図である。 まず、第３図を用いて、メモリセルアレー回路の動作の
概略を説明する。 第３図において、３１はワード線ＷＬを選択するＸデコ
ーダ、３４はワード線駆動回路、３２はデータ線ＤＬお
よびソース線ＳＬを選択するＹデコーダ、３３は読出、
書込、消去回路である。またＱｍはメモリセルであり、
浮遊ゲート電極と制御ゲート電極を有する絶縁ゲート型
電界効果トランジスタ１素子からなっている。制御ゲー
ト電極はワード線ＷＬに接続されている。また、ドレイ
ン領域はデータ線ＤＬに、ソース領域はソース線ＳＬに
それぞれ接続されている。 アレー構成は、いわゆる仮想接地方式となっており、続
出、書込動作時にはデータ線に加えてソース線も選択す
ることが必要になる。すなわち、選択されたソース線に
は回路の接地電圧Ｖｓｓ、たとえばＯｖを印加し、非選
択ソース線は書込動作時にはソース線１本毎に分離して
電気的に開放状態にし、また読出動作時には後述する読
出データ線電位と同電位にする。一方、消去動作時には
。 すべてのソース線に消去電圧Ｖｐｐ（ＩＥ）、たとえば
１２Ｖを印加する。この時、チップ上の全ビットが一括
して同時に消去される。 データ線ＤＬに関しては、書込動作時には選択されたデ
ータ線に所定の書込電圧Ｖ　ｐｐ　（ＶＤ）　（たとえ
ば６Ｖ）を印加する。この時、非選択データ線は接地電
位Ｖｓｓに保つ。読出動作時には全てのデータ線に所定
の続出電圧（たとえばＩＶ）を同時に印加する。また、
消去動作時には、すべてのデータ線をＹデコーダのとこ
ろで１本ごとに分離して電気的に開放状態とし、消去動
作の進行に伴いソース領域からドレイン領域へ無用なチ
ャネル電流が流れるのを防止する。 ワード線ＷＬに関しては、続出、書込動作時には選択さ
れたワード線に所定の続出電圧（たとえば５ｖ）、書込
電圧Ｖｐｐ（ＶＷ）　（たとえば１２ｖ）をそれぞれ印
加する。この時、非選択ワード線は接地電位Ｖｓｓに保
たれる。一方、消去動作時には、すべてのワード線を接
地電圧Ｖｓｓとする。 次に、第１図と第２図を用いて、本実施例によるメモリ
セルの構造と特徴について述べる。 メモリセルである絶縁ゲート型電界効果トランジスタは
、Ｐ−型半導体基板１１の表面に設けた溝２５の側壁に
形成された厚いゲート酸化膜１２）薄いゲート酸化膜１
３．浮遊ゲート電極１４）基板１１と浮遊ゲート電極１
４の表面に形成された第一の眉間酸化膜１５、および第
二の眉間酸化膜１６、一部が溝２５の中に埋め込まれた
形状を有し、容量結合で浮遊ゲート電極１４の電位を制
御する制御ゲート電極１。７）基板表面に設けられたｎ
十型半導体領域１８とｎ型半導体領域２０（ソース領域
）、溝２５の底面に形成されたｎ十型半導体領域１９（
ドレイン領域）、ｐ型半導体領域２１（ドレインシール
ド）から構成されている。 上記のゲート酸化膜１２及び１３は、いずれも半導体基
板１１の熱酸化による酸化シリコン膜からなり、薄い部
分１３で１０ｎｍ程度、厚い部分１２で３０ｎｍ程度の
膜厚を有している。そして薄いゲート酸化膜１３を挾ん
でｎ÷型半導体領域１８（ソース領域）と浮遊ゲート電
極１４とが対向しており、この領域が電子のトンネル領
域となる。薄いゲート酸化膜１３は、溝側壁の深さ方向
に０．２μｍはど拡がっている。なお、この薄いゲート
酸化膜の部分は、ｎ十型半導体領域１８の内側の部分に
のみ局在化しており、ｎ型半導体領域２ｏの部分にはみ
出してはいない。 第一、第二の層間酸化膜１５および１６は、半導体基板
１１（単結晶シリコン）あるいは浮遊ゲート電極１４（
多結晶シリコン）表面を熱酸化した酸化シリコン膜から
なり、それぞれ１００　ｎ、　ｍ程度および２０〜３０
ｎｍ程度の膜厚を有している。 制御ゲート電極１７はたとえば２層目の多結晶シリコン
膜からなり、その一部は溝２５内に埋め込まれて容量結
合で浮遊ゲート電極の電位を制御する機能を果たすと共
に、ワード線ＷＬと一体となって基板表面上に延在して
いる。 ｎ十型半導体領域１９は０．２μｍ程度の接合深さを有
し、メモリトランジスタのドレインとして働くと共に、
溝２５の底面に沿ってデータ線を形成する。この拡散層
データ線は、第三の眉間絶縁膜２２の上を並行して走る
アルミニウムデータ線２３に接続される。 また、上記ドレイン領域を覆うように、ｐ型半導体領域
２１が形成されており、消去動作時のパンチスル防止お
よび書込動作時のチャネルホットエレクトロン注入効率
向上を実現している。ｐ型半導体領域２１のキャリア濃
度は、ｎ十型半導体領域１９との接合面において５　Ｘ
　１０”／ａ　ｍ’程度であり、０．４μｍ程度の深さ
まで拡がっている。 また、ｎ十型半導体領域１８およびｎ型半導体領域２０
はメモリトランジスタのソースとして働くと共に、基板
表面の溝２５とその隣の溝との間にあってソース線を形
成する。この拡散層ソース線は、第三の眉間絶縁膜２２
の上を並行して走るアルミニウムソース線２４に接続さ
れる。 上記のｎ十型半導体領域１８の接合深さは０．３μｍ程
度であり、薄いゲート酸化膜１２（電子のトンネル領域
）が形成された溝２５の側壁部は完全にｎ÷型半導体領
域１８でカバーされている。 一方、ｎ型半導体領域２０は、ｎ十型半導体領域１８と
Ｐ−型半導体基板１１の間に介在するように設けられて
おり、ソース接合の破壊耐圧を高める働きをしている。 ｎ型半導体領域２０のキャリア濃度は、ｎ十型半導体領
域１８との界面においてＩ　Ｘ　１０１９／ａ　ｍ３程
度、その接合深さは０゜５μｍ程度であり、この時の接
合破壊耐圧は１７Ｖを超える。 そして、溝２５の側壁および底部のうち、上記ドレイン
領域とソース領域の間の部分がトランジスタのチャネル
領域となる。 第三の層間酸化膜２２は、たとえば燐硅酸ガラス（ＰＳ
Ｇ）膜からなり、制御ゲート電極１７（ワード線ＷＬ）
とアルミニウムデータ線２３．ソース線２４の間の層間
絶縁膜として働く。 メモリセルへの記憶情報の書込、消去および読出動作は
、既に第３図で説明した電圧を各領域にそれぞれ印加す
ることによって行われる。 まず、書込では、ドレイン領域のｎ十型半導体領域１９
のチャネル側端部で発生するホットキャリアのうち、一
部のホットエレクトロンが浮遊ゲート電極１４に注入さ
れ、制御ゲート電極１７から見たしきい値電圧が高くな
る。 一方、消去では、浮遊ゲート電極１４に保持されている
電子が、薄いゲート酸化膜１３を通してソース領域の一
部であるｎ十型半導体領域１８にトンネル放出され、制
御ゲート電極１７から見たしきい値電圧は低くなる。 また、続出は、上記書込状態と消去状態のしきい値電圧
の差異をチャネル電流の差として検出することによって
行われる。 なお、消去動作の際に、メモリトランジスタのしきい値
電圧が１ｖ程度になったところで消去を自動的に停止す
る制御回路をチップ上に設けることにより、１素子／ビ
ツト型のフラッシュＥ”ＦＲＯＭが実現される。 （製造方法） 次に、第４図から第１４図を用いて、上記メモリセルの
製造方法について説明する。 第４図に示すように、ｐ−型半導体基板１１の主表面上
に熱酸化によって表面酸化膜４１を成長させた後、ホト
レジスト膜パターン４２をマスクにして、上記基板１１
の表面に幅１μｍ、深さ１μｍの溝２５を２μｍピッチ
で形成する。溝２５形成後、ホトレジスト膜パターン４
２および表面酸化膜４１は除去する。 次に、第５図に示すように、基板１１の表面および溝２
５の側面と底面に、熱酸化によって厚いゲート酸化膜１
２′を成長させた後、溝２５内にエッチバックの手法を
用いてホトレジスト膜４３を埋め込む。 次に、上記ホトレジスト膜４３をマスクにして、基板１
１表面および溝２５側壁の厚いゲート酸化膜１２′をウ
ェットエツチングの手法によってエツチングし、第６図
に示すように、基板１１表面からおよそ０．２μｍの深
さまで溝２５側壁の厚いゲート酸化膜１２′を除去する
。このウェットエツチング後、溝２５内に埋め込まれた
ホトレジスト膜４３は除去する。 次に、第７図に示すように、厚いゲート酸化膜１２′を
除去した基板１１表面および溝２５側壁に、熱酸化によ
って１０ｎｍの薄いゲート酸化膜１３を再び成長させる
。この時、溝２５の側壁下部および底面に残っていた厚
いゲート酸化膜１２′も厚さを増し、最終的に３０ｎｍ
の厚いゲート酸化膜１２となる。 次に、第８図に示すように、上記ゲート酸化膜１２およ
び１３の表面に、化学気相堆積法（ＣＶＤ法）により、
厚さ２５０ｎｍの多結晶シリコン膜１４′を堆積させる
。続いて、熱拡散、あるいはイオン打ち込み等によって
上記多結晶シリコン膜１４′にｎ型不純物、例えばリン
（Ｐ）を高濃度（Ｉ　Ｘ　１０”／　ｃ　ｍ３以上）に
添加し、シート抵抗として１にΩ／口程度以下の導電性
を持たせる。 次に、第９図に示すように、多結晶シリコン膜１４′全
面に異方性ドライエツチングを施し、実効的な膜厚が厚
く見える溝２５の側壁に沿って多結晶シリコン膜１４′
を残す。この時、下地のゲート酸化膜１２．１３に対す
る上記異方性ドライエツチングの選択比は１０以上であ
った。 第１０図は、溝２５の側壁に沿って加工された多結晶シ
リコン膜１４′を示す平面図である。基板１１表面およ
び溝２５底面部の多結晶シリコン膜は完全に取り除かれ
ている。また、多結晶シリコン膜１４′は、後の工程で
制御ゲート電極と同時にもう一度加工を施され、最終的
に浮遊ゲート電極１４となる。 次に、第１１図に示すように、熱酸化によって多結晶シ
リコン膜１４′の表面を２０ｎｍ程度の酸化膜で覆った
後、ホトレジストによるマスキング工程とイオン打ち込
み工程を繰返し用いて、基板１１表面には砒素（Ａｓ）
５Ｘ１０１ｓ／ｃｍ”とリン（Ｐ）　４　Ｘ　１０”／
　ｃ　ｍ”を、また溝２５底面には砒素（Ａｓ）ＩＸＩ
Ｏ”／ｃｍ２と硼素（Ｂ）ＩＸ１０１４／　０ｍ２をそ
れぞれ選択的に導入する。これに続いて１０００℃、６
０分間の高温熱処理を行なうことにより、ソース領域を
構成するｎ生型半導体領域１８とｎ型半導体領域２０、
ドレイン領域を構成するｎ串型半導体領域１９）および
ドレイン領域をシールドするｐ型半導体領域２１がそれ
ぞれ形成される。 上記のように、ｎ生型半導体領域１８等を形成する工程
の前に、ゲート酸化膜１２．１３を形成する工程を行な
う順序とすることにより、不純物を添加する前の基板か
らゲート酸化膜を形成することが出来、それによって良
質なゲート酸化膜を得ることが出来る。 次に、ＣＶＤ法で堆積した厚さ５０ｎｍの窒化シリコン
膜を異方性ドライエツチングによって加工し、多結晶シ
リコン膜１４′の側壁にのみ上記窒化シリコン膜を残す
。この窒化シリコン膜をマスクとして熱酸化を行うこと
により、第１２図に示すように、基板１１表面および溝
２５の底面に第一の眉間酸化膜１５を成長させる。この
第一の層間酸化膜１５の膜厚は１１００ｎとする。さら
に、上記窒化シリコン膜を熱リン酸によって除去した後
、再度熱酸化を行ない、多結晶シリコン膜１４′の側壁
に厚さ２５ｎｍの第二の層間酸化膜１６を成長させる。 次に、第１３図に示すように、上記第一、第二の層間酸
化膜表面に、２層目の多結晶シリコン膜１７’をＣＶＤ
法によって堆積させる。この膜厚は３００ｎｍとする。 次に、熱拡散あるいはイオン打ち込み等によって上記多
結晶シリコン膜１７′にｎ型不純物、例えばリン（Ｐ）
を高濃度（ｌｘ１０２ｏ／ｃｍ３以上）に添加した後、
ホトレジスト膜パターンをマスクとして異方性ドライエ
ツチングによる加工を行ない、第１図および第２図に示
す制御ゲート電極１７（ワード線ＷＬ）を形成する。ま
た、制御ゲート電極１７の加工に続いて、同じホトレジ
スト膜パターンをマスクとして多結晶シリコン膜１４′
の加工を行ない、１ビツトごとに分離された浮遊ゲート
電極１４を形成する。 次に、ＣＶＤ法によって燐硅酸ガラス（ＰＳＧ）膜を堆
積し、第三の層間酸化膜を形成する。続いて、第２図に
示すように、基板１１表面のソース領域および溝２５底
面のドレイン領域の上にコンタクトホール２６を形成す
る。 次に、第１４図に示すように、コンタクトホールにタン
グステンを埋め込んでメタルプラグ２６を形成し、ｎ生
型半導体領域１８および１９に対して電極の取り出しを
行う。最後に、アルミニウム膜の堆積、加工を行い、ア
ルミニウムデータ線２３およびアルミニウムソース線２
４を形成して、メモリセルの製造工程を終了する。 以上述べた本実施例によれば、次の効果を得ることがで
きる。 （１）半導体基板表面に設けた溝の側壁をトランジスタ
のチャネルとして利用することにより、セル構造が三次
元化され、従来のＦＡＳＴ型メモダメモリセルて微細な
メモリセルが実現される。 例えば、０．５μｍレベルのプロセス技術を用いた場合
、１ビツトあたりのセル面積はおよそ２μｍ２になる。 （２）電子をトンネルさせる薄いゲート酸化膜がソース
領域を構成するｎ÷型半導体領域の内側に設けられ、同
じｎ生型半導体領域の端部ではゲート酸化膜が厚くなる
ため、第１５図に示すように、ｎ÷型半導体領域６（第
１図の１８に相当）と浮遊ゲート電極３（第１図の１４
に相当）とのオーバーラツプ領域（両者が対向する部分
）のうち、厚いゲート絶縁膜２（第１図の１２に相当）
の部分では側壁表面が反転状態とならない。そしてこの
領域が正孔に対するエネルギー障壁として働き、薄いゲ
ート絶縁膜２′（第１図の１３に相当）の部分でバンド
間トンネル（ｂａｎｄ　−ｔｏ　−ｂａｎｄｔｕｎｎｅ
ｌｉｎｇ　）によって発生した正孔がＰ−型半導体基板
１へ流れだすのを防止することができる。 その結果、消去動作時のｎ生型半導体領域・基板間リー
ク電流が著しく低減され（１セルあたり１ｐＡ以下）、
消去動作をトンネル消去本来の低消費電流で行うことが
可能となる。更に、上記正孔がＰ−型半導体基板１に流
れ出すことなく薄いゲート絶縁膜２′の下に蓄積される
ことにより、正孔発生の原因となったディープデプレッ
ション状態が直ちに解消される。このことにより、ゲー
ト酸化膜中への望ましくない正孔注入、捕獲現象を抑制
し、消去動作の制御性、信頼性確保が可能となる。 （３）書込動作を行うドレイン領域側では、ソース側の
トンネル領域とは独立にゲート酸化膜厚を厚くできるた
め、消去速度を損なうことなく書込半選択時のドレイン
デイスターブ耐性が改善される。この結果、書込ドレイ
ン電圧の設計余裕度を拡げることが可能となる。 （４）薄いゲート酸化膜の拡がりがウェットエツチング
の時間によって決まるため、チップ内、チップ間、ウェ
ハ間、ロット間を通じて、該拡がりとｎ生型半導体領域
との関係を精度よく制御することが可能となる。 （５）電子をトンネルさせる薄いゲート酸化膜は低濃度
半導体基板を酸化して形成しているため、界面および膜
中のトラップが少ない。このことは、書替動作の信頼性
を高めるのに有効である。 （実施例２） 以下、本発明の第二の実施例を第１６図乃至第１８図を
用いて説明する。 第１６図および第１７図は本実施例のメモリセル２ビツ
ト分の断面図、第１８図はその平面図（ただし４ビツト
分）である。なお、第１６図は第１８図のＡ−Ａ’部に
、また第１７図は第１８図のＢ−Ｂ’部にそれぞれ対応
している。 上記メモリセルを用いたメモリセルアレーおよび周辺回
路の構成図およびその動作は実施例１の第３図の場合と
同様であり、ここでは説明しない。 以下、第１６図乃至第１８図を用いて、本実施例による
メモリセルの構造と特徴について述べる。 メモリセルである絶縁ゲート型電界効果トランジスタは
、Ｐ−型半導体基板５１表面に設けた溝６５の側壁に形
成された薄いゲート酸化膜５３）側壁および底面に形成
された厚いゲート酸化膜５２）浮遊ゲート電極５４．基
板５１の表面に形成された第一の眉間酸化膜５５、浮遊
ゲート電極５４の表面に形成された第二の眉間酸化膜５
６、容量結合で浮遊ゲート電極５４の電位を制御する制
御ゲート電極５。７）溝６５に接して基板５１の表面に
形成されたｎ十型半導体領域５８とｎ型半導体領域６０
（ソース領域）、ｎ十型半導体領域５９（ドレイン領域
）、およびＰ型半導体領域（ドレインシールド）から構
成されている。 ゲート酸化膜５２及び５３は、いずれも半導体基板５１
の熱酸化による酸化シリコン膜からなり、薄い部分５３
では１０ｎｍ程度、厚い部分５２では３０ｎｍ程度の膜
厚を有している。そして薄いゲート酸化膜５３を挾んで
ｎ十型半導体領域５８と浮遊ゲート電極５４とが対向し
ており、この領域が電子のトンネル領域となる。なお、
薄いゲート酸化膜５３は、溝側壁の深さ方向に０．２μ
ｍほど拡がっている。 第一、第二の層間酸化膜５５および５６は、半導体基板
５１（単結晶シリコン）あるいは浮遊ゲート電極５４（
多結晶シリコン）表面を熱酸化した酸化シリコン膜から
なり、それぞれ１１００ｎ程度および２０〜３０ｎｍ程
度の膜厚を有している。 制御ゲート電極５７はたとえば２層目の多結晶シリコン
膜からなり、容量結合で浮遊ゲート電極５４の電位を制
御する機能を果たすと共に、ワードｆｉＷＬと一体とな
って基板表面上に延在している。 ｎ十型半導体領域５９は０．２μｍ程度の接合深さを有
し、メモリトランジスタのドレインとして働くと共に、
並行に設けられた溝６５とその隣りの溝との間にあって
データ線を形成する。この拡散層データ線は、第三の層
間絶縁膜６２の上を並行して走るアルミニウムデータｆ
ｉ６３と、コンタクトホール６６に埋め込まれたタング
ステンメタルプラグ８５を介して接続される。 また、上記ドレイン領域を覆うように、ｐ型半導体領域
６１が形成されており、消去動作時のパンチスル防止お
よび書込動作時のチャネルホットエレクトロン注入効率
向上を実現している。ｐ型半導体領域６１のキャリア濃
度は、ｎ十型半導体領域５９との接合面において５　Ｘ
　１０”／ｃ　ｍ３程度であり、０．４μｍ程度の深さ
まで拡がっている。 また、ｎ中型半導体領域５８およびｎ型半導体領域６０
はメモリトランジスタのソースとして働くと共に、基板
表面の溝６５とその隣の溝との間にあってソース線を形
成する。この拡散層ソース線は、第三の層間絶縁膜６２
の上を並行して走るアルミニウムソース線６４と、コン
タクトホール６６に埋め込まれたタングステンメタルプ
ラグ８５を介して接続される。 上記ｎ十型半導体領域５８の接合深さは、０．３μｍ程
度であり、薄いゲート酸化膜５２（電子のトンネル領域
）が形成された溝６５の側壁部は完全にｎ中型半導体領
域５８でカバーされている。 一方、ｎ型半導体領域６０は、ｎ中型半導体領域５８と
ｐ−型半導体基板５１の間に介在するように設けられて
おり、ソース接合の破壊耐圧を高める働きをしている。 このｎ型半導体領域６０のキャリア濃度は、ｎ中型半導
体領域５８との界面においてＩ　Ｘ　１０”／　ｃ　ｍ
３程度、その接合深さは０．５μｍ程度であり、この時
の接合破壊耐圧は１７Ｖを超える。 そして１ｍ６５の側壁および底部のうち、上記ドレイン
領域とソース領域の間の部分がトランジスタのチャネル
領域となる。 また、第三の眉間酸化膜６２は例えば燐硅酸ガラス（Ｐ
ＳＧ）膜からなり、制御ゲート電極５７（ワード線ＷＬ
）とアルミニウムデータ線６３）ソース線６４の間の眉
間絶縁膜として働く。 メモリセルへの記憶情報の書込、消去および読出動作は
、前記実施例１の第３図で説明した電圧を各領域に印加
することによって行われる。書込では、ドレイン領域の
ｎ十型半導体領域５９のチャネル側端部で発生するホッ
トキャリアのうち、一部のホットエレクトロンが浮遊ゲ
ート電極５４に注入され、制御ゲート電極から見たしき
い値電圧が高くなる。一方、消去では、浮遊ゲート電極
５４に保持されている電子が、薄いゲート酸化膜５３を
通してソース領域の一部であるｎ中型半導体領域５８に
トンネル放出され、制御ゲート電極から見たしきい値電
圧は低くなる。また、読出は。 上記書込状態と消去状態のしきい値電圧の差異をチャネ
ル電流の差として検出することによって行われる。 なお、消去動作の際に、メモリトランジスタのしきい値
電圧が１ｖ程度になったところで消去を自動的に停止す
る制御回路をチップ上に設けることにより、１素子／ビ
ツト型のフラッシュＥ２ＦＲＯＭが実現されるのは、前
記実施例１と同様である。 以上述べた本実施例によれば、前記実施例１で述べた効
果の（２）、（３）、（４）、（５）と同様の効果を得
ることができる。

【発明の効果】

本発明によれば、消去動作時の消費電流が小さく、かつ
、信頼性に優れた、電気的書替可能な微細不揮発性メモ
リセルを実現することができる。 このセルにより、従来の紫外線消去型Ｅ　Ｐ　ＲＯＭ以
上の集積度を有するフラッシュ型（チップ−括消去型）
Ｅ”ＦＲＯＭを実現することが可能となる。 ４）

【図面の簡単な説明】

第１図は本発明の実施例１のメモリセル断面図、第２図
は本発明の実施例１のメモリセル平面図、第３図は本発
明の実施例１のメモリセルアレーおよび周辺回路の構成
図、第４図乃至第１４図は本発明の実施例１のメモリセ
ルの製造工程を示す図、第１５図は本発明における消去
動作時接合リーク電流低減機構を説明するためのメモリ
セル内部のポテンシャル図、第１６図および第１７図は
本発明の実施例２のメモリセル断面図、第１８図は本発
明の実施例２のメモリセル平面図である。 く符号の説明〉 １・・・ｐ−型半導体基板　　２・・・ゲート酸化膜２
″・・・ゲート酸化膜薄膜化領域 ３・・・浮遊ゲート電極　　　４・・・層間絶縁膜５・
・・制御ゲート電極 ６・・・ｎ十型半導体領域（ソース領域の一部）７・・
・ｎ型半導体領域（ソース領域の一部）１・・・Ｐ−型
半導体基板 ２・・・厚いゲート酸化膜 ２′・・・厚いゲート酸化膜 ３・・・薄いゲート酸化膜（トンネル酸化膜）４・・・
浮遊ゲート電極 ４′・・・多結晶シリコン膜 ５・・・第一の眉間酸化膜 ６・・・第二の層間酸化膜　１７・・・制御ゲート電極
７′・・・多結晶シリコン膜 ８・・・ｎ十型半導体領域（ソース領域の一部）９・・
・ｎ十型半導体領域（ドレイン領域の一部）０・・・ｎ
型半導体領域（ソース領域の一部）１・・・ｐ型半導体
領域（ドレインシールド）２・・・第三の層間酸化膜 ２３・・・アルミニウムデータ線ＤＬ（ドレイン領域と
接続） ２４・・・アルミニウムソース線ＳＬ（ソース領域と接
続） ２５・・・半導体基板表面の溝 ２６・・・コンタクトホール　　３１・・・Ｘデコーダ
３２・・・Ｙデコーダ ３３・・・読出、書込、消去回路 ３４・・・ワード線駆動回路　　４１・・・表面酸化膜
４２・・・ホトレジスト膜 ４３・・・ホトレジスト膜　　　４４・・・表面酸化膜
４５・・・タングスタンプラグ ５１・・・ｐ−型半導体基板 ５２・・・厚いゲート酸化膜 ５３・・・薄いゲート酸化膜（トンネルさんか膜）５４
・・・浮遊ゲート電極 ５５・・・第一の層間酸化膜 ５６・・・第二の眉間酸化膜 ５７・・・制御ゲート電極 ５８・・・ｎ十型半導体領域（ソース領域の一部）５９
・・・ｎ十型半導体領域（ドレイン領域の一部）６０・
・・ｎ型半導体領域（ソース領域の一部）６１・・・ｐ
型半導体領域（ドレインシールド）６２・・・第三の眉
間酸化膜 ６３・・・アルミニウムデータ線ＤＬ（ドレイン領域と
接続） ６３・・・アルミニウムソース線ＳＬ（ソース領域と接
続） ６５・・・半導体基板表面の溝 ６６・・・コンタクトホール ８５・・・タングステンプラグ。 ＷＬ・・・ワｉド線　　　　　　ＤＬ・・・データ線Ｓ
Ｌ・・・ソース線

Claims (1)

1. 【特許請求の範囲】 １）周囲を絶縁膜に囲まれた浮遊ゲート電極を有する絶
   縁ゲート型電界効果トランジスタであって、半導体基板
   表面に設けられた段差、溝、穴の少なくともいずれか一
   つの側壁部あるいは底部の少なくともいずれかを、該絶
   縁ゲート型電界効果トランジスタの反転チャネル部とし
   て用いることを特徴とする不揮発性半導体記憶装置。 ２）周囲を絶縁膜に囲まれた浮遊ゲート電極を有し、半
   導体基板表面に設けられた段差、溝、穴の少なくともい
   ずれか一つの側壁部を反転チャネル部として用いる絶縁
   ゲート型電界効果トランジスタであって、上記段差、溝
   、穴の底部に設けられた上記半導体基板と反対導電型の
   高濃度不純物領域をドレイン領域として用い、かつ、上
   記半導体基板表面に上記段差、溝、穴に接して設けられ
   た該半導体基板と反対導電型の高濃度不純物領域をソー
   ス領域として用いることを特徴とする不揮発性半導体記
   憶装置。 ３）周囲を絶縁膜に囲まれた浮遊ゲート電極を有する絶
   縁ゲート型電界効果トランジスタであって、半導体基板
   表面に設けられた段差、溝、穴の少なくともいずれか一
   つの側壁部で、上記浮遊ゲート電極のゲート絶縁膜の一
   部分が局所的に他の部分よりも薄膜化されていることを
   特徴とする不揮発性半導体記憶装置。 ４）周囲を絶縁膜に囲まれた浮遊ゲート電極を有する絶
   縁ゲート型電界効果トランジスタであって、半導体基板
   表面に設けられた段差、溝、穴の少なくともいずれか一
   つの側壁部で、上記浮遊ゲート電極のゲート絶縁膜の一
   部分が局所的に他の部分よりも薄膜化されており、かつ
   、上記半導体基板表面に形成された該半導体基板とは反
   対導電型の高濃度不純物領域が上記側壁に接する領域の
   内側に、上記の局所的に薄膜化された領域が配設されて
   いることを特徴とする不揮発性半導体記憶装置。 ５）上記高濃度不純物領域に該領域が逆バイアスされる
   極性の高電圧を印加することにより、上記ゲート絶縁膜
   の局所的に薄膜化された部分で電荷（電子または正孔）
   のトンネル遷移が起こるような高電界を発生させ、上記
   浮遊ゲート電極に蓄えられた電荷を上記高濃度不純物領
   域に引き抜くように構成したことを特徴とする第４請求
   項に記載の不揮発性半導体記憶装置。 ６）上記浮遊ゲート電極に電荷（電子または正孔）を蓄
   えることにより、電源遮断時も情報が保持されることを
   特徴とする第１乃至第５請求項に記載の不揮発性半導体
   記憶装置。 ７）上記浮遊ゲート電極に蓄えられた電荷（電子または
   正孔）の有無あるいは量を、外部端子から判定する手段
   を有することを特徴とする第１乃至第５請求項に記載の
   不揮発性半導体記憶装置。 ８）上記浮遊ゲート電極の電位を外部端子から制御する
   手段を有することを特徴とする第１乃至第５請求項に記
   載の不揮発性半導体記憶装置。 ９）上記浮遊ゲート電極の電位を容量結合によって制御
   する制御ゲート電極を有することを特徴とする第１乃至
   第５請求項に記載の不揮発性半導体記憶装置。 １０）上記第４請求項に記載の不揮発性半導体記憶装置
   を製造する際に、上記高濃度不純物領域を形成する工程
   より前に、上記ゲート絶縁膜を形成する工程を行なうこ
   とを特徴とする不揮発性半導体記憶装置の製造方法。 １１）少なくとも下記（イ）〜（ハ）の工程を含むこと
   を特徴とする不揮発性半導体記憶装置の製造方法。 （イ）半導体基板表面に段差、溝、穴の少なくともいず
   れか一つを形成する工程。 （ロ）上記段差、溝、穴の少なくとも側壁部に第１のゲ
   ート酸化膜を成長させる工程。 （ハ）上記側壁部の上記半導体基板表面に隣接する領域
   の所定の一部分で上記第１のゲート酸化膜を選択的に除
   去する工程。 （ニ）上記のように第１のゲート酸化膜を除去した所定
   の部分に他の部分よりも薄い第２のゲート酸化膜を成長
   させる工程。