JPH0239473A - トレンチ溝側壁にチャンネルを持つ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＦＥＴに関するものである。

（従来の技術） 通常のＦＥＴはシリコン基板の面内方向にチャネルをも
っている。不純物拡散によってソース領域とドレイン域
が形成されるが、これらはともに基板の面内に存在し、
周領域間のチャネル領域の基板表面上にゲート酸化膜を
介してゲート電極が形成されている。

（発明が解決しようとする課題） シリコン基板の表面の単位面積当たりに形成できるＦＥ
Ｔの数は、グー１−長、ゲート幅、ソース領域及びドレ
イン領域の面積などによって決まる。

これらは全てシリコン基板表面の面内の物理量であり、
これらの物理量を縮少化することにより集積度を上げる
ことが可能であるが、縮小化すればトランジスタ特性も
変化する。

一方、（１００）シリコン基板にトレンチ溝を形成し、
その側壁の（１１’Ｏ）面にＰＭＯ３ＦＥＴを形成し、
平面内の（１００）面にＮＭＯ３ＦＥＴを形成する三次
元ＣＭＯＳデバイスが提案されている（　ｒＩＥＥＥ　
１９８６　ＳＹＭＰＯ３ＩＵＭ　ＯＮ　ＶＬＳＩＴＥＣ
ＨＮＯＬＯＧＹ　Ｊ論文集、１７ページ、論文番号１１
−２参照）。

しかしながら、上記引用の三次元ＣＭＯＳデバイスでは
、ＰＭＯ８ＦＥＴは縦型であるので集積度を上げるうえ
で効果があるが、ＮＭＯ５ＦＥＴは従来通り平面内に形
成されるので、集積度が十分に上がっているとはいえな
い。

本発明はトランジスタ特性に影響を及ぼす物理量を変化
させることなく、集積度を向上させることのできる半導
体装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明ではシリコン基板にトレンチ溝を形成して柱状体
を形成し、その側壁をチャネルとする縦型ＦＥＴを構成
することにより、上記課題を解決するものである。

すなわち、本発明では半導体基板に第１のトレンチ溝で
囲まれた柱状体が形成されており、その柱状体の頂部と
第１のトレンチ溝底部には不純物が導入されて一方がド
レイン領域、他方がソース領域となっており、第１のト
レンチ溝には側壁で絶縁された第１の導電体が埋め込ま
れており、第１の導電体の一部には第２のトレンチ溝が
形成されており、第２のトレンチ溝には第１の導電体と
は側壁で絶縁され、第１のトレンチ溝底部の不純物導入
領域と接続する第２の導電体が埋め込まれている。

（作用） 第１のトレンチ溝の深さとドレイン領域・ソース領域の
接合深さによってチャネル長が規定される。柱状体の周
囲の長さがチャネル幅に該当する。

チャネルが縦方向になることにより、基板表面に占める
ＦＥＴの面積が縮小される。

（実施例） 第１図に本発明をＮチャネルのＭＯＳＦＥＴに適用した
例を表わす。

２はＰ型シリコン基板であり、基板２には四辺形につな
がったトレンチ溝が形成されて柱状体４が形成されてい
る。柱状体４は第２図に示されるように複数個が配列さ
れる。第３図は１個の柱状体４を拡大して示したもので
あり、四辺形につながったトレンチ溝６によって囲まれ
ている。トレンチ溝６の形成後にＡｓなどのＮ型不純物
が注入されることにより、柱状体４の頂部とトレンチ溝
６の底部にそれぞれ不純物拡散領域８，１０が形成され
ている。頂部の不純物拡散領域８をドレイン領域とし、
底部の不純物拡散領域１０をソース領域とする。逆に、
頂部の不純物拡散領域８をソース領域とし、底部の不純
物拡散領域１０をドレイン領域としてもよい。

第１図に戻って説明すると、トレンチ溝の内部は低抵抗
にするために不純物が導入されたポリシリコン１４で埋
められており、基板２とポリシリコン１４の間はゲート
酸化膜１２で絶縁されている。

トレンチ溝に埋められたポリシリコン１４の一部におい
ては、第２のトレンチ溝が形成されてメタル１６が埋め
込まれている。メタル１６とポリシリコン１４の間は酸
化膜１８によって絶縁されており、メタル１６と第１の
トレンチ溝の底部のソースとなるＮ＋拡散領域１ｏの間
には酸化膜１８が存在せず、メタル１６とＮ＋拡散領域
１０は接続されている。

晧板２上にはＷＪ間絶ｇ１漠としてＰＳＧ膜２０が形成
され、ドレイン領域８上、ソース電極となるメタル１６
上及びゲート電極となるポリシリコン１４上にそれぞれ
コンタクトホールがあけられ、ＰＳＧ膜２膜上０上成さ
れたメタル配線２２がコンタクトホールを介してドレイ
ン領域８．メタル１６、ポリシリコン１４にそれぞれ接
続されている。

第１図の装置は、その上にさらに多層配線が形成される
場合もあり、最終的にはパッシベーション膜で被われる
。

柱状体４の側壁２４がチャネルとなる。

第１図はＮチャネルのＭ　ＯＳ　Ｆ　Ｅ　Ｔであるが、
基板２をＮ型とし、拡散領域８，１ｏをＰ型とすればＰ
チャネルＭＯ５ＦＥＴとすることができる。

第４図（Ａ）から（Ｈ）により第１図の実施例の製造方
法を説明する。

（Ａ）シリコンウェハ２に写真製版でレジストパターン
を形成し、ＲＩＥなどの異方性エツチングにより深さが
数μｍのトレンチ溝６を形成する。

これにより、柱状体４が形成される。トレンチ溝６の深
さはチャネル長を規定するので、例えば２μｍ程度にし
ておく。

（Ｂ）レジストを除去した後、Ｎ型不純物としてＡｓを
イオン注入し、熱拡散させて拡散領域８゜１０を形成す
る。

（Ｃ）酸化を行なって厚さが２５０〜３００人程度のゲ
ー堆積化膜１２を形成する。

（Ｄ）Ｎ型不純物を含んだポリシリコン層をトレンチ溝
６の深さよりも厚く堆積し、エッチバックによってトレ
ンチ溝内にポリシリコン１４を残して基板表面を平坦化
する。

（Ｅ）第２のトレンチ溝を形成する領域に開口をもつレ
ジストパターンを写真製版で形成した後、ＲＩＥなどの
異方性エツチングによってポリシリコン１４をエツチン
グし、第２のトレンチ溝１５を形成する。

酸化を行なってトレンチ溝１５の壁面に酸化膜１８を形
成する。

再び異方性エツチングを行なってトレンチ溝１５の底部
の酸化膜を除去する。

（Ｆ）アルミニウムなどのメタル又は不純物導入により
低抵抗化されたポリシリコンをトレンチ溝１５の深さよ
りも厚く堆積し、エッチバックによってトレンチ溝１５
にメタル（又はポリシリコン）１６を残す。

（Ｇ）基板表面に層間絶縁膜としてＰＳＧ膜２０を堆積
し、写真製版とエツチングによってコンタクトホール２
１を形成する。

（Ｈ）アルミニウムなどのメタル層を堆積し、写真製版
とエツチングによってメタル配線２２を形成する。

その後、パッシベーション膜を形成する。

ＰチャネルＭＯ３ＦＥＴは導電型を逆にすれば第４図の
プロセスと同じプロセスで製造することができる。

（発明の効果） 本発明のＭＯＳＦＥＴでは、シリコン基板にトレンチ溝
で囲まれた柱状体を形成し、その柱状体の側壁にチャネ
ルを形成するようにしたので、ゲート長がトレンチ溝の
深さ方向となる。そのため、ゲート長、ゲート幅などト
ランジスタ特性に影響を及ぼす物理量を変えなくても集
積度を向上させることができる。

また、隣接するＭＯＳＦＥＴ間のドレインはトレンチ溝
によって完全に分離されるため、１８！Ｉ接素子とのリ
ークが起こりにくいという利点もある。

【図面の簡単な説明】

第１図は一実施例を示す断面図、第２図は基板に形成さ
れたトレンチ溝と柱状体を示す概略斜視図、第３図は１
個のトレンチ溝と柱状体を示す斜視図である。なお第１
図の断面の切断位置は第３図におけるＡ−Ａ線位置であ
る。第４図（Ａ）から同図（Ｉ（）は一実施例の製造プ
ロセスを示す断皿図である。 ２・・・・・・シリコン基板、４・・・・・柱状体、６
・・・・・・第１のトレンチ溝、８，１０・・・・・・
ソース・ドレイン領域、１２・・・・・・ゲート酸化膜
、１４・・・・・・第１の導電体であるポリシリコン、
１６・・・・第２の４　重体であるメタル、１８・・・
・・酸化膜、１５　・・・第２のトレンチ溝。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板に第１のトレンチ溝で囲まれた柱状体
   が形成されており、その柱状体の頂部と第１のトレンチ
   溝底部には不純物が導入されて一方がドレイン領域、他
   方がソース領域となっており、第１のトレンチ溝には側
   壁で絶縁された第１の導電体が埋め込まれており、第１
   の導電体の一部には第２のトレンチ溝が形成されており
   、第２のトレンチ溝には第１の導電体とは側壁で絶縁さ
   れ、第１のトレンチ溝底部の不純物導入領域と接続する
   第２の導電体が埋め込まれている半導体装置。