KR100204322B1 - 반도체장치 및 그의 제조방법 - Google Patents

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semiconductor
semiconductor island
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insulating film
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아키히로 하타
다카시 후나이
마사히로 아다치
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쓰지 하루오
샤프 가부시끼가이샤
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Abstract

절연성표면을 갖는 기판과, 기판상에 형성된 박막트랜지스터를 갖는 반도체장치로서, 상기 박막트랜지스터는, 채널영역과 소스/드레인영역을 포함하는 반도체섬과, 반도체섬상에 형성된 게이트절연막과, 게이트절연막을 통해 반도체섬의 채널영역을 덮는 게이트전극을 구비하고, 반도체섬의 채널영역의 에지부와 게이트전극간의 간극은, 반도체섬의 채널영역의 중앙부와 게이트전극간의 간극보다 큰, 반도체장치

Description

반도체장치 및 그의 제조방법
제1a도는 실시예1에 관한 박막트랜지스터의 평면도이다.
제1b도는 제1a도의 1B-1B' 선(1점쇄선)으로 지면(紙面)에 수직인 방향으로 박막트랜지스터를 절단한 경우의 박막트랜지스터의 단면도이다.
제2a∼2g도는 실시예 1에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 1B-1B'선(1점쇄선) 에 따른 도면이다.
제3a∼3g도는 실시예 1에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 3A-3A'선(1점쇄선)에 다른 도면이다.
제4a∼4i도는 실시예 2에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 1B-1B'선(1점쇄선)에 따른 도면이다.
제5a∼5f도는 실시예 2에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 3A-3A'선(1점쇄선)에 따른 도면이다.
제6a∼6f도는 실시예 3에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 1B-1B'선(1점쇄선)에 따른 도면이다.
제7a∼7f도는 실시예 3에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제1a도중의 3A-3A'선(1점쇄선)에 따른 도면이다.
제8a도는 실시예 4에 관한 박막트랜지스터의 평면도이다.
제8b도는 제8a도의 8B-8B'선(1점쇄선)으로 지면에 수직인 방향으로 박막트랜지스터를 절단한 경우의 박막트랜지스터의 단면도이다.
제9a∼9i도는 실시에 4에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제8a도중의 8B-8B'선(1점쇄선)에 따른 도면이다.
제10a∼10g도는 실시예 4에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제8a도중의 10A-10A'선(1점쇄선)에 따른 도면이다.
제11a∼11g도는 실시예 5에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제8a도중의 8B-8B'선(1점쇄선)에 따른 도면이다.
제12a∼12g도는 실시예 5에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제8a도중의 10A-10A'선(1점쇄선)에 따른 도면이다.
제13a도는 실시예 6에 관한 박막트랜지스터의 평면도이다.
제13b도는 제13a도의 13B-13B'선(1점쇄선)으로 지면에 수직인 방향으로 박막트랜지스터를 절단한 경우의 박막트랜지스터의 단면도이다.
제14a∼14g도는 실시예6에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제13a도중의 13B-13B'선(1점쇄선)에 따른 도면이다.
제15a∼15g도는 실시예 6에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제13a도중의 15A-15A'선(1점쇄선)에 따른 도면이다.
제16a∼16g도는 실시예 7에 관한 박막트랜지스터의 제조공정을 보인 단면도로, 제13a도중의 13B-13B'선(1점쇄선)에 따른 도면이다.
제17a∼17g도는 실시예 7에 관한 박막트랜지스터의 제조공정을 보인 단면도로 제13a도중의 15A-15A'선(1점쇄선)에 따른 도면이다.
제18a도는 종래의 박막트랜지스터를 보인 평면도이다.
제18b도는 제18a도의 18B-18B'선(1점쇄선) 에 따른 도면이다.
제19a∼19d도는 종래의 박막트랜지스터의 제조공정을 보인 단면도로, 제18a도중의 18B-18B'선(1점쇄선)에 따른 도면이다.
제20a∼20d도는 종래의 박막트렌지스터의 제조공정을 보인 단면도로, 제18a도중의 20A-20A'선(1점쇄선)에 따른 도면이다.
* 도면의 주요부분에 대한 부호의 설명
100, 500, 800, 1100 : 기판 101, 501, 801, 1101 : 반도체섬
102a, 502a, 802a : 제1절연층 102b, 502b, 802b : 제2절연층
102, 802, 1102 : 게이트절연막 103, 503, 803, 1103 : 게이트전극
104, 504, 804, 1104 : 소스. 드레인전극
105, 505, 805, 1105 : 콘택트홀 106, 506, 805, 1106 : 소스. 드레인영역
107 : 리프트 오프 마스크 508, 808 : 차광막
509, 809 : 절연막 110, 510, 810 : 오목부
본 발명은 유리등의 절연성기판상에 설치된 박막트렌지스터 (TFT)를 사용한 반도체장치 및 그의 제조방법에 관한 것으로, 특히 액티브매트릭스형의 액정표시장치에 이용할 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
유리등의 절연성기판상에 TFT를 갖는 장치로서는, 이들의 TFT를 화소의 구동에 사용하는 액티브매트릭스형 액정표시장치나 이미지센서등이 알려져 있다. 이들의 장치에 사용되는 TFT에는 박막상의 실리콘반도체를 사용하는 것이 일반적이다.
상기 박막상의 실리콘반도체로서는, 비정질실리콘(a-Si) 반도체로 형성되는 것과, 결정성을 갖는 실리콘반도체로 형성되는 것의 2개로 대별된다. 비정질실리콘반도체는, 제작온도가 낮고, 기상법으로 비교적 용이하게 제작할 수 있어 양산성이 풍부하기 때문에, 가장 일반적으로 사용되고 있다. 그러나, 비정질실리콘반도체의 도전성등의 물성은 결정성을 갖는 실리콘반도체에 비해 떨어진다. 이 때문에, 보다 고속의 특성을 얻기 위해서는 결정성을 갖는 실리콘반도체로 형성되는 TFT제조방법이 강하게 요구되고 있다.
결정성을 갖는 실리콘반도체로서는, 다결정실리콘, 미소결정실리콘, 결정성분을 포함하는 비정질실리콘, 또는 결정성과 비정질성의 중간상태를 갖는 세미아몰퍼스실리콘등이 알려져 있다. 이들 결정성을 갖는 실리콘반도체를 사용한 TFT 는 일반적으로 기판상에 있어서, 섬모양의 반도체층, 게이트절연막, 반도체층을 횡단하는 게이트전극의 순으로 적층된 구조(톱게이트형 구조)를 갖는다.
제18a도는 결정성을 갖는 실리콘반도체로 형성되는 전형적인 TFT의 평면도이고, 제18b도는 제18a도의 18B-18B' 선에 따른 단면도이다. 제19a∼19d도는 제 18a도의 18B--18B'선에 따른 부분의 제조공정을 보인 단면도이다. 제20a∼20d도는 제18a도중의 20A-20A'선에 따른 부분의 제조공정을 보인 단면도이다. 상기 TFT는 이하와 같이 제조된다.
우선, 유리등의 절연성기판(1100)상에, 스퍼터법등을 사용하여 Sio2나 SiNx로 이루어지는 막을 적당한 두께로 퇴적시킨다. 이 막위에, CVD법등을 사용하여 반도체실리콘막을 100nm정도의 두께로 퇴적시킨다.
이어서, 소성로에서 600℃정도의 가열처리나 엑시머레이저를 조사함에 의한 가열처리등의 열처리공정에 의해 반도체실리콘막을 결정화시킨다. 그 후, 반도체실리콘막을 구형(矩形)의 섬모양으로 성형한다. 상기 열처리공정과 성형공정의 순서를 역으로 해도 좋다. 즉, 우선, 반도체실리콘막을 구형의 섬모양으로 성형한다. 그 후에, 소성로에서 600℃정도의 온도의 가열처리나 엑시머레이저를 조사함에 의한 가열처리등의 열처리공정에 의해 반도체실리콘막을 결정화시킨다. 이와 같이 하여 제19a 및 20a도에 보인 결정성 반도체섬(1101)을 얻는다.
다음, 제19b 및 20b도에 보인 바와 같이, 스퍼티법이나 CVD법을 사용하여 결정성 반도체섬(1101)을 피복하는 게이트절연막(1102)을 기판(1100) 전체위에 형성한다. 게이트절연막(1102)의 두께는 100nm정도이다. 게이트절연막(1102)은 SiO2나 SiNx등으로 형성된다. 이어서, 게이트절연막(1102)위에 구형상의 결정성 반도체섬(1101)을 횡단하도록 게이트전극(1103)을 형성한다. 게이트전극(1103)은 도전성재료로 형성된다.
다음, 제19c 및 20c도에 보인 바와 같이, 게이트전극(1103)을 마스크로 하여, 그 상부에 게이트전극(1103)이 형성되어 있지 않은 결정성 반도체섬(1101)의 영역에. 도너 또는 억셉터 이온을 도핑한다. 상기 도핑은, 게이트절연막(1102)을 통해 행해도 좋으며, 게이트전극(1103)이 형성되지 않은 영역의 게이트절연막(1102)을 에칭제거한 후에 행해도 좋다. 도너 또는 억셉터 이온을 도핑함으로써 결정성 반도체섬(1101)에 소스·드레인영역(1106)이 형성된다.
다음에, 제19d 및 20d도에 보인 바와 같이, 결정성 반도체섬(1101)의 소스 및 드레인영역에(1106)의 일부를 노출시킨다. 이어서, 그 노출부를 피복하고, 또한 게이트전극(1103)과 접촉하지 않는 영역에, 각각 소스. 드레인전극(1104)을 형성하여 TFT를 완성한다. 이와 같이 제작된 TFT에 있어서, 최근의 연구발표에는 100㎠/V.s 이상의 이동도를 갖는 예가 보고되어 있다.
그러나, TFT를 액정표시장치에 응용할 때 제1장해로 되는 것은 TFT의 오프전류의 감소와 신뢰성의 향상이다.
상술한 바와 같이 제작된 TFT는, 그의 구조상 제18b도의 P부분(이점쇄선)으로 표시한 바와 같이 게이트절연막(1102)의 두께가 결정성 반도체섬(1101)의 상부 표면상에 있는 것에 비해, 결정성 반도체섬(1101)의 에지부 측면을 덮는 것의 쪽이 얇아지고, 또한 결정성 반도체섬(1101)의 에지부분을 게이트절연막(1102)으로 덮을 수 없다.
본 발명자는, 게이트절연막에, 단차피복성의 점에서 정평이 있는 TEOS(테트라 에톡시 실란)을 사용하는 실험을 행했다. 그 결과, 결정성 반도체섬(1101) 의 에지부 측면을 덮는 게이트절연막의 두께는 결정성 반도체섬의 상부 표면상에 있는 것의 약 60%정도인 것이 확인되었다.
이와 같은 두께의 얇은 영역에 있어서의 게이트절연막중의 전계는, 결정성 반도체섬의 상부 표면상에 있는 게이트절연막증의 평균전계보다 높게 된다. 그 결과, 이들 얇아진 영역에 있어서 향상 절연파괴가 발생한다. 또한, 일반적으로, "핫·일렉트론효과"라고 불리우는 현상에 의해 TFT에 있어서의 각종 고장 및 성능의 열화문제가 발생한다. 이 효과에 의해, 전하의 주입등의 절연체에 대한 전계의 세기가 관여하는 다른 효과가 강해지게 된다.
상술한 결정성 반도체섬의 에지부 측면을 덮는 게이트절연막의 두께가 얇아지는 것에 기인하는 TFT특성의 열화에 대한 대책은, 일본 특개평 6-37317호에 제안되어 있다. 이 대책은 반도체실리콘막을 형성한 후에, 반도체실리콘막에 있어서의 TFT 제작영역의 주변을 산화하여 절연막을 형성한다. 그 결과, 결정성 반도체섬을 산화 실리콘월증에 매립하도록 하고, 게이트절연막의 두께를 균일화하여 상기 문제를 해결한다.
상기 실리콘막의 산화수법으로, 800℃정도의 고온수증기산화나, 600℃정도의 온도에서의 저온플라즈마산화가 제안되어 있다. 이 기술은 프로세스 최고온도가 800℃를 초과하도록 한 온도프로세스를 사용하여 결정성 실리콘TFT를 제작하는 경우, 및 단결정 실리콘 TFT를 제작하는 경우에는 대단히 유효한 수법으로 간주된다. 그러나, 액정표시장치로의 TFT의 응용을 고려한 경우, 대화면화, 제조코스트 삭감의 입장에서 기판으로 유리를 사용하는 일이 필요하여, 상기한 열산화프로세스는 기판의 내열성의 문제상 사용할 수 없다.
이 대책으로, 일본 특개평 6-37317호에 있어서는 500℃∼600℃ 온도의 플라즈마 양극산화기술이 제안되어 있다. 일반적으로 프로세스 최고 온도가 600℃정도의 저온으로 형성된 결정성 실리콘은,μm정도 이하의 입경을 갖는 결정립이 막중에 분포되어 있다. 각 결정립 내부는, 다양한 결정방위를 갖는 결정끼리 분기되는 모양으로 분포된 쌍정구조를 가지며, 각 결정립간은 물론 하나의 결정립중에도 다수의 결정격자기 존재한다.
결정성을 갖는 실리콘막의 결정성장의 상태를 조사하는 방법으로, 세코에칭으로 불리우는 수법이 일반적으로 알려져 있다. 이는, 산화작용을 갖는 에칭액을 사용하여 결정성을 갖는 실리콘막 표면을 적당한 조건으로 에칭함으로써, 결정립간의 실리콘이 실리콘결정부에 비해 빠르게 산화, 에칭되는 것을 이용한 것이다. 광학현미경을 사용하여 용이하게 결정립의 크기를 관찰할 수 있다.
상기 세코에칭의 원리로 부터 명확한 바와 같이, 결정성을 갖는 실리콘막에 대해 일본 특개평 6-37317호에 기재되어 있는 바와 같이 산화처리를 행하면, 반도체실리콘섬과 SiO2월의 계면에 요철이 생긴다. 이 요철은 전하의 집중이나 TFT의 이동도저하의 원인으로 되고, 특히 이동도100㎠/V·s를 초과하도록 한 TFT의 특성열화에 큰 영향을 끼치는 것이 예상되어 양산에 유효한 수법은 아닌 것으로 간주된다.
본 발명자는, 종래예에 보인 구조의 TFT를 사용하여 오프전류에 대해 조사를 했다. 그 결과, TFT의 채널폭을 제로로 하여도 1∼2pA정도의 오프전류가 흐르는 것이 명백하였다. 이는 결정성 반도체섬의 에지부 부근에 전계가 집중하기 때문에, 이 부분의 누설 전류가 결정성 반도체섬의 다른 부분에서의 누설전류와 비교하여 큰 것이 원인으로 생각된다. 이 문제점들을 해결하여 비로서 액정표시 장치로의 응용이 가능하게 된다.
본 발명은 이와 같은 종래기술의 과제를 감안하여 이루어진 것으로, 게이트절연막의 일부에 전계가 집중함에 의한 TFT의 특성열화를 방지함과 아울러 오프전류를 감소시킬 수 있는 반도체장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반동체장치는, 절연성표면을 갖는 기판과, 기판상에 형성된 박막트랜지스터를 갖는 반도체장치로서, 상기 박막트랜지스터는, 채널영역과 소스/드레인영역을 포함하는 반도체섬과, 반도체섬상의 형성된 게이트절연막과, 게이트절연막을 통해 반도체섬의 채널영역을 덮는 게이트전극을 구비하고, 반도체섬의 채널영역의 에지부와 게이트전극간의 간극은, 반도체섬의 채널영역의 중앙부와 게이트전극간의 간극보다 크며, 이에 의해 상기 목적이 달성된다.
어느 실시형태에서, 상기 기판은 투광성 기판이고, 또한, 투광성기판의 이면으로부터 투광성기판을 투과하여 상기 반도체섬에 달하는 광을 차단하는 차광막을 구비한다.
어느 실시형태에서, 상기 차광막은 상기 반도체섬과 상기 투광성기판간에 배치되어 있다.
어느 실시형태에서, 상기 차광막은, 상기 반도체섬과 동일한 형상을 갖고, 반도체섬을 상기 투광성기판의 표면에 수직방향으로 투영한 영역에 형성되어 있다.
어느 실시형태에서, 상기 차광막은, 상기 반도체섬의 상기 채널영역과 동일한 형상을 갖고, 채널영역을 기판의 표면에 수직방향으로 투영한 영역에 형성되어 있다.
어느 실시형태에서, 게이트절연막은 복수의 절연층을 갖는다.
본 발명에 의한 반도체장치의 제조방법은, 절연성표면을 갖는 기판과, 기판상에 형성된 박막트렌지스터를 갖는 반도체장치의 제조방법으로서, 기판상에, 반도체섬을 형성하는 공정과, 반도체섬을 덮고, 반도체섬의 채널영역으로 사용되는 부분위에 오목부를 갖는, 게이트절연막을 형성하는 공정과, 반도체섬의 채널영역으로 사용되는 부분을 덮는 게이트전극을 게이트절연막상에 형성하는 공정을 포함하며, 반도체섬의 에지를 기판의 표면에 수직방향으로 게이트절연막의 표면으로 투영한 경우의 투영된 에지의 위치보다 내측에, 게이트절연막의 오목부를 형성하여, 이에 의해 상기 목적이 달성된다.
어느 실시형태에서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬위에 반도체섬을 덮는 제1절연층을 형성하는 공정과, 제1절연층상에, 리프트오프용의 마스크를 형성하는 공정과, 마스크를 덮는 제2절연층을 형성하는 공정, 및 리프트오프에 의해 마스크 및 마스크상의 제2절연층을 제거하는 공정을 포함한다.
어느 실시형태에서, 상기 제2절연층의 두께는 상기 마스크의 두께보다 작다.
어느 실시형태에서, 상기 제2절연층의 두께는 상기 마스크의 두께보다 크다.
어느 실시형태에서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬위에, 반도체섬을 덮는 제1절연층을 형성하는 공정과, 제1절연층을 덮는 제2절연층을 형성하는 공정과, 제2절연층중 상기 반도체섬의 체널영역으로 사용되는 부분위에 위치하는 부분을 포함하는 부분을 선택적으로 에칭함으로써, 게이트절연막의 오목부를 형성하는 공정을 포함한다.
어느 실시형태에서, 상기 제2절연층의 에칭레이트는 상기 제1절연층의 에칭레이트와 다르다.
본 발명에 의한 반도체장치의 제조방법은, 투광성 기판과, 투광성 기판상에 형성된 박막트렌지스터를 갖는 반도체장치의 제조방법으로서, 투광성기판의 표면 또는 가운데에 섬모양의 차광막을 형성하는 공정과, 차광막에 대항하는 반도체섬을 형성하는 공정과, 반도체섬을 덮고, 반도체섬의 채널영역으로 사용되는 부분위에 오목부를 갖는, 게이트절연막을 형성하는 공정과, 반도체섬의 채널영역으로 사용되는 부분을 덮는 게이트전극을 게이트절연막상에 형성하는 공정을 포함하며, 반도체섬의 에지를 투광성기판의 표면에 수직방향으로 게이트절연막의 표면으로 투영한 경우의 투영된 에지의 위치보다 내측에, 게이트절연막의 오목부를 형성하여, 이에 의해 상기 목적이 달성된다.
어느 실시형태에서, 상기 차광막을, 상기 반도체섬과 상기 투광성기판간에 형성한다.
어느 실시형태에서, 상기 차광막을, 상기 반도체섬과 동일한 형상을 갖도록 형성하고, 반도체섬을 상기 투광성기판의 표면에 수직방향으로 투광성기판의 표면으로 투영한 경우의 투영된 영역에 형성한다.
어느 실시형태에서, 상기 차광막을, 상기 반도체섬의 채널영역으로 사용되는 부분과 동일한 형상을 갖도록 형성하고, 반도체섬의 채널영역으로 사용되는 부분을 상기 투광성기판의 표면에 수직방향으로 투광성기판의 표면으로 투영한 경우의 투영된 영역에 형성한다.
어느 실시형태에서, 상기 반도체섬을 형성하는 공정은, 상기 차광막상에 반도체섬을 형성하는 공정과, 반도체막상에 포토레지스트막을 형성하는 공정과, 상기 투광성기판의 이면에서 차광막을 마스크로서 포토레지스트막을 노광함으로써, 레지스트섬을 형성하는 공정과, 반도체막을 선택적으로 에칭함으로써 차광막의 형상과 동일한 형상을 갖는 반도체섬을 형성하는 공정을 포함한다,
어느 실시형태에서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기반도체섬상에 절연막을 형성하는 공정과, 절연막상에 네가형 포토레지스트막을 형성하는 공정과, 상기 투광성기판의 이면에서 상기 차광막을 마스크로 하여 포토레지스트막을 노광함으로써, 네가형 포토레지스트막에 개구부를 형성하는 공정과, 상기 네가형 포토레지스트막의 개구부로 노출하는 절연막의 상층부를 에칭함으로써, 차광막의 형상과 실질적으로 동일한 형상을 갖는 게이트절연막의 오목부를 형성하는 공정을 포함한다.
이하에, 반도체섬의 에지부분에서의 누설전류의 기구에 대해 설명한다. 종례예에 보인 바와 같이 게이트절연막을 단층으로 형성한 경우, 진술한 바와 같이. 반도체섬 에지부 부근에 형성된 게이트절연막은, 반도체섬의 중앙부의 상방에 형성된 게이트절연막보다 얇다. 그 위에, 반도체섬 에지부 부근에 있어서의 게이트전극은 상방에서 측면방향으로 도는 구조로 되어 있다. 이 때문에, 반도체섬 에지부 부근의 게이트절연막중의 전계는, 반도체섬 상방의 게이트절연막중의 전계와 비교하여 매우 높게 된다. 따라서, 이들 TFT의 구조상의 문제점으로 부터 오프전류의 중대나 TFT특성의 열화등의 사태를 일으킨다
본 발명은 반도체섬 에지부 부근의 게이트절연막을 반도체섬 상방의 게이트절연막보다 두껍게 한다. 즉, 반도체섬 에지부와 게이트전극간의 간극을, 반도체섬의 중앙부와 게이트전극간의 간극보다 크게 한다. 이에 따라, 전계의 집중에 의한 상기한 오프전류의 중대나 특성열화를 감소시키고, 양호한 특성을 갖는 TFT의 제작이 가능하다.
또한, 본 발명은 일본 특개평6-37317호에 기재한 바와 같이 반도체막의 전체에 걸쳐 산화하는 것이 아니라, 섬모양으로 성형한 반도체막으로 부터 절연막을 퇴적시킨다. 이에 따라, 반도체섬 에지부에 산화에 의한 요철의 형성이 방지되어 유리기판상에서의 결정성실리콘TFT의 양산화가 가능하게 된다.
또한, 본 발명에 의하면, 일본 특개평6-37317호에 기재된 바와 같이 반도체막의 전체를 산화하는 것이 아니라, 반도체섬을 형성하기 때문에, 반도체섬의 에지부에서의 요철의 형성이 방지될 수 있다. 이 때문에, 유리등의 기판상에서의 결정성실리콘 TFT의 양산화가 가능하게 된다.
또한, 본 발명에 의하면, 리프트오프용의 마스크를 형성시, 반도체실리콘섬을 성형하는 것에 사용한 포토공정용의 마스크를 그대로 사용할 수 있기 때문에, 종래의 방법으로 TFT를 제조하는 것에 사용한 마스크의 수와 동수의 마스크로 본 발명의 TFT를 제조할 수 있다.
또한, 본 발명에 의하면, 반도체섬의 하부에 차광막이 설치됨으로써, 기판의 이면에서 광의 조사에 의한 TFT특성의 열화가 방지된다. 또한, 차광막을 마스크로 사용하고 셀프얼라인으로 게이트절연막의 오목부를 형성하므로, 보다 정밀한 TFT를 얻을 수 있다. 또한, 본 발명에 의하면, 차광막을 마스크로 사용하고, 셀프얼라인으로 반도체섬까지 형성할 수 있으므로, 보다 정밀한 TFT를 얻을 수 있다.
또한, 본 발명에 의하면, 채널영역주변의 게이트절연막을 두껍게 할 수 있어, 드레인단의 전계의 완화가 도모된다. 또한, 전하의 주입등의 절연체에 대한 전계의 세기가 관여하는 효과가 억제되어, TFT 신뢰성의 향상과 누설전류의 감소가 실현될 수 있다.
이하, 반도체섬의 에지부분에서의 리크전류의 기구에 대해 설명한다, 종래예에 나타낸 바와같이 게이트절연막을 단층으로 형성하는 경우, 상기한 바대로 반도체섬의 에지부 근방에 형성된 게이트절연막은 반도체섬의 중앙부의 상방에 형성된 게이트절연막보다 얇다. 또한 , 반도체섬 에지부 근방에서의 게이트전극은 상방에서 측면방향으로 구부러진 구조로 되어있다. 이 때문에, 반도체섬 에지부 근방의 게이트절연막중의 전계는 반도체섬 상방의 게이트절연막중의 전계에 비교하여 높게된다. 따라서, 이러한 TFT의 구조상의 문제점으로부터 오프전류의 중대 또는 TFT 특성의 열화등의 사태를 발생시킨다.
본 발명은 반도체섬 에지부 근방의 게이트절연막을 반도체섬 상방보다도 두껍게한다. 즉, 반도체섬의 에지부와 게이트전극 사이의 간격을 반도체섬의 중앙부와 게이트전극 사이의 간격보다 크게한다. 이에 따라, 전계의 집중에 의한 오프전류의 중대 또는 특성의 열화를 감소시키고, 양호한 특성을 갖는 TFT의 제조가 가능해진다.
또한, 본 발명은 일본국 특허공개공보 제94-37317호 공보에 기재된 바와같이 반도체막의 전체에서 산화되는 것이 아니고, 섬모양으로 성형된 반도체막상에서 절연막을 퇴적시킨다. 이에따라, 반도체섬 에지부에 산화에 의한 거친부분의 형성이 방지되며, 유리기판상에서의 결정성실리콘TFT의 양산화가 가능해진다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
[실시예 1]
제1a도는 실시예 1에 따른 TFT의 평면도이고 제1b도는 제1a도의 1B-1B'선(일점쇄선)에서 지면에 수직한 방향으로 TFT를 절단한 경우의 TFT의 단면도이다. 이 TFT는 기판(100)상에 반도체섬(101)이 형성되며, 그 반도체섬(101)상에 기판전체를 피복하는 게이트절연막(102)이 형성되어 있다. 게이트절연막(102)은 SiO2, SiNx 또는 SiON등의 절연막중의 적어도 1개로 형성된다, 게이트절연막(102)은 단층 또는 복수의 절연층을 갖는다.
제1a도에 도시된 바와같이, 게이트절연막(102)상에는 게이트절연막(102)을 통해 반도체섬(101)의 채널영역(1107)을 피복하는 게이트전극(103)이 형성된다. 반도체섬(101)의 게이트전극(103)과 중첩되지 않는 영역에 소스, 드레인영역(도시안됨)이 설치된다. 이 소스, 드레인영역은 그의 각 영역에 설치된 콘택트홀(105)을 통해 소스, 드레인전극(104)과 접속된다.
제1b도에 도시된 바와같이, 반도체섬(101)의 상부에 위치하는 게이트절연막(102)의 표면에, 오목부가(110)가 형성된다. 제1a도 및 1b도에 도시된 바와같이, 오목부(110)의 에지(e')는 반도체섬(101)의 에지(e)의 내측에 있다. 이에따라, 제1b도에 도시된 바와같이, 반도체섬(101)의 에지(e)와 게이트전극(103) 사이의 간격(Le)은 반도체섬(101)의 중앙부(c)와 게이트전극(103) 사이의 간격(Lc)보다 크다. 간격(Le)은 반도체섬(101)의 에지(e)를 시점으로 하는 방향에서 에지(e)와 게이트전극(103) 사이의 간격을 나타낸다.
제1a도에서, 게이트절연막(102)의 오목부(110)는 반도체섬(101)의 전영역에 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 반도체섬(101)의 채널영역(1107)의 상부에 위치하는 게이트절연막(102)의 표면에 오목부(108)이 형성되어, 제1b도에 도시된 바와같이, 반도체섬(101)의 에지(e)를 기판(100)의 표면에 수직한 방향으로 게이트절연막(102)의 표면에 투영한 경우의 투영된 에지(E)의 위치보다 내측에 게이트절연막(102)의 오목부(108)가 형성되어도 본 발명의 효과가 얻어진다.
본 명세서에서 언급되는 반도체섬(101)의 에지(e), 및 채널영역(1107)의 상부에 위치하는 게이트절연막(102)의 표면에 형성된 오목부(108)의 에지(e')는 y로 표시된 부근에서의 각각의 에지를 나타낸다.
상기한 바와 같이, 반도체섬의 에지부와 게이트전극 사이의 간격은 반도체섬의 중앙부와 게이트전극 사이의 간격보다 크게됨으로써, 에지부에서의 전계가 집중되어도 오프전류의 증대 또는 TFT의 특성열화가 억제되며, 양호한 특성을 갖는 TFT가 얻어진다.
다음, 제1a도 및 1b도에 도시된 구조를 갖는 TFT제조 프로세스를 설명한다.
제2a-2g 및 제3a-3g도는 그 제조 프로세스를 나타낸 단면도이다. 제2a-2g도는 제1a도중 1B-1B'선(일점쇄선)을 따라 취해진 단면도이고, 제3a-3g도는 제1a도중 3A-3A'선(일점쇄선)을 따라 취해진 단면도이다.
제2a도 및 3a도에 도시된 바와같이, 절연성표면을 갖는 기판상, 또는 스피터장치나 CVD장치를 이용하여 SiO2또는 SiNx등의 절연막을 표면에 100nm정도 퇴적시킨 기판(100)상에 CVD장치등을 이용하여 반도체실리콘막을 10nm-200nm의 두께로 퇴적한다. 반도체실리콘막이 얇게되면, TFT의 온전류가 낮아지게 되어, 충분한 콘택트가 이루어지지 않는등의 문제가 발생되며, 반도체실리콘막이 두껍게 되면, 오프전류가 증가하는 문제가 발생된다. 반도체실리콘막의 바람직한 두께는 30nm-100nm의 범위이다.
이어서, 600℃정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 600℃보다 높은 온도를 견디는 기판(예컨대, 석영기판)이 사용되는 경우, 소성온도를 상승시켜도 된다. 반도체실리콘막의 결정화에 있어서, 소성을 대신하여, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다.
반도체실리콘막을 결정화한후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(101)을 얻는다. 1B-1B' 방향으로의 반도체섬(101)의 폭(D1)은 5μm정도이다. 이 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(101)의 에지부에서의 거친부분의 형성이 방지된다.
다음, 반도체섬(101)상에 기판전체를 피복하도록 두께 100nm정도의 제1절연층(102a)을 퇴적시킨다. 이 퇴적 방법으로는, 스퍼터법 또는 CVD법이 이용된다. 제1절연층(102a)이 100nm보다 두껍게 되면, 온전압이 상당하게 된다. 제1절연층(102a)이 100nm보다 얇게되면, 충분한 절연효과가 얻어지지 않는다.
다음, 제2b도 및 3b도에 도시된 바와같이, 제1절연층(102a) 상에 리프트오프용 마스크(107)를 형성한다. 이 마스크는(107)는 후술하는 제2절연층의 형성시에 충분한 내열성을 가지며, 웨트에칭등에 의해 용이하게 제거되는 재료, 예컨대 A1등으로 형성된다. 제2b도에 도시된 바와같이, 1B-1B'방향에서의 마스크(107)의 폭(D2)은 반도체막(101)의 폭(D1)보다 좁게되어 있다. 마스크(107)에는 반도체섬(101)의 양방의 에지(e)에 대해 마스크얼라인용 마진(d)을 설치한다. 약 0.1 -1μm범위의 마진(d)이 필요하다.
다음, 제2c도 및 3c도에 도시된 바와같이, 스퍼터링법등을 이용하여 제2절연층(102b)을 퇴적시킨다. 제2절연층(102b)을 리프트오프용 마스크(107)보다 얇게 형성한다. 한편, 제2절연층(102b)을 제1절연층(102a) 보다 두껍게 하는 것이 바람직하다. 이로써, 제1절연막의 에지의 단차에 의해 제2절연막이 절단되어 단차부의 제2절연막의 두께가 얇게됨을 방지할 수 있다.
다음, 제2d도 및 3d도에 도시된 바와 같이, 웨트에칭에 의해 마스크(107) 및 마스크(107)상의 제2절연층(102b)을 리프트오프한다. 이에따라, 반도체섬(101)의 상방에 형성된 게이트절연막의 표면에 오목부(110)가 형성된다. 마스크(107)에, 반도체섬(101)에 대해 제2b도에 도시한 바와같이 마진(d)을 설치함으로써, 반도체섬(101)의 에지(e)를 기판(100)의 표면에 수직한 방향으로 게이트절연막(102b)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 오목부(110)를 형성할 수 있다.
다음, 제2e도 및 3e도에 도시된 바와같이, 도전성 재료를 이용하여 게이트전극(103)을 기판상에 형성한다.
제2f도 및 3f도에 도시된 바와같이, 도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행한다. 제3f도에 도시된 바와같이 게이트전극(103)과 중첩되지 않는 영역의반도체섬(101)에 도전성을 갖게 함에의해, 소스, 드레인영역(106)을 형성한다. 소스영역(106)과 드레인영역(106)사이의 부분이 채널영역으로 된다.
마지막으로, 제2g도 및 3g도에 도시된 바와같이, 소스, 드레인영역(106)상의 제1절연층(102a)에 콘택트홀(105)을 개방시키고, 게이트전극과 중첩되지 않은 영역에 콘택트홀(105)을 통해 소스, 드레인영역(106)과 도통하도록 소스, 드레인전극(104)을 형성하여 TFT를 완성한다.
상기한 바와 같이 TFT를 제조함에 의해, 제1b도에 도시된 바와같이, 반도체섬(101)의 에지(e)부와 게이트전극(103) 사이의 간격(Le)을 반도체섬(101)의 중앙부(c)와 게이트전극(103) 사이의 간격(Lc)보다 크게 할 수 있다.
[실시예 2]
실시예 2는 제1a도 및 1b도에 도시한 구조를 갖는 TFT의 다른 제조방법에 대해 설명한다.
제4a-4i 및 5a-5f도는 상기 제조 프로세스를 나타내는 단면도이다. 제 4A-4I도는 제1a도중 1B-1B'선 (일점쇄선)을 따라 취해진 단면도이고, 제5a-5f도는 제1a도중 3A-3A'선(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제4a도 및 5a도에 도시된 바와같이, 절연성표면을 갖는 기판상, 또는 스퍼터장치나 CVD장치를 이용하여 SiO2또는 SiNx등의 절연막을 표명에 100nm정도 퇴적시킨 기판(100)상에 CVD장치를 이용하여 반도체실리콘막을 10nm-200nm의 두께로 퇴적한다. 반도체실리콘막이 얇게되면, TFT의 온전류가 낮아지게 되어, 충분한 콘택트가 이루어지지 않는등의 문제가 발생되며, 반도체실리콘막이 두껍게 되면, 오프전류가 증가하는 문제가 발생된다. 반도첸실리콘막의 바람직한 두께는 30nm-100nm의 범위이다.
이어서, 600℃정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다, 600℃보다 높은 온도를 견디는 기판이 사용되는 경우, 소성온도를 상승시켜도 된다. 반도체실리콘막의 결정화에 있어서, 소성을 대신하여, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다.
반도체실리콘막을 결정화한 후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(101)을 얻는다. 1B-1B' 방향에서의 반도체섬(101)의 폭(D1)은 5㎛정도이다. 이 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(101)의 에지부에서의 거친부분의 형성이 방지된다.
다음, 제4b도 및 5b도에 도시된 바와 같이, 반도체섬(101)상에 기판전체를 피복하도록 두께 100nm정도의 제1절연층(102a) 및 제2절연층(102b)을 퇴적시킨다. 제2절연층(102b)을 제1절연층(102a)보다 두껍게 하는 것이 바람직하다. 이로써, 제1절연막의 에지의 단차에 의해 제2절연막이 절단되어 단차부의 제2절연막의 두께가 얇게됨을 방지할 수 있다. 퇴적 방법으로는, 스퍼터법 또는 CVD법이 이용된다.
이어서, 제4c도에 도시된 바와같이, 기판 전체를 네가형의 포토레지스트막(109)로 피복한다. 제4d도에 도시된 바와같이, 노광부(119a) 및 차광부(119b)를 갖는 포토마스크(119)를 통해 화살표로 표시한 바와같이 기판을 노광한다.
포토마스크(119)의 차광부(119b)의 폭(L119)은 반도체섬(101)의 폭(L101)보다 좁게 되어있다. 차광부(109b)에는 반도체섬(101)의 양방의 에지(e)에 대해 마스크얼라인용 마진(h)을 설치한다. 약 0.1-1㎛범위의 마진(h)이 필요하다.
상기 노광에 의해, 제4e도에 도시된 바와 같이, 반도체섬(101)의 형상과 실질적으로 동일한 형상을 가지며, 반도체섬(101)의 크기보다 작은 구멍(119c)을 레지스트막에 설치한다. 또한, 레지스트막의 구멍(119c)에 의해 제2절연층(102b)을 에칭함에 의해, 제4f도 및 제5c도에 도시된 바와같은 제2절연층(102b)의 오목부(110)를 형성한다. 제2절연층(102b)의 오목부(110)는 제4f도에 도시된 바와같이, 반도체섬(101)의 에지(e)를 기판(100)의 표면에 수직한 방향으로 게이트절연막(102b)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다.
제1절연층(102a) 및 제2절연층(102b)은 각각 다른 에칭레이트를 갖는 다른재료로 형성되는 것이 바람직하다. 예컨대, 제1절연층(102a)으로는 산화실리콘을 사용하고 제2절연층(102b)으로는 질화실리콘을 사용할 수 있다.
이 경우, 에칭처리는 불산계들의 에천트를 이용하여 행할 수 있다. 제1절연막(102a)의 에칭레이트는 제2절연막(102b) 의 에칭레이트보다 느리게(약1:2) 됨으로써, 제1절연막(102a)을 에칭스톱층으로 이용할 수 있다. 이를 위해, 제1절연막(102a)을 노출시키도록 제2절연막(102b)에 오목부(110)를 형성하기 위한, 에칭처리를 용이하게 제어할 수 있다. 따라서, 제2절연막(102b)의 오목부(110)의 깊이등의 구조를 양호하게 형성할 수 있다.
다음, 제4g도 및 5d도에 도시된 바와같이, 도전성 재료를 이용하여 게이트전극(103)을 형성한다.
제4h도 및 5e도에 화살표로 나타낸 바와같이, 도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행하여, 게이트전극(103)과 중첩되지 않는 영역의 반도체섬(101)에 도전성을 갖게 함에 의해, 소스, 드레인영역(106)을 형성한다.
마지막으로, 제4i도 및 5f도에 도시된 바와같이, 소스, 드레인영역(106)상의 제1절연층(102a)에 콘택트홀(105)을 개방시키고, 게이트전극(103)과 중첩되지 않은 영역에 콘텍트홀(105)을 통해 소스,드레인영역(106)과 도통하도록 소스, 드레인전극(104)을 형성하여 TFT를 완성한다.
상기한 바와같이 TFT를 제조함에 의해, 제1b도에 도시된 바와같이, 반도체섬(101)의 에지(e)부와 게치트전극(103) 사이의 간격(Le)을 반도체섬(101)의 중앙부(c) 와 게이트전극(103) 사이의 간격(Lc)보다 크게 할 수 있다.
[실시예 3]
실시예 3은 제1a도 및 제1b도에 도시한 구조를 갖는 TFT의 또다른 제조방법을 나타낸다.
제6a-6f 및 7a-7f도는 상기 제조 프로세스를 나타내는 단면도이다. 제6a-6f도는 제1a 도중 1B-1B'선(일점쇄선)을 따라 취해진 단면도이고, 제7a-7f도는 제1a도중 3A-3A'(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제6a도 및 7a도에 도시된 바와 같이, 절연성표면을 갖는 기판상, 또는 스퍼터장치나 CVD장치를 이용하여 SiO2또는 SiNx등의 절연막을 표면에 100nm정도 퇴적시킨 기판(100)상에 CVD장치를 이용하여 반도체실리콘막을 10nm-200nm의 두께로 퇴적한다. 반도체실리콘막이 얇게되면, TFT의 온전류가 낮아지게 되어, 충분한 콘택트가 이루어지지 않는등의 문제가 발생되며, 반도체실리콘막이 두껍게 되면, 오프전류가 증가하는 문제가 발생된다. 반도체시리콘막의 바람직한 두께는 30nm-100nm의 범위이다.
이어서, 600℃ 정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 600℃보다 높은 온도를 견디는 기판이 사용되는 경우, 소성온도를 상승시켜도 된다. 반도체실리콘막의 결정화에 있어서, 소성을 대신하여, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다.
반도체실리콘막을 결정화한 후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(101)을 얻는다.
1B-1B' 방향으로의 반도체섬(101)의 폭(D1)은 5㎛ 정도이다. 이 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(101)의 에지부에서의 거친부분의 형성이 방지된다.
다음, 제6b도 및 제7b도에 도시된 바와 같이, 반도체섬(101)상에 기판전체를 피복하도록 두께200nm정도의 게이트절연막(102)을 퇴적시킨다. 퇴적 방법으로는, 스퍼터법 또는 CVD법이 이용된다.
다음, 실시예 2의 제4c도 및 4e도에 도시된 방법과 동일한 방법으로 게이트절연막(102)의 표면에 제6c도 및 7c도에 도시한 오목부(110)를 형성한다. 게이트절연막(102)의 오목부(110)는 제6c도에 도시된 바와같이, 반도체섬(101)의 에지(e)를 기판(100)의 표면에 수직한 방향으로 게이트절연막(102)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다.
다음, 제 6d도 및 7d도에 도시된 바와같이, 도전성 재료를 이용하여 게이트전극(103)을 형성한다.
제7e도 및 7e도에 화살표로 나타낸 바와같이, 도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행하여, 제7e도에 도시한 바와같이, 게이트전극(103) 및 게이트절연막(102)과 중첩되지 않는 영역의 반도체섬(101)에 도전성을 갖게 함에 의해, 소스, 드레인영역(106)을 형성한다. 소스영역(106)과 드레인영역(106)사이의 부분이 채널영역으로 된다.
마지막으로, 제6f도 및 7f도에 도시된 바와같이, 소스, 드레인영역(106)상의 게에트절연막(103)에 콘텍트홀(105)을 개방시키고, 게이트전극(103)과 중첩되지 않은 영역에 콘택트홀(105)을 통해 소스, 드레인영역(106)과 도통하도록 소스, 드레인전극(104)을 형성하여 TFT를 완성한다.
[실시예 4]
제8a도는 실시예 4의 TFT의 평면도이고, 제8b도는 제8a도중의 8B-8B'선(일점쇄선)에서 지면에 수직한 방향으로 TFT를 절단한 경우의 TFT의 단면도이다.
이 TFT는 투광성기판(500)상에 차광막(508)이 형성되며, 그 차광막(508)상에 기판 전체를 피복하는 투광성 절연막(509)이 형성된다. 이 절연막(509)에서 차광막(508)의 상방부분에 반도체섬(501)이 형성된다.
절연막(509)상에 반도체섬(501)을 피복하는 게이트절연막(502)이 형성된다. 실시예 4 및 5에 있어서, 게이트절연막(502)은 단수 또는 복수의 층을 가질 수 있다. 제8b도에 도시된 바와 같이, 게이트절연막(502)은 제1절연층(502a)과 제2절연층(502b)을 가진다. 이 제1절연층(502a)과 제2절연층(502b)으로는 SiO2, SiNx, 및 SiOn등의 절연막중 적어도 하나로 형성되며, 단층 또는 복수층을 갖는다.
제8b도에 도시된 바와 같이, 반도체섬(501)의 상부에 위치하는 게이트절연막(502)의 표면에 오목부(510)가 형성된다. 오목부(510)가 형성되어 있는 영역의 제1절연층(502a) 및 제2절연층(502b) 의 전체 두께는 오목부(510)가 형성되지 않은 영역의 제1절연층(502a) 및 제2절연층(502b)의 전체 두께보다 얇다. 그 오목부(510)는 반도체섬(501)의 형상에 가까운 형상을 가지며, 반도체섬(501)의 크기보다 작은 크기를 갖는다.
제2절연층(502b)상에는, 일부노출된 제1절연층(502a)을 피복하는 게이트전극(503)이 형성된다.
제8a도에 도시된 바와같이, 반도체섬(501)의 게이트전극(503)과 중첩되지 않는 영역에 소스, 드레인영역이 있고, 콘택트홀(505)을 통해 소스, 드레인영역(504)과 접속되어 있다.
제8b도에 도시된 바와 같이, 제8a도 및 8b도에서 오목부(510)의 에지(e')는 반도체섬(501)의 에지(e)의 내측에 있다. 이에따라, 제8b도에 도시된 바와 같이, 반도체섬(501)의 에지(e)와 게이 트전극(503) 사이의 간격(Le)은 반도체섬(501)의 중앙부(c)와 게이트전극(503) 사이의 간격보다 크다
제8a도에 도시된 바와같이, 차광막(508)은 반도체섬(501)과 동일한 형상 및 크기를 갖는다. 차광막(508)은 반도체섬(501)을 투광성기판(500)의 표면에 수직한 방향으로 투영한 영역에 형성된다. 본 발명의 차광막(508)은 상기 형상 및 크기에 한정되지 않고, 투광성 기판(500)의 표면에서 투광성기판(500)을 투과하여 반도체섬(501)에 도달하는 광을 차단하는 것이면, 어떠한 형상 및 크기라도 사용될 수 있다.
제8b도에 있어서, 차광막(508)은 투광성기판(500)상에 형성되어 있지만, 투광성기판(500)의 표면에서 투광성 기판(500)을 투과하여 반도체섬(501)에 도달하는 광을 차단하는 것이라면, 차광막(508)을 투광성기판(500)의 부분 (예컨대,투광성기판(500)의 표면 또는 투광성기판(500)중)에 배치할 수 있다.
차광막을 설치함에 의해, 반도체섬, 특히 반도체섬의 채널영역에 광이 조사됨에 의한 리크전류의 증가등을 방지할 수 있다.
다음, 제8a도 및 8b도에 도시된 구조를 갖는 TFT의 제조프로세스를 설명한다.
제9a-9i 및 제10a-10g도는 그 제조 프로세스룰 나타낸 단면도이다. 제9a-9i도는 제8a도중 8B-8B'선(일점쇄선)을 따라 취해진 단면도이고, 제10a-10g도는 제8a도중 10A-10A'선(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제9a도 및 제10a도에 도시된 바와같이, 유리등으로 형성된 투광성기판(500)상에 스퍼터장치등을 이용하여 Ta등의 차광성이 있는 고융점 금속막을 100nm-300nm두께로 퇴적하고, 섬모양으로 성형하여 차광막(508)을 얻는다. 차광효과가 얻어지는 재료라면 금속 이외의 재료, 예컨대 절연성재료등을 차광막(508)으로 이용할 수 있다. 차광막(508)이 얇게되면, 차광효과가 얻어지지 않는다. 차광막(508)이 두껍게 되면, 차광막(508)에 의한 단차 때문에 차광막(508)상에서의 막의 형성이 더욱 어렵게 된다. 차광막(508)의 바람직한 두께는 150nm-200nm정도이다. 차광막(508)은 후의 반도체실리콘막을 소성하는 공정에서, 소성에 견디는 막을 이용할 필요가 있다.
다음, 제9b도 및 10b도에 도시된 바와같이, 차광막(508)을 피복하는 기판(500)상에 SiO2또는SiNx등의 투광성 절연막(509)을 200nm정도 퇴적시킨다. 상기 금속으로 형성된 차광막(508) 대신에, 예컨데 절연성표면을 갖는 차광막을 사용하는 경우, 투광성 절연막(509)이 설치되지 않아도 된다.
이어서, 절연막(509)상에, CVD장치등을 이용하여 반도체실리콘막을 10nm-200nm정도, 바람직하게는 30nm-100nm의 두께로 퇴적한다. 이어서, 600℃정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 반도체실리콘막의 결정화에 있어서, 소성하는 대신에, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다. 반도체실리콘막을 결정화시킨후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(501)을 얻는다. 8B-8B' 방향으로의 반도체섬(501)의 폭(D1)은 5㎛정도이다.
반도체섬(501) 및 차광막(508)은 동일형상을 가지도록 형성된다. 반도체섬(501)은 차광막(508)이 투광성기판(500)의 표면에 수직한 방향으로 투영한 영역에 형성된다.
반도체섬(501)의 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭 처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(101)의 에지부에서의 거친부분의 형성이 방지된다.
하기 공정에 의해, 차광막(508)을 이용하여 차광막(508)과 동일한 형상을 갖는 반도체섬(501)을 형성할 수 있다. 포토레지스트막을 반도체실리콘막상에 도포한 후, 차광막(508)을 마스크로 하여, 기판측에서, 즉 기판(500)의 이면으로부터 노광함에의해 차광막(508)과 동일형상을 갖는 레지스트섬을 형성한다. 그후, 드라이에칭등의 방법에 의해 반도체실리콘막을 선택적으로 에칭함으로써 반도체섬(501)을 형성한다.
다음, 제9c도 및 10c도에 도시된 바와 같이 반도체섬(501)상에 기판전체를 피복하도록 두께 100nm정도의 제1절연층(502a) 및 제2절연층(502b)을 퇴적한다.
퇴적방법으로는 스퍼터법 또는 CVD법을 이용한다.
다음, 제9d도에 도시된 바와 같이, 기판전체를 네가형 포토레지스트막(109)으로 피복하고, 화살표로 나타낸 바와같이, 차광막(508)을 마스크로 하여 기판(500)의 이면에서 노광을 행한다. 레지스트막(109)을 오버 노광함에 의해, 제9e도에 도시된 바와같이 반도체섬(501)의 형상과 실질적으로 동일형상을 가지며, 반도체섬(501)의 크기보다 작은 구멍(519)을 레지스트막(109)에 형성한다. 구멍(519)의크기는 노광시간을 변경함에 의해 제어할 수 있다. 차광막(508)에 입사하는 광은 차광막(508)에 의해 거의 완전하게 차단되지만 제1절연층(502a) 및 제2절연층(502b)으로 입사하는 광은 제1절연층(502a) 및 제2절연층(502b)을 투과함으로써 포토레지스트막(109)에 도달한다.
레지스트막(109)의 구멍 (509)에 의해 제2절연층(502b)을 에칭함에 의해, 제9f도 및 10d도에 도시된 바와 같은 제2절연층(502b)의 오목부(510)을 형성한다. 제2절연층(502b)의 오목부(510)는 제9f도에 도시된 바와 같이, 반도체섬(501)의 에지(e)를 기판(500)의표면에 수직한 방향으로 게이트절연막(502b)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다. 오목부(510)는 차광막(508)의 형상 및 반도체섬(501)의 형상과 실질적으로 동일하다.
제1절연층(502a) 및 제2절연층(502b)은 각각 다른 에칭레이트를 갖는 다른 재료로 형성되는 것이 바람직하다. 예컨대, 제1절연층(502a)으로는 산화실리콘을 사용하고 제2절연층(502b)으로는 질화실리콘을 사용할 수 있다.
이 경우, 에칭처리는 불산계등의 에천트를 이용하여 행할 수 있다. 제1절연막(502a)의 에칭레이트는 제2절연막(502b)의 에칭레이트보다 느리게(약1:2) 됨으로써, 제1절연막(502a)을 에칭스톱층으로서 이용할 수 있다. 이를위해, 제1절연막(502a)를 노출시키도록 제2절연막(502b)에 오목부(510)을 형성하기 위한, 에칭처리를 용이하게 제어할 수 있다. 따라서, 제2 절연막(502b)의 오목부(510)의 깊이등의 구조를 정도가 양호하게 형성할 수 있다.
다음, 제9g도 및 10e도에 도시된 바와 같이, 도전성 재료를 이용하여 게이트전극(503)을 기판상에 형성한다.
제9h도 및 10e도에 화살표로 나타낸 바와 같이, 도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행한다. 제10f도에 도시된 바와같이, 게이트전극(503)과 중첩되지 않는 영역의 반도체섬(501)에 도전성을 갖게 함에의해, 소스, 드레인영역(106)을 형성한다. 소스영역(506)과 드레인영역(506) 사이의 부분이 채널영역으로 된다.
마지막으로, 제9i도 및 10g도에 도시된 바와 같이, 소스, 드레인영역(506)상의 제1절연층(502a)에 콘택트홀(505)을 개방시키고, 게이트전극(503)과 중첩되지 않은 영역에 콘택트홀(505)을 통해 소스, 드레인영역(506)과 도통하도록 소스, 드레인전극(504)을 형성하여 TFT를 완성한다.
상기한 바와 같이, 차광막(508)을 마스크로 이용하여 셀프얼라인된 절연막 (502a,502b)의 오목부(510) 및 반도체섬(501)을 고정도로 간편하게 형성할 수 있다.
게이트절연막(502a,502b)의 오목부(510)를 형성하기 위해 마스크로서 차광막(508)을 이용하는 경우, 반도체섬(501)과 차광막(508)은 필히 동일 형상을 가질 필요는 없다. 제8a도에 도시된 바와 같이, 차광막(508)이 투광성기판(500)의 표면에 수직한 방향으로 투영하는 경우, 반도체섬(501)의 채널영역에 투영된 에지가 반도체섬(501)의 채널영역(1107)의 에지(e)와 일치하면 된다. 상기 채널영역(1107)의 에지(e)는 y로 나타낸 부근의 에지를 지칭한다. 상기한 내용은 실시예 5-실시예 7에도 적용된다.
[실시예 5]
실시예5는 제8a도 및 8b도에 도시된 구조를 갖는 TFT의 다른 제조 프로세스를 나타낸다.
제11a-11g 및 제12a-12g 도는 그 제조 프로세스를 나타낸 단면도이다. 제 11a-11g도는 제8a도중 8B-8B'선(일점쇄선)을 따라 취해진 단면도이고, 제12a-12g도는 제8a도중 10A-10A'선(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제11a도 및 제12a도에 도시된 바와같이, 투광성기판(500)상에 스퍼터장치등을 이용하여 Ta등의 차광성이 있는 고융점 금속막을 100nm-300nm 정도, 바람직하게는 150nm-200nm의 두께퇴적하고, 섬모양으로 성형하여 차광막(508)을 얻는다. 차광막(508)은 후의 반도체실리콘막을 소성하는 공정에서, 소성에 견디는 막을 이용할 필요가 있다.
다음, 제11b도 및 12b도에 도시된 바와같이, 차광막(508)을 피복하는 기판(500)상에 SiO2또는 SiNx등의 투광성 절연막(509)을 200nm정도 퇴적시킨다. 상기 금속으로 형성된 차광막(508) 대신에, 예컨대 절연성표면을 갖는 차광막을 사용하는 경우, 투광성 절연막(509)이 설치되지 않아도 된다.
이어서, 절연막(509)상에, CVD장치등을 이용하여 반도체실리콘막을 10nm-200nm정도, 바람직하게는 30nm-100nm의 두께로 퇴적한다. 이어서, 600℃ 정도의 온도로 기판 전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 반도체실리콘막의 결정화에 있어서, 소성하는 대신에, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다. 반도체 실리콘막을 결정화시킨후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(501)을 얻는다.
반도체섬(501) 및 차광막(508)은 동일 형상을 가지도록 형성된다. 반도체섬(501)은 차광막(508)이 투광성기판(500)의 표면에 수직한 방향으로 투영한 영역에 형성된다.
반도체섬(501)의 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(101)의 에지부에서의 거친부분의 형성이 방지된다.
하기 공정에 의해, 차광막(508)을 이용하여 차광막(508)과 동일한 형상을 갖는 반도체섬(501)을 형성할 수 있다. 포토레지스트막을 반도체실리콘막상에 도포한 후, 차광막(508)을 마스크로 하여, 기판측에서, 즉 기판(500)의 이면으로부터 노광함에 의해 차광막(508)과 동일형상을 갖는 레지스트섬을 형성한다. 그후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 반도체섬(501)을 형성한다.
다음, 제11c도 및 12c도에 도시된 바와같이, 반도체섬(501)상에 기판전체를 피복하도록 두께 200nm정도의 제1절연막(502)를 퇴적한다. 퇴적방법으로는 스퍼터법 또는 CVD법을 이용한다.
다음, 실시예 4의 제9d도 및 9e도에 도시된 방법과 동일한 방법으로, 기판전체를 네가형 포토레지스트막(109)으로 피복하고, 차광막(508)을 마스크로 하여 기판(500)의 이면에서 노광을 행한다. 오버 노광함에 의해, 반도체섬(501)의 형상과 실질적으로 동일형상을 가지며, 반도체섬(501)의 크기보다 작은 구멍(519)을 레지스트막(109)에 형성한다. 구멍(519)의 크기는 노광시간을 변경함에 의해 제어될 수 있다.
레지스트막(109)의 구멍(519)에 의해 게이트절연막(502)의 상층부를 에칭함에 의해, 제11d도 및 12d도에 도시된 바와같은 게이트절연막(502)의 오목부(510)를 형성한다. 게이트절연막(502)의 오목부(510)는 제11d도에 도시된 바와같이, 반도체섬(501)의 에지(e)를 기판(500)의 표면에 수직한 방향으로 게이트절연막(502)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다.
다음, 제11e도 및 12e도에 도시된 바와같이, 도전성 재료를 이용하여 게이트전극(503)을 형성한다.
제11f도 및 12f도에 화살표로 나타낸 바와같이,도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행한다. 제12f도에 도시된 바와 같이, 게이트전극(503)과 중첩되지 않는 영역의 반도체섬(501)에 도전성을 갖게 함에의해, 소스, 드레인영역(106)을 형성한다. 소스영역(506)과 드레인영역(506)사이의 부분이 채널영역으로 된다.
마지막으로, 제11g도 및 12g도에 도시된 바와같이, 소스, 드레인영역(506)상의 게이트절연막(502)에 콘택트홀(505)을 개방시키고 ,게이트전극(503)과 중첩되지 않은 영역에 콘택트홀(505)을 통해 소스, 드레인영역(506)과 도통하도록 소스, 드레인전극(504)을 형성하여 TFT를 완성한다.
[실시예 6]
제13a도는 실시예 6의 TFT의 평면도이고, 제13b도는 제13a도중의 13B-13B'선(일점쇄선)에서 지면에 수직한 방향으로 TFT를 절단하는 경우의 TFT의 단면도이다.
이 TFT는 투광성기판(800)상에 차광막(808)이 형성되며, 그 차광막(808)상에 기판전체를 피복하는 투광성 절연막(809)이 형성된다. 이 절연막(509)상에 반도체섬(801)이 형성된다.
그 반도체섬(801)상에 기판전체를 피복하는 제1절연층(802a)과 제2절연층(802b)이 순서대로 형성된다. 제1절연층(802a)과 제2절연층(802b)으로는 SiO2, SiNx, 및 SiON등의 절연막중 적어도 하나로 형성되며, 단층 또는 복수층을 갖는다.
제2절연층(802b)상에는, 일부노출된 제1절연층(802a)을 피복하는 게이트전극(803)이 형성된다. 제13a도에 도시된 바와같이, 반도체섬(801)의 게이트전극(803)과 중첩되지 않는 영역에 소스, 드레인영역이 있고, 콘택트홀(805)을 통해 소스,드레인영역(804)과 접속되어 있다.
제13a도 및 13b도에 도시된 바와같이, 차광막(808)은 반도체섬(801)의 채널영역(818)이 투광성기판(800)의 표면에 수직한 방향으로 투영한 영역에 형성된다. 본실시예 6의 TFT와 제8a도 및 8b도에 도시된 실시예 4의 TFT는 구성상에 있어서 다음과 같은 차이가 있다. 실시예 6의 TFT에 있어서, 제13a도에 도시된 바와같이, 차광막(808)은 반도체섬(801)의 채널영역(818)과 동일하거나 또는 그 이상의 크기를 갖는다.
다음, 제13a도 및 13b도에 도시된 구조를 갖는 TFT의 제조프로세스를 설명한다.
제14a-14g 및 15a-15g도는 그 제조 프로세스를 나타낸 단면도이다. 제14a-14g도는 제13a도중 13B-13B'선(일점쇄선)을 따라 취해진 단면도이고, 제15a-15g도는 제13a도중 15A-15A'선(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제14a도 및 제15a도에 도시된 바와같이, 투광성기판(800)상에 스퍼터 장치등을 이용하여 Ta등의 차광성이 있는 고융점 금속막을 100nm-300nm의 두께로 퇴적하고, 섬모양으로 성형하여 차광막(808)을 얻는다. 차광효과가 얻어지는 재료라면 금속 이외의 재료, 예컨대 절연성재료등을 차광막(808)으로 이용할 수 있다. 차광막(808)이 얇게되면 ,충분한 차광효과가 얻어지지 않는다. 차광막이 두껍게 되면, 차광막(808)에 의한 단차 때문에 차광막(808)상에서의 막의 형성이 더욱 어렵게 된다. 차광막(508)의 바람직한 두께는 150nm-200nm정도이다.
차광막(808)은 반도체섬(801)의 채널영역(818)과 동일 크기를 갖는다. 차광막(808)은 후의 반도체실리콘막을 소성하는 공정에서, 소성에 견디는 막을 이용할 필요가 있다.
다음, 제14b도 및 15b도에 도시된 바와같이, 차광막(808)을 피복하는 기판(800)상에 SiO2또는 SiNx등의 투광성 절연막(809)을 200nm정도 퇴적시킨다. 이어서, 절연막(809)상에, CVD장치등을 이용하여 반도체실리콘막을 10nm-200nm정도, 바람직하게는 30nm-100nm의 두께로 퇴적한다.
이어서, 600℃ 정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 반도체실리콘막의 결정화에 있어서, 소성하는 대신에, 엑시머레이저등의 고에너저광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다. 반도체실리콘막을 결정화시킨후, 밭도체실리콘막을 섬모양으로 성형하여 반도체섬(801)을 얻는다.
반도체섬(501)의 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭둥의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(801)의 에지부에서의 거친부분의 형성이 방지된다.
다음, 제14c 및 15c도에 도시된 바와같이, 반도체섬(801)상에 기판전체를 피복하도록 두께 100nm정도의 제1절연층(802a) 및 제2절연층(802b)을 퇴적한다. 퇴적방법으로는 스퍼터법 또는 CVD법을 이용한다.
다음, 실시예 4의 제9d도 및 제9e도에 도시된 방법과 동일한 방법으로, 기판전체를 네가형 포토레지스트막으로 피복하고, 차광막(808)을 마스크로 하여 기판(800)의 이면에서 노광을 행한다. 오버 노광함에 의해, 반도체섬(801)의 형상과 실질적으로 동일형상을 가지며, 채널영역(818)의 크기보다 작은 구멍을 레지스트막에 형성한다. 구멍의 크기는 노광시간을 변경함에 의해 제어될 수 있다. 차광막(808)에 입사하는 광은 차광막(808)에 의해 거의 완전하게 차단되지만 반도체섬(801), 제1절연막(802a) 제2절연막(802b)으로 입사하는 광의 일부는 반도체막(801), 제1절연막(802a) 및 제2 절연막(802b)을 투과함으로써 포토레지스트막에 도달한다.
레지스트막의 구멍에 의해 제2절연층(802b)을 선택적으로 에칭함에 의해, 제14d도 및 15d도에 도시된 바와같은 게이트절연막의 오목부(810)를 형성한다. 게이트절연막의 오목부(810)는 제14d도에 도시된 바와같이, 반도체섬(801)의 에지(e)를 기판(800)의 표면에 수직한 방향으로 제2절연층(802b)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다. 오목부(810)는 차광막(808)의 형상 및 반도체섬(801)의 채널영역(818)의 형상과 실질적으로 동일하다.
다음, 제14e도 및 15e도에 도시된 바와같이. 도전성 재료를 이용하여 게이트터극(803)을 형성한다.
제14f도 및 15f도에 화살표로 나타낸 바와 같이, 도너 또는 억셉터를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행한다. 제15f도에 도시된 바와같이. 게이트전극(803)과 중첩되지 않는 영역의 반도체섬(801)에 도전성을 갖게 함에의해, 소스, 드레인영역(806)을 형성한다. 소스영역(806)과 드레인영역(806) 사이의 부분이 채널영역으로 된다.
마지막으로, 제14g도 및 15g도에 도시된 바와같이, 소스 드레인영역(806)상의 제1절연층(802a)에 콘택트홀(805)을 개방시키고, 게이트전극(803)과 중첩되지 않은 영역에 콘택트홀(805)을 통해 소스, 드레인영역(806)과 도통하도록 소스, 드레인전극(804)을 형성하여 TFT를 완성한다.
[실시예 7]
실시예 7은 제13a도 및 13b도에 도시된 구조를 갖는 TFT의 다른 제조프로세스를 설명한다.
제16a-16g 및 제17a-17g도는 그 제조 프로세스를 나타낸 단면도이다. 제 16a-16g도는 제13a도중 13B-13B'선 (일점쇄선)을 따라 취해진 단면도이고, 제17a-17g도는 제13a도중 15A-15A'선(일점쇄선)을 따라 취해진 단면도이다.
먼저, 제16a도 및 제17a도에 도시된 바와같이, 투광성기판(800)상에 스퍼터장치등을 이용하여 Ta등의 차광성이 있는 고융점 금속막을 100nm-300nm의 두께로 퇴적하고, 섬모양으로 성형하여 차광막(808)을 얻는다. 차광효과가 얻어지는 재료라면 금속이외의 재료, 예컨대 절연성재료등을 차광막(808)으로 이용할 수 있다. 차광막(808)이 얇게되면, 충분한 차광효과가 얻어지지 않는다. 차광막(808)이 두껍게 되면, 차광막(808)에 의한 단차 때문에 차광막(808)상에서의 막의 형성이 더욱 어렵게 된다. 차광막의 바람직한 두께는 150nm-200nm정도이다.
차광막(808)은 반도체막(801)의 채널영역(818)과 동일 크기를 갖는다. 차광막(808)은 후의 반도체실리콘막을 소성하는 공정에서, 소성에 견디는 막을 이용할 필요가 있다.
다음, 제16b도 및 17b도에 도시된 바와같이, 차광막(808)을 피복하는 기판(800)상에 SiO2또는 SiNx등의 투광성 절연막(809)을 200nm정도 퇴적시킨다. 이어서, 절연막(809)상에, CVD장치등을 이용하여 반도체실리콘막을 10nm-200nm정도, 바람직하게는 30nm-100nm의 두께로 퇴적한다.
이어서, 600℃정도의 온도로 기판전체를 소성함에 의해, 반도체실리콘막을 결정화한다. 반도체실리콘막의 결정화에 있어서, 소성하는 대신에, 엑시머레이저등의 고에너지광으로 반도체실리콘막을 조사하는 방법을 이용할 수 있다. 반도체실리콘막을 결정화시킨후, 반도체실리콘막을 섬모양으로 성형하여 반도체섬(801)을 얻는다.
반도체섬(501)의 성형은 포토리소 공정에 의해 반도체실리콘막상에 레지스트섬을 형성한 후, 드라이에칭등의 방법에 의해 반도체실리콘막을 에칭함으로써 실행될 수 있다. 에칭처리에 있어서, 실리콘막을 산화하는 공정이 없기 때문에, 열산화의 경우와 같이 반도체섬(801)의 에지부에서의 거친부분의 형성이 방지된다.
다음, 제16C도 및 17C도에 도시된 바와같이, 반도체섬(801)상에 기판전체를 피복하도록 두께 200nm 정도의 게이트절연막(802)을 퇴적한다. 퇴적방법으로는 스퍼터법 또는 CVD법을 이용한다.
다음, 실시예 4의 제9d도 및 9e도에 도시된 방법과 동일한 방법으로, 기판전체를 네가형 포토레지스트막으로 피복하고, 차광막(808)을 마스크로 하여 기판(800)의 이면에서 노광을 행한다. 오버 노광함에 의해, 반도체섬(801)의 채널영역(818)의 형상과 실질적으로 동일형상을 가지며, 채녈영역(818)의 크기보다 작은 구멍을 레지스트막에 형성한다. 구멍의 크기는 노광시간을 변경함에 의해 제어될 수 있다.
레지스트막의 구멍에 의해 게이트절연막(802)의 상층부를 선택적으로 에칭함에의해, 제16d도 및 17d도에 도시된 바와같은 게이트절연막의 오목부(810)를 형성한다. 게이트절연막(802)의 오목부는 제16d도에 도시된 바와같이, 반도체섬(801)의 에지(e)를 기판의 표면에 수직한 방향으로 게이트절연막(802)의 표면으로 투영한 경우의 투영된 에지(E)의 위치보다 내측에 위치하게 된다.
다음, 제16e도 및 17e도에 도시된 바와같이, 도전성 재료를 이용하여 게이트전극(803)을 형성한다.
제16f도 및 17f도에 화살표로 나타낸 바와같이, 도너 또는 억셉너를 이온도핑에 의해 주입한다. 그후, 도펀트의 활성화처리를 행한다. 제17f도에 도시된 바와 같이, 게이트전극(803)과 중첩되지 않는 영역의 반도체섬(801)에 도전성을 갖게 함에의해, 소스, 드레인영역(806)을 형성한다. 소스영역(806)과 드레인영역(806)사이의 부분이 채널영역으로 된다.
마지막으로, 제16g도 및 17g도에 도시된 바와같이, 소스, 드레인영역(806)상의 게이트절연막(802)에 콘택트홀(805)을 개방시키고, 게이트전극과 중첩되지 않은 영역에 콘택트홀(805)을 통해 소스, 드레인영역(806)과 도통하도록 소스, 드레인전극(804)을 형성하여 TFT를 완성한다.
본 발명에 의하면, 반도체섬 에지부 근방의 게이트절연막의 두께를 반도체섬의 중앙부의 상방의 두께보다도 두껍게 할 수 있다. 즉, 반도체섬의 에지부와 게이트전극 사이의 간격을 반도체섬의 중앙부와 게이트전극 사이의 간격보다 크게할 수 있다. 이에따라, 오프전류의 증대 또는 TFT특성이 열화하는 원인으로 되는 전계의 집중을 회피하고, 양호한 특성을 갖는 TFT를 제조할 수 있다.
또한, 본 발명에 의하면 일본국 특허공개공보 제94-37317호 공보에 기재된 바와 같이 반도체막의 전체를 산화하지 않고, 반도체섬을 형성함으로써, 반도체섬의 에지부에서의 거친부분의 형성이 방지될 수 있다. 이 때문에, 유리등의 기판상에서의 결정성실리콘TFT의 양산이 가능하게 된다.
또한, 본 발명에 의하면, 리프트오프용 마스크를 형성하는 경우, 반도체실리콘섬을 성형하도록 사용되는 포토공정용 마스크를 그대로 사용할 수 있어서, 종래의 방법에서 TFT를 제조하도록 사용되는 마스크의 수와 동일한 수의 마스크로써 본 발명의 TFT를 제조할 수 있다.
또한, 본 발명에 의하면, 반도체섬의 하부에 차광막이 설치됨으로써, 기판의 이면으로부터의 광의 조사에 의한 TFT특성의 열화가 방지될 수 있다. 차광막을 마스크로서 이용하고, 셀프얼라인되는 게이트절연막의 오목부를 형성함으로써, 보다 정밀한 TFT를 얻을수 있다. 또한, 본 발명에 의하면, 차광막을 마스크로서 이용하여 셀프얼라인되는 반도체섬을 형성할 수 있음으로써, 보다 정밀한 TFT를 얻을 수 있다.
또한, 본 발명에 의하면, 채널영역주변의 게이트절연막을 두껍게 함으로써, 드레인단의 전계의 완화가 이루어진다. 전하 주입등의 절연체에 대한 전계의 강도가 관여하는 효과가 억제되어, TFT의 신뢰성의 향상과 리크전류의 감소가 실현될 수 있다.

Claims (22)

  1. 절연성표면을 갖는 기판과, 기판상에 형성된 박막트랜지스터를 갖는 반도체장치로서, 상기 박막트랜지스터는, 채널영역과 소스/드레인영역을 포함하는 반도체섬, 상기 반도체섬상에 형성된 게이트절연막, 및 게이트절연막을 통해 반도체섬의 채널영역을 덮는 게이트전극을 구비하고, 상기 반도체섬의 채널영역의 에지부와 게이트전극간의 간극은, 반도체섬의 채널영역의 중앙부와 게이트전극간의 간극보다 큰, 반도체장치.
  2. 제1항에 있어서, 상기 기판은 투광성 기판이고, 또한, 투광성기판의 이면으로부터 투광성기판을 투과하여 상기 반도체섬에 달하는 광을 차단하는 차광막을 구비하는, 반도체장치.
  3. 제2항에 있어서, 상기 차광막은, 상기 반도체섬과 상기 투광성기판간에 배치되어 있는 반도체장치.
  4. 제3항에 있어서, 상기 차광막은, 상기 반도체섬과 동일한 형상을 갖고, 상기 반도체섬을 상기 투광성기판의 표면에 수직방향으로 투영한 영역에 형성되어 있는 반도체장치.
  5. 제3항에 있어서, 상기 차광막은 상기 반도체섬의 상기 채널영역과 동일한 형상을 갖고, 상기 채널영역을 기판의 표면에 수직방향으로 투영한 영역에 형성되어 있는 반도체장치.
  6. 제1항에 있어서, 상기 게이트절연막은 복수의 절연층을 갖는 반도체장치.
  7. 제2항에 있어서, 상기 게이트절연막은 복수의 절연층을 갖는 반도체장치.
  8. 절연성표면을 갖는 기판과, 상기 기판상에 형성된 박막트랜지스터를 갖는 반도체 장치의 제조방법으로서, 상기 기판상에, 반도체섬을 형성하는 공정, 상기 반도체섬을 덮고, 이 반도체섬의 채널 영역으로 사용되는 부분위에 오목부를 갖는, 게이트절연막을 형성하는 공정, 및 상기 반도체섬의 채널영역으로 사용되는 부분을 덮는 게이트전극을 상기 게이트절연막상에 형성하는 공정을 포함하며, 상기 반도체섬의 에지를 기판의 표면에 수직방향으로 상기 게이트절연막의 표면으로 투영한 경우의 투영된 에지의 위치보다 내측에, 상기 게이트절연막의 오목부를 형성하는, 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬위에, 이 반도체섬을 덮는 제1절연층을 형성하는 공정, 상기 제1절연층상에, 리프트오프용의 마스크를 형성하는 공정, 상기 마스크를 덮는 제2절연층을 형성하는 공정, 및 리프트오프에 의해 상기 마스크 및 마스크상의 제2절연층을 제거하는 공정을 포함하는, 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제2절연층의 두께는 상기 마스크의 두께보다 작은, 반도체장치의 제조방법
  11. 제9항에 있어서, 상기 제2절연층의 두께는 상기 마스크의 두께보다 큰, 반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬위에, 반도체섬을 덮는 제1절연층을 형성하는 공정, 상기 제1절연층을 덮는 제2절연층을 형성하는 공정, 및 상기 제2절연층중 상기 반도체섬의 채널영역으로 사용되는 부분위에 위치하는 부분을 포함하는 부분을 선택적으로 에칭함으로써, 상기 게이트절연막의 오목부를 형성하는 공정을 포함하는, 반도에장치의 제조방법.
  13. 제12항에 있어서, 상기 제2절연층의 에칭레이트는 상기 제1절연층의 에칭레이트와 다른, 반도체장치의 제조방법.
  14. 투광성 기판과, 투광성 기판상에 형성된 박막트랜지스터를 갖는 반도체장치의 제조방법으로서, 투광성기판의 표면 또는 그중에 섬모양의 차광막을 형성하는 공정, 상기 차광막에 대향하는 반도체섬을 형성하는 공정, 상기 반도체섬을 덮고, 반도체섬의 채널영역으로 사용되는 부분위에 오목부를 갖는, 게이트절연막을 형성하는 공정, 및 상기 반도체섬의 채널영역으로 사용되는 부분을 덮는 상기 게이트전극을 게이트절연막상에 형성하는 공정을 포함하며, 상기 반도체섬의 에지를 투광성기판의 표면에 수직방향으로 상기 게이트절연막의 표면으로 투영한 경우의 투영된 에지의 위치보다 내측에, 상기 게이트절연막의 오목부를 형성하는, 반도체장치의 제조방법.
  15. 제14항에 있어서, 상기 차광막을, 상기 반도체섬과 상기 투광성기판간에 형성하는, 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 차광막을, 상기 반도체섬과 동일한 형상을 갖도록 형성하고, 상기 반도체섬을 상기 투광성기판의 표면에 수직방향으로 투광성기판의 표면으로 투영한 경우의 투영된 영역에 형성하는 반도체장치의 제조방법.
  17. 제15항에 있어서, 상기 차광막을, 상기 반도체섬의 채널영역으로 사용되는 부분과 동일한 형상을 갖도록 형성하고, 반도체섬의 채널영역으로 사용되는 부분을 상기 투광성기판의 표면에 수직방향으로 투광성기판의 표면으로 투영한 경우의 투영된 영역에 형성하는, 반도체장치의 제조방법
  18. 제16항에 있어서, 상기 반도체섬을 형성하는 공정은, 상기 차광막상에 반도체섬을 형성하는 공정, 반도체막상에 포토레지스트막을 형성하는 공정, 상기 투광성기판의 이면으로부터 차광막을 마스크로 하여 포토레지스트막을 노광함으로써, 레지스트섬을 형성하는 공정, 및 반도체막을 선택적으로 에칭함으로써, 상기 차광막의 형상과 동일한 형상을 갖는 반도체섬을 형성하는 공정을 포함하는, 반도체장치의 제조방법.
  19. 제16항에 있어서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬상에 절연막을 형성하는 공정, 절연막상에 네가형 포토레지스트막을 노광함으로써, 네가형 포토레지스트막에 개구부를 형성하는 공정, 및 상기 네가형 포토레지스트막의 개구부로 노출하는 상기 절연막의 상층부를 에칭함으로써, 상기 차광막의 형상과 실질적으로 동일한 형상을 갖는 게이트절연막의 오목부를 형성하는 공정을 포함하는, 반도체장치의 제조방법.
  20. 제17항에 있어서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬상에 절연막을 형성하는 공정, 상기 절연막상에 네가형 포토레지스트막을 형성하는 공정, 상기 투광성기판의 이면으로부터 상기 차광막을 마스크로 하여 포토레지스트막을 노광함으로써, 네가형 포토레지스트막에 개구부를 형성하는 공정, 및 상기 네가형 포토레지스트막의 개구부에 노출하는 상기 절연막의 상층부를 에칭함으로써, 차광막의 형상과 실질적으로 동일한 형상을 갖는 게이트절연막의 오목부를 형성하는 공정을 포함하는, 반도체장치의 제조방법.
  21. 제15항에 있어서, 상기 오목부를 갖는 게이트절연막을 형성하는 공정은, 상기 반도체섬상 상기 반도체섬을 덮는 제1절연층을 형성하는 공정, 상기 제1절연층을 덮는 제2절연층을 형성하는 공정, 상기 제2절연층중, 상기 반도체섬의 채널영역으로 사용되는 부분위에 위치하는 부분을 포함하는 부분을 선택적으로 에칭함으로써, 상기 게이트절연막의 오목부를 형성하는 공정을 포함하는, 반치의 제조방법.
  22. 제21항에 있어서, 상기 제1절연층의 에칭레이트는, 상기 제2절연층의 에칭레이트와 다른, 반도체장치의 제조방법.
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