KR100909053B1 - 박막 트랜지스터 - Google Patents
박막 트랜지스터 Download PDFInfo
- Publication number
- KR100909053B1 KR100909053B1 KR1020020087767A KR20020087767A KR100909053B1 KR 100909053 B1 KR100909053 B1 KR 100909053B1 KR 1020020087767 A KR1020020087767 A KR 1020020087767A KR 20020087767 A KR20020087767 A KR 20020087767A KR 100909053 B1 KR100909053 B1 KR 100909053B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- gate line
- thin film
- dummy pattern
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010408 film Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 67
- 239000004973 liquid crystal related substance Substances 0.000 description 25
- 238000005530 etching Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133345—Insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
- G02F1/136281—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon having a transmissive semiconductor substrate
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 액티브층의 패터닝을 변경하여 게이트 라인의 단선을 방지할 수 있는 박막 트랜지스터에 관한 것으로, 기판 상의 소정 영역에 형성된 반도체층과, 상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 게이트 절연막 상의 소정 영역에 형성된 게이트 라인과, 상기 게이트 라인이 오버랩되는 부위에서 소정 간격 띄워 상기 반도체층으로부터 돌출되어 형성된 더미 패턴을 포함하여 이루어짐을 특징으로 한다.
박막 트랜지스터, 게이트 라인의 단선 가능성
Description
도 1은 일반적인 폴리 실리콘형 박막 트랜지스터를 나타낸 단면도
도 2는 도 1의 반도체층 상부에 게이트 라인 형성 후의 모습을 나타낸 평면도
도 3은 도 2의 I~I' 선상의 구조 단면도
도 4a는 도 2의 Ⅱ~Ⅱ' 선상의 구조 단면도
도 4b는 도 4a의 반도체층과 게이트 라인과의 단차부의 모습을 나타낸 SEM도
도 5는 도 2의 Ⅲ~Ⅲ' 선상의 구조 단면을 나타낸 SEM도
도 6은 도 2의 Ⅲ~Ⅲ' 선상의 박막 트랜지스터 형성시의 등가 회로도
도 7은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 평면도
도 8은 도 7의 Ⅳ~Ⅳ' 선상의 구조 단면도
도 9는 도 7의 Ⅴ~Ⅴ' 선상의 구조 단면도
도 10은 도 7의 Ⅵ~Ⅵ' 선상의 확대도
도 11은 도 7의 Ⅵ~Ⅵ 선상의 구조 단면도
도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 평면도
*도면의 주요 부분에 대한 부호 설명*
21 : 기판 23: 반도체층
23a, 23b : 반도체층의 더미 패턴 25 : 게이트 라인
본 발명은 액정 표시 장치에 관한 것으로 특히, 액티브층의 패터닝을 변경하여 게이트 라인의 단선을 방지할 수 있는 박막 트랜지스터에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같은 액정 표시 장치가 일반적인 화면 표시 장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비 전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 관건이 걸려 있다고 할 수 있다.
일반적인 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고, 제 2 유리 기판(칼라 필터 어레이 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
상기 일반적인 액정 표시 장치의 구동 원리는 액정의 광학적 이방성과 분극 성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자 배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자 배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상 정보를 표현할 수 있다.
현재에는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정 표시 장치(Active Matrix LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.
액티브 매트릭스 방식의 박막 트랜지스터 액정 표시 장치(TFT LCD)는 표시 장치의 화면을 이루는 개개 화소의 전극을 트랜지스터를 이용하여 조절하는 것으로, 이 때, 트랜지스터는 반도체 박막을 이용하여 기판상에 형성된다.
상기 박막 트랜지스터 액정 표시 장치(TFT LCD)는 사용되는 반도체 박막의 특성에 따라 비정질 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.
상기 두 경우 모두 공정 비용을 줄이고, 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 비정질 실리콘의 경우 낮은 온도에서 화학 기상 증착법(CVD: Chemical Vapor Deposition)을 이용하여 형성할 수 있으므로, 유리기판을 이용하는 액정 표시 장치의 특성상 유리한 점이 있다.
그러나, 비정질 실리콘의 경우 캐리어의 이동도가 낮기 때문에 빠른 동작 특성을 요하는 구동 회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 액정 표시 장치의 구동을 위한 IC는 별도로 제작하여 액정 패널 주변부에 부착하여 사용해야 한다는 것을 의미하며, 구동 모듈을 위한 공정이 추가되어 액정 표시 장치의 제작비용이 상승하게 된다.
반면, 폴리 실리콘은 비정질 실리콘에 비해 캐리어의 이동도가 훨씬 크기 때문에 이를 구동 회로용 IC를 제작하여 사용할 수 있다. 그러므로, 폴리 실리콘을 액정 표시 장치의 박막 트랜지스터 형성을 위한 반도체 박막으로 사용할 경우, 일 련의 공정을 통해 동일 유리기판에 화소전극을 위한 박막 트랜지스터 소자와 구동 회로용 트랜지스터 소자를 함께 형성할 수 있다.
이는 액정 표시 장치 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 액정 표시 장치의 소비전력을 낮출 수 있다.
그러나, 폴리 실리콘을 사용하는 경우, 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 비정질 실리콘 박막을 저온 CVD 공정을 통해 형성하고, 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은 만큼 형성된 트랜지스터에서 게이트 전압이 OFF되는 순간 누설 전류가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한, 누설 전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온 주입한 LDD(Lightly Doped Drain) 영역 또는 불순물 이온 주입이 되지 않은 오프셋(Off set) 영역을 두어 누설 전류에 대한 배리어로 작용하도록 하는 방법을 일반적으로 사용한다.
이하, 첨부된 도면을 참조하여 종래의 액티브층의 패터닝을 변경하여 게이트 라인의 단선을 방지할 수 있는 박막 트랜지스터를 설명하면 다음과 같다.
도 1은 일반적인 폴리 실리콘형 박막 트랜지스터를 나타낸 단면도이다.
도 1과 같이, 일반적인 폴리 실리콘형 박막 트랜지스터는 기판(11) 상에 소정 영역에 형성된 반도체층(13)과, 상기 반도체층(13)을 포함하여 기판(11) 상에 형성된 게이트 절연막(14)과, 상기 게이트 절연막(14) 상의 소정 영역에 형성된 게이트 전극(15a)과, 상기 게이트 전극(15a)을 포함한 게이트 절연막(14) 전면에 형 성된 층간 절연막(16)과, 상기 게이트 전극(15a)의 양측의 반도체층(13)과 연결되어 형성된 소오스/드레인 전극(17)으로 이루어진다.
도 2는 도 1의 반도체층 상부에 게이트 라인 형성 후의 모습을 나타낸 평면도이며, 도 3은 도 2의 I~I' 선상의 구조 단면도이고, 도 4a는 도 2의 Ⅱ~Ⅱ' 선상의 구조 단면도이다.
도 2 및 도 3과 같이, 탑 게이트형의 폴리 실리콘형 박막 트랜지스터를 형성할 때는 기판(11) 상의 소정 영역에 반도체층(13)을 형성한 후, 게이트 절연막(14)을 개재하여 게이트 전극(15a)을 구비한 게이트 라인(15)을 형성한다.
이 경우, 도 4a와 같이, 기판(11) 상의 소정 영역에만 선택적으로 반도체층(13)이 형성되기 때문에, 상기 반도체층(13)과 오버랩되는 게이트 라인(15)의 부위에 단차가 발생하게 된다.
도 4b는 도 4a의 반도체층과 게이트 라인과의 단차부의 모습을 나타낸 SEM도이다.
도 4b와 같이, 반도체층(13)과 게이트 라인(15)이 오버랩되는 단차부를 SEM(Scanning Electron Microscope)를 통해 살펴보면, 상기 단차부의 게이트 라인(15)이 상대적으로 더 들어감을 확인할 수 있다.
이는 상기 게이트 라인(15)을 형성하기 위한 식각 공정을 진행할 때, 금속층을 전면에 증착한 후, 상기 금속층을 포함한 기판을 식각액에 담구거나, 소정의 식각 가스 분위기에서 식각 공정을 진행하여 게이트 라인의 패턴만을 남기고, 선택적으로 제거하는 공정이 이루어지는데, 상기 단차부에서는 상기 식각액이나 식각 가 스가 침투하기 쉬워 다른 부위에 비해 상대적으로 더 들어가게 패터닝이 이루어지게 되는 것이다.
이는, 상기 반도체층(13)의 에지(edge)에 씸(seam)이 형성되어 게이트 라인(15)을 형성하기 위한 식각 공정시 에천트(식각액 및 식각 가스)가 침투되어 이상이 발생하게 된다.
이를 도 5를 통해 자세히 살펴보면 다음과 같다.
도 5는 도 2의 Ⅲ~Ⅲ' 선상의 구조 단면을 나타낸 SEM도이다.
도 5와 같이, 반도체층(13)과 게이트 라인(15)이 오버랩되어 가장 취약하게 패터닝이 이루어지는 단차부(A)를 살펴보면, 게이트 라인(15) 패턴이 단차부에서 심하게 안쪽으로 들어가도록 형성되어 단선의 가능성이 있음을 알 수 있다.
도 6은 도 2의 Ⅲ~Ⅲ' 선상의 박막 트랜지스터 형성시의 등가 회로도이다.
도 6과 같이, 게이트 전극(15a)과 반도체층(13)이 오버랩되며, 상기 반도체층(13)과 연결되는 소오스/드레인 전극(미도시)으로 이루어진 박막 트랜지스터(TFT : Thin Film Transistor)를 형성할 경우, 상기 박막 트랜지스터와 병렬로 상기 A의 영역(즉, 채널 에지부)에 임계 전압이 낮은 박막 트랜지스터가 부가적으로 더 형성됨을 알 수 있다.
이와 같이, 상기 반도체층(13)의 채널 에지부에 대응되는 게이트 전극(15a)의 길이가 짧아지게 되면, 이로 인해 채널 에지부에 임계 전압(Vth)이 낮은 트랜지스터가 병렬로 연결되는 효과가 발생한다.
결과적으로 게이트 전압(Vg)을 증가시켰을 때, 소정의 값에서 드레인 전류(Id)의 값에 험프(Hump)가 발생할 수 있으며, 이와 같이 게이트 라인(15)의 단선 가능성을 갖고 제조된 박막 트랜지스터는 임계 전압(Vth)이 낮아질 수 있어 전체적인 박막 트랜지스터의 임계 전압 균일도 저하를 수반한다.
상기와 같은 종래의 박막 트랜지스터는 다음과 같은 문제점이 있다.
채널 에지부에 게이트 길이가 짧아지게 되면, 이로 인해 채널 에지부에 임계 전압(Vth)이 낮은 트랜지스터가 병렬로 연결되는 효과가 발생한다.
따라서, 게이트 전압(Vg)을 증가시켰을 때, 소정의 값에서 드레인 전류(Id)의 값에 험프가 발생할 수 있으며, 이와 같이 게이트 라인의 단선 가능성을 갖고 제조된 박막 트랜지스터는 임계 전압이 낮아질 수 있어 전체적인 소자의 임계 전압 균일도 저하를 수반한다.
이는 디자인 룰(design rule)이 작아져 게이트 길이가 짧아질수록 더욱 큰 문제점으로, 근래 해결이 시급한 문제로 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 액티브층의 패터닝을 변경하여 게이트 라인의 단선을 방지할 수 있는 박막 트랜지스터를 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 기판 상의 소정 영역에 형성된 반도체층과, 상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 게이트 절연막 상의 소정 영역에 형성된 게이트 라인과, 상기 게이트 라인이 오버랩되는 부위에서 소정 간격 띄워 상기 반도체층으로부터 돌출되어 형성된 더미 패턴을 포함하여 이루어짐에 그 특징이 있다.
상기 더미 패턴은 상기 반도체층과 동일 물질인 것이 바람직하다.
상기 더미 패턴은 상기 반도체층과 동일층에서 형성된 것이 바람직하다.
상기 더미 패턴은 상기 게이트 라인의 길이 방향으로 형성된 것이 바람직하다.
상기 더미 패턴의 폭은 1㎛ 내지 10㎛인 것이 바람직하다.
상기 더미 패턴과 상기 게이트 라인과의 간격은 0.5㎛내지 5㎛인 것이 바람직하다.
상기 더미 패턴은 상기 게이트 라인에 인접한 측이 먼 측보다 상대적으로 폭이 넓은 더미 패턴을 포함하여 형성된 것이 바람직하다.
상기 반도체층과 연결되는 소오스/드레인 전극을 더 구비함이 바람직하다.
또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 기판 상의 소정 영역에 형성된 반도체층과, 상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 게이트 절연막 상의 소정 영역에 형성된 게이트 라인과, 상기 게이트 라인이 오버랩되는 부위에 소정 간격 띄워 상기 게이트 라인의 길이 방향을 따라 반도체층으로부터 돌출되어 형성된 더미 패턴을 포함하여 이루어짐에 또 다른 특징이 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 기판 상의 소정 영역에 형성된 반도체층과, 상기 반도체층을 포함한 기판 전면에 형성된 게이 트 절연막과, 상기 게이트 절연막 상의 소정 영역에 형성된 게이트 라인과, 상기 게이트 라인이 오버랩되는 반도체층에 상기 게이트 라인과 소정 간격 띄워 상기 반도체층으로 돌출되며, 오버랩 영역에 가까울수록 상대적으로 넓은 더미 패턴을 포함하여 이루어짐에 또 다른 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터를 상세히 설명하면 다음과 같다.
도 7은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 나타낸 평면도이며, 도 8은 도 7의 Ⅳ~Ⅳ' 선상의 구조 단면도이고, 도 9는 도 7의 Ⅴ~Ⅴ' 선상의 구조 단면도이고, 도 10은 도 7의 Ⅵ~Ⅵ' 선상의 확대도이며, 도 11은 도 7의 Ⅵ~Ⅵ 선상의 구조 단면도이다.
도 7 및 도 9와 같이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 기판(21) 상의 소정 영역에 형성된 반도체층(23)과, 상기 반도체층(23)을 포함한 기판(21) 전면에 형성된 게이트 절연막(24)과, 상기 게이트 절연막(24) 상의 소정 영역에 형성된 게이트 라인(25)과, 상기 게이트 라인(25)이 오버랩되는 부위에 소정 간격 띄워 상기 게이트 라인(25)의 길이 방향을 따라 반도체층(23)으로부터 돌출되어 형성된 더미 패턴(23a)을 포함하여 이루어진다.
도시되어 있지 않지만, 상기 반도체층(23)은 불순물 영역이 정의된 것으로, 상기 불순물 영역과 연결되어 소오스/드레인 전극(미도시)이 형성된다.
상기 반도체층(23)으로부터 돌출되어 형성된 더미 패턴(23a)은 상기 반도체층(23)의 형성하는 공정에서 동시에 형성한다. 즉, 전면 증착된 반도체층 물질을 선택적으로 제거하는 공정에서 상기 더미 패턴(23a)을 동시에 형성하는 것이다.
도 10과 같이, 상기 더미 패턴(23a)이 형성된 부위를 확대하여 살펴보면, 에천트가 유입되는 것을 상기 더미 패턴이 일차적으로 막아주어, 상기 게이트 라인(25)과 반도체층(23)의 오버랩 부위에서 일어나는 단선 발생을 방지하게 된다.
도 11과 같이, 상기 더미 패턴(23a)이 형성된 부분의 단면을 살펴보면, 상기 더미 패턴(23a)이 더 형성된 부분 상부에 게이트 절연막(24)이 더 높게 형성되게 되며, 따라서, 에천트가 상기 게이트 라인과 반도체층의 오버랩 부위에 유입되는 데 있어, 상기 더미 패턴(23a)이 배리어로 기능하게 된다.
그러나, 상기 더미 패턴(23a)은 상기 반도체층(23)과 게이트 라인(25)의 오버랩 부위와 소정 간격을 두고 인접 영역에 형성하는 것이지, 오버랩되는 부위에 바로 대응되도록 형성하지 않는다. 이는 오버랩되는 부위에 바로 대응되도록 형성했을 때, 상기 게이트 절연막 상에 증착된 금속층을 선택적으로 제거하여 게이트 라인을 형성시 바로 오버랩되는 부위에 과식각(overetch)이 일어날 가능성이 있기 때문이다.
이 때, 상기 더미 패턴(23a)은 폭은 약 1㎛내지 10㎛로 하며, 상기 게이트 라인(25)과 반도체층(23)의 오버랩 부위와 더미 패턴(23a)이 이격된 간격은 0.5㎛ 내지 5㎛로 하여 상기 오버랩 부위에서의 게이트 라인을 보호한다.
도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 나타낸 평면도이다.
도 12와 같이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 기판(미도 시) 상의 소정 영역에 형성된 반도체층(23)과, 상기 반도체층(23)을 포함한 기판 전면에 형성된 게이트 절연막(미도시)과, 상기 게이트 절연막 상의 소정 영역에 형성된 게이트 라인(25)과, 상기 게이트 라인(25)이 오버랩되는 반도체층(23)에 상기 게이트 라인(25)과 소정 간격 띄워 상기 반도체층(23)으로부터 돌출되며, 오버랩 영역에 가까울수록 상대적으로 넓은 더미 패턴(23b)을 포함하여 이루어진다.
본 발명의 제 2 실시예도 제 1 실시예와 마찬가지로, 반도체층(23)을 형성하는 동일 공정에서 더미 패턴을 형성하는 것이며, 상기 더미 패턴(23b)의 형상을 상기 게이트 라인(25)과 반도체층(23)이 오버랩된 부위에 인접한 측이 먼 측보다 상대적으로 폭이 더 넓게 형성함으로써, 상기 반도체층(23)의 양측에 직각 삼각형의 패턴이 더미 패턴(23b)으로 형성된 것이다.
여기서, 상기 더미 패턴(23b)은 상기 반도체층(23)과 상기 게이트 라인(25)과 오버랩된 영역으로부터 0.5㎛ 내지 5㎛의 간격 이격하여 형성하여 상기 오버랩 부위에서의 게이트 라인(25)을 보호한다.
상기와 같은 본 발명의 박막 트랜지스터는 다음과 같은 효과가 있다.
첫째, 반도체층으로부터 형성된 더미 패턴으로 상기 게이트 라인의 형성 공정에서 에천트에 의해 게이트 라인과 반도체층의 단차부에서 에천트의 유입을 방지하여 게이트 라인의 단선을 효과적으로 막을 수 있다.
따라서, 박막 트랜지스터 형성시 반도체층과 게이트 라인과의 단차부에서 발생하는 게이트 라인 단선 가능성에 의해 기인될 수 있는 채널 에지의 게이트 길이(gate length)가 짧아지는 현상을 방지할 수 있다.
셋째, 박막 트랜지스터의 소자 특성 중 험프(Hump)가 발생하거나 임게 전압이 상대적으로 낮아지는 현상을 막을 수 있으므로, 임계 전압(Vth)의 균일도를 향상시킬 수 있다.
Claims (10)
- 기판 상에 일방향으로 형성된 반도체층;상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막;상기 게이트 절연막 상에, 상기 반도체층을 교차하며 상기 반도체층과 오버랩되는 부위를 가지도록 형성된 게이트 라인;상기 게이트 라인이 오버랩되는 부위에서 이격하여, 상기 반도체층으로부터 돌출되어 상기 게이트 라인 방향으로 형성된 더미 패턴을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 더미 패턴은 상기 반도체층과 동일 물질이며, 동일층에서 형성된 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 더미 패턴의 폭은 1㎛ 내지 10㎛임을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 더미 패턴과 상기 게이트 라인과의 간격은 0.5㎛내지 5㎛임을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 더미 패턴은 상기 게이트 라인에 인접한 측이 먼 측보다 상대적으로 폭이 넓은 형상을 갖도록 형성됨을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 반도체층과 연결되는 소오스/드레인 전극을 더 구비함을 특징으로 하는 박막 트랜지스터.
- 삭제
- 기판 상에 일방향으로 형성된 반도체층;상기 반도체층을 포함한 기판 전면에 형성된 게이트 절연막;상기 게이트 절연막 상에, 상기 반도체층을 교차하며, 오버랩되는 부위를 가지도록 형성된 게이트 라인;상기 게이트 라인과 오버랩되는 부위와 이격하여, 상기 반도체층으로부터 연장하여, 상기 게이트 라인과의 오버랩 부위에 가까울수록 상대적으로 넓은 폭을 갖는 더미 패턴을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020087767A KR100909053B1 (ko) | 2002-12-31 | 2002-12-31 | 박막 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020087767A KR100909053B1 (ko) | 2002-12-31 | 2002-12-31 | 박막 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040061500A KR20040061500A (ko) | 2004-07-07 |
| KR100909053B1 true KR100909053B1 (ko) | 2009-07-23 |
Family
ID=37353041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020087767A KR100909053B1 (ko) | 2002-12-31 | 2002-12-31 | 박막 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100909053B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI300625B (en) * | 2006-05-16 | 2008-09-01 | Ind Tech Res Inst | Structure of semiconductor device and fabrication method |
| KR102395635B1 (ko) * | 2014-06-27 | 2022-05-10 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204473A (ja) * | 1988-02-10 | 1989-08-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPH08274339A (ja) * | 1995-03-30 | 1996-10-18 | Sharp Corp | 半導体装置及びその製造方法 |
| KR20010065036A (ko) * | 1999-12-21 | 2001-07-11 | 구본준, 론 위라하디락사 | 박막트랜지스터 액정표시장치용 어레이기판 제조방법 |
-
2002
- 2002-12-31 KR KR1020020087767A patent/KR100909053B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204473A (ja) * | 1988-02-10 | 1989-08-17 | Hitachi Ltd | 薄膜トランジスタ |
| JPH08274339A (ja) * | 1995-03-30 | 1996-10-18 | Sharp Corp | 半導体装置及びその製造方法 |
| KR20010065036A (ko) * | 1999-12-21 | 2001-07-11 | 구본준, 론 위라하디락사 | 박막트랜지스터 액정표시장치용 어레이기판 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040061500A (ko) | 2004-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960004150B1 (ko) | 표시장치 | |
| US7372513B2 (en) | Liquid crystal display device and method for fabricating the same | |
| JP2010135384A (ja) | 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置 | |
| US6876406B2 (en) | Structure for preventing disconnection in liquid crystal display device and manufacturing method thereof | |
| US6897931B2 (en) | In-plane switching mode liquid crystal display device and method for fabricating the same | |
| KR100546707B1 (ko) | 박막트랜지스터 및 그의 형성방법 | |
| US7095048B2 (en) | Semiconductor device, electronic circuit array substrate provided with the same and method of manufacturing the electronic circuit array substrate | |
| KR101136296B1 (ko) | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 | |
| KR100909053B1 (ko) | 박막 트랜지스터 | |
| US6757033B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| KR100983586B1 (ko) | 액정표시장치 및 이의 제조방법 | |
| KR100390457B1 (ko) | 박막트랜지스터의 구조 및 제조 방법 | |
| US20030096463A1 (en) | Thin-film semiconductor element and method of producing same | |
| KR101066485B1 (ko) | 액정 표시 장치의 소자 | |
| KR101066475B1 (ko) | 액정표시장치 및 이의 제조방법 | |
| KR100202224B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100698043B1 (ko) | 액정 표시 장치의 형성 방법 | |
| KR20040045113A (ko) | 액정표시장치 및 그 제조 방법 | |
| KR19980072230A (ko) | 박막트랜지스터 제조방법 | |
| KR101002304B1 (ko) | 액정표시장치의 제조방법 | |
| KR100487434B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| KR100875187B1 (ko) | 액정표시소자 | |
| KR19980072231A (ko) | 박막트랜지스터 제조방법 | |
| KR101048707B1 (ko) | 액정 표시 장치의 다채널 소자 및 이의 형성 방법 | |
| KR100205258B1 (ko) | 액정표시소자의 박막트랜지스터 어레이기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130619 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150629 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 8 |