JPH0964364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964364A JPH0964364A JP7219023A JP21902395A JPH0964364A JP H0964364 A JPH0964364 A JP H0964364A JP 7219023 A JP7219023 A JP 7219023A JP 21902395 A JP21902395 A JP 21902395A JP H0964364 A JPH0964364 A JP H0964364A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 遮光膜を形成する場合、遮光膜を形成するた
めのレジストパターン形成工程、遮光膜のエッチング工
程等が必要であるため、処理工程が大幅に増加し、ま
た、遮光膜の段差部において、半導体膜が段切れを起こ
す。 【課題解決手段】 絶縁性基板1上に、遮光膜となる金
属膜2、絶縁膜3、及び半導体膜4を順次形成する。次
に、絶縁膜3及び半導体膜4とを所定の形状にパターニ
ングした後、絶縁膜3及び半導体膜4をマスクに金属膜
2の露出領域を酸化し、酸化膜5を形成する。
めのレジストパターン形成工程、遮光膜のエッチング工
程等が必要であるため、処理工程が大幅に増加し、ま
た、遮光膜の段差部において、半導体膜が段切れを起こ
す。 【課題解決手段】 絶縁性基板1上に、遮光膜となる金
属膜2、絶縁膜3、及び半導体膜4を順次形成する。次
に、絶縁膜3及び半導体膜4とを所定の形状にパターニ
ングした後、絶縁膜3及び半導体膜4をマスクに金属膜
2の露出領域を酸化し、酸化膜5を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、ガラス等の絶縁性
基板上に設けられたTFTを用いる、特にアクティブマ
トリクス型の画像表示装置やイメージセンサー等に利用
できる、半導体薄膜を活性領域に用いる半導体装置の製
造方法に関するものである。
基板上に設けられたTFTを用いる、特にアクティブマ
トリクス型の画像表示装置やイメージセンサー等に利用
できる、半導体薄膜を活性領域に用いる半導体装置の製
造方法に関するものである。
【0002】
【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタ(以下、「TFT」という。)を有する半導体装置
としては、これらのTFTを画素スイッチング素子を用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に設けられるT
FTには、薄膜状のシリコン半導体膜として、非晶質シ
リコン膜や、結晶性を有するポリシリコン膜を用いたT
FTにおいては、半導体膜への光の入射により、オフ電
流の増加、しきい値電圧の変化等、信頼性を低下させる
特性変動を生じる。
スタ(以下、「TFT」という。)を有する半導体装置
としては、これらのTFTを画素スイッチング素子を用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に設けられるT
FTには、薄膜状のシリコン半導体膜として、非晶質シ
リコン膜や、結晶性を有するポリシリコン膜を用いたT
FTにおいては、半導体膜への光の入射により、オフ電
流の増加、しきい値電圧の変化等、信頼性を低下させる
特性変動を生じる。
【0003】このため、図3に示すように、チャネル領
域に遮光膜を形成する技術が用いられている。図3
(a)は、従来のチャネル領域に遮光膜を形成したTF
Tの断面図であり、同(b)は、従来のチャネル領域に
遮光膜を形成したTFTの平面図である。図3におい
て、1は絶縁基板、2は遮光膜、3は絶縁膜、4は半導
体膜、6はゲート絶縁膜、7はゲート電極、8は層間絶
縁膜、9はコンタクトホール、10はソース/ドレイン
電極、11a、11bは所定の形状にパターニングされ
たフォトレジストを示す。
域に遮光膜を形成する技術が用いられている。図3
(a)は、従来のチャネル領域に遮光膜を形成したTF
Tの断面図であり、同(b)は、従来のチャネル領域に
遮光膜を形成したTFTの平面図である。図3におい
て、1は絶縁基板、2は遮光膜、3は絶縁膜、4は半導
体膜、6はゲート絶縁膜、7はゲート電極、8は層間絶
縁膜、9はコンタクトホール、10はソース/ドレイン
電極、11a、11bは所定の形状にパターニングされ
たフォトレジストを示す。
【0004】従来のチャネル領域に遮光膜が形成された
TFTの製造工程を示す図4を用いて、従来のTFTの
製造工程を説明する。
TFTの製造工程を示す図4を用いて、従来のTFTの
製造工程を説明する。
【0005】まず、ガラス等の絶縁性基板1上に遮光膜
となるよう、厚さが100nmのTa等の金属薄膜2を
形成する。その後、フォトレジストを堆積し、少なくと
もチャネル領域をすべて覆うような所定の形状のフォト
レジスト11aにパターニングする(図4(a))。
となるよう、厚さが100nmのTa等の金属薄膜2を
形成する。その後、フォトレジストを堆積し、少なくと
もチャネル領域をすべて覆うような所定の形状のフォト
レジスト11aにパターニングする(図4(a))。
【0006】次に、パターニングされたフォトレジスト
11aをマスクに上記金属膜2をエッチングする。その
後、全面に絶縁膜3及びチャネル領域、ドレイン領域及
びソース領域が形成される半導体膜4を形成し、その上
に、フォトレジストを塗布し、所定の形状にパターニン
グし(図4(b))、該フォトレジスト11bをマスク
に半導体膜4を所定の形状にパターニングする(図4
(c))。
11aをマスクに上記金属膜2をエッチングする。その
後、全面に絶縁膜3及びチャネル領域、ドレイン領域及
びソース領域が形成される半導体膜4を形成し、その上
に、フォトレジストを塗布し、所定の形状にパターニン
グし(図4(b))、該フォトレジスト11bをマスク
に半導体膜4を所定の形状にパターニングする(図4
(c))。
【0007】その後、ゲート絶縁膜6及びゲート電極7
を形成し、層間絶縁膜8を堆積させ、コンタクトホール
9及びソース/ドレイン電極10を形成する(図4
(d))。
を形成し、層間絶縁膜8を堆積させ、コンタクトホール
9及びソース/ドレイン電極10を形成する(図4
(d))。
【0008】
【発明が解決しようとする課題】しかし、上記従来の方
法で、遮光膜を形成する場合、遮光膜を形成するための
レジストパターン形成工程、遮光膜のエッチング工程等
が必要であるため、処理工程が大幅に増加する。また、
一般的にプロセス上のマージンを確保するため、遮光膜
は半導体膜のチャネル領域よりも大きくレイアウトする
ため、図3(b)に示すように、遮光膜はチャネル領域
からはみ出した分だけ、TFT部が大きくなり、表示に
寄与する面積の割合である開口率は低下する。更に、遮
光膜の段差部において、半導体膜が段切れを起こすとい
う問題点が生じる。
法で、遮光膜を形成する場合、遮光膜を形成するための
レジストパターン形成工程、遮光膜のエッチング工程等
が必要であるため、処理工程が大幅に増加する。また、
一般的にプロセス上のマージンを確保するため、遮光膜
は半導体膜のチャネル領域よりも大きくレイアウトする
ため、図3(b)に示すように、遮光膜はチャネル領域
からはみ出した分だけ、TFT部が大きくなり、表示に
寄与する面積の割合である開口率は低下する。更に、遮
光膜の段差部において、半導体膜が段切れを起こすとい
う問題点が生じる。
【0009】本発明は、上記問題点に鑑み、従来より工
程数を低減し、半導体膜下に遮光膜による段差部を生じ
させず、開口率も低下させず、遮光膜を形成する手段を
提供することを目的とするものである。
程数を低減し、半導体膜下に遮光膜による段差部を生じ
させず、開口率も低下させず、遮光膜を形成する手段を
提供することを目的とするものである。
【0010】
【課題を解決するための手段】請求項1記載の本発明の
半導体装置の製造方法は、絶縁性基板上に遮光膜となる
金属膜及び絶縁膜を介して堆積された半導体膜に形成さ
れた薄膜トランジスタ及び画素部を有する半導体装置の
製造方法において、上記絶縁性基板上に、上記金属膜、
絶縁膜及び半導体膜を順次堆積する工程と、上記絶縁膜
及び半導体膜を所定の形状にパターニングした後、上記
絶縁膜及び半導体膜をマスクに上記金属膜の露出領域を
酸化する工程とを有することを特徴とするものである。
半導体装置の製造方法は、絶縁性基板上に遮光膜となる
金属膜及び絶縁膜を介して堆積された半導体膜に形成さ
れた薄膜トランジスタ及び画素部を有する半導体装置の
製造方法において、上記絶縁性基板上に、上記金属膜、
絶縁膜及び半導体膜を順次堆積する工程と、上記絶縁膜
及び半導体膜を所定の形状にパターニングした後、上記
絶縁膜及び半導体膜をマスクに上記金属膜の露出領域を
酸化する工程とを有することを特徴とするものである。
【0011】また、請求項2記載の本発明の半導体装置
の製造方法は、絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、上記絶縁性基板上に、上記金属膜を堆積した
後、該金属膜の表面を所定の厚さだけ酸化する工程と、
上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、上記絶縁膜及び半導体膜を所定の形状にパタ
ーニングした後、上記絶縁膜及び半導体膜をマスクに上
記金属膜の露出領域を酸化する工程とを有することを特
徴とするものである。
の製造方法は、絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、上記絶縁性基板上に、上記金属膜を堆積した
後、該金属膜の表面を所定の厚さだけ酸化する工程と、
上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、上記絶縁膜及び半導体膜を所定の形状にパタ
ーニングした後、上記絶縁膜及び半導体膜をマスクに上
記金属膜の露出領域を酸化する工程とを有することを特
徴とするものである。
【0012】更に、請求項3記載の本発明の半導体装置
の製造方法は、上記金属膜を、Ta、Ti、Mo、Wの
いずれかの高融点金属膜とすることを特徴とする、請求
項1又は請求項2記載の半導体装置の製造方法である。
の製造方法は、上記金属膜を、Ta、Ti、Mo、Wの
いずれかの高融点金属膜とすることを特徴とする、請求
項1又は請求項2記載の半導体装置の製造方法である。
【0013】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。
て本発明について詳細に説明する。
【0014】図1は請求項1記載の本発明の実施の形態
の製造工程図であり、図2は請求項2記載の本発明の実
施の形態の製造工程図である。
の製造工程図であり、図2は請求項2記載の本発明の実
施の形態の製造工程図である。
【0015】以下に、図1を用いて、請求項1記載の本
発明の実施の形態の製造工程を説明する。
発明の実施の形態の製造工程を説明する。
【0016】まず、300mm2程度のガラス基板等の
絶縁性基板1の表面を洗浄後、遮光膜として、金属膜2
をスパッタリング法を用いて、厚さ100nm程度堆積
させる。尚、金属膜2としては、後の工程における高熱
処理に対して耐性を有し、酸化することにより透明にな
る金属であれば良く、Ta、Ti、Mo、W等の高融点
金属膜が望ましい。
絶縁性基板1の表面を洗浄後、遮光膜として、金属膜2
をスパッタリング法を用いて、厚さ100nm程度堆積
させる。尚、金属膜2としては、後の工程における高熱
処理に対して耐性を有し、酸化することにより透明にな
る金属であれば良く、Ta、Ti、Mo、W等の高融点
金属膜が望ましい。
【0017】次に、絶縁膜3として、酸化シリコン膜
(SiO2)や窒化シリコン膜(SiN)をCVD法や
スパッタリング法を用いて、厚さ50〜100nm程度
堆積させる。続いて、全面にアモルファスシリコン膜4
aをCVD法を用いて厚さ10〜50nm程度堆積させ
る(図1(a))。
(SiO2)や窒化シリコン膜(SiN)をCVD法や
スパッタリング法を用いて、厚さ50〜100nm程度
堆積させる。続いて、全面にアモルファスシリコン膜4
aをCVD法を用いて厚さ10〜50nm程度堆積させ
る(図1(a))。
【0018】次に、フォトリソグラフィを用いて、フォ
トレジスト(図示せず。)を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜4となるアモルファスシリコン膜4a及び絶縁膜
3を連続してエッチングする(図1(b))。これによ
り、アモルファスシリコン膜4a及び絶縁膜3がエッチ
ングされた領域は、金属膜2が露出した状態になる。
トレジスト(図示せず。)を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜4となるアモルファスシリコン膜4a及び絶縁膜
3を連続してエッチングする(図1(b))。これによ
り、アモルファスシリコン膜4a及び絶縁膜3がエッチ
ングされた領域は、金属膜2が露出した状態になる。
【0019】次に、アモルファスシリコン膜4a及び絶
縁膜3をマスクに、酸素雰囲気中で、550℃で数時間
のアニールまたは陽極酸化法を用いて、金属膜2の酸化
を行うと、金属膜2の露出した部分だけが選択的に酸化
され、金属酸化膜5となり、アモルファスシリコン膜4
aの下部には、セルフアラインで、金属膜2からなる遮
光膜が形成される(図1(c))。
縁膜3をマスクに、酸素雰囲気中で、550℃で数時間
のアニールまたは陽極酸化法を用いて、金属膜2の酸化
を行うと、金属膜2の露出した部分だけが選択的に酸化
され、金属酸化膜5となり、アモルファスシリコン膜4
aの下部には、セルフアラインで、金属膜2からなる遮
光膜が形成される(図1(c))。
【0020】その後、周知の技術を用いて、例えば、6
00℃で20時間以上のアモルファスシリコン膜4aを
結晶化し、ポリシリコン膜4bを形成し、ゲート絶縁膜
6、ゲート電極7を形成し、層間絶縁膜8を堆積し、コ
ンタクトホール9、ソース/ドレイン電極10を形成
し、TFTを製造する(図1(d))。
00℃で20時間以上のアモルファスシリコン膜4aを
結晶化し、ポリシリコン膜4bを形成し、ゲート絶縁膜
6、ゲート電極7を形成し、層間絶縁膜8を堆積し、コ
ンタクトホール9、ソース/ドレイン電極10を形成
し、TFTを製造する(図1(d))。
【0021】次に、図2を用いて、請求項2記載の本発
明の実施の形態の製造工程を説明する。
明の実施の形態の製造工程を説明する。
【0022】まず、300mm2程度のガラス基板等の
絶縁性基板1の表面を洗浄後、遮光膜として、金属膜2
をスパッタリング法を用いて、厚さ200nm程度堆積
させる。尚、金属膜2としては、上述の実施の形態と同
様にTa、Ti、Mo、W等の高融点金属膜が望まし
い。
絶縁性基板1の表面を洗浄後、遮光膜として、金属膜2
をスパッタリング法を用いて、厚さ200nm程度堆積
させる。尚、金属膜2としては、上述の実施の形態と同
様にTa、Ti、Mo、W等の高融点金属膜が望まし
い。
【0023】次に、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜2の表面を100nm程度酸
化して、金属酸化膜5を形成する。続いて、全面にアモ
ルファスシリコン膜4aをCVD法を用いて厚さ10〜
50nm程度堆積させる(図2(a))。
極酸化法を用いて、金属膜2の表面を100nm程度酸
化して、金属酸化膜5を形成する。続いて、全面にアモ
ルファスシリコン膜4aをCVD法を用いて厚さ10〜
50nm程度堆積させる(図2(a))。
【0024】次に、フォトリソグラフィを用いて、フォ
トレジスト(図示せず。)を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜4となるアモルファスシリコン膜4a及び絶縁膜
3を連続してエッチングする(図2(b))。これによ
り、アモルファスシリコン膜4a及び絶縁膜3がエッチ
ングされた領域は、金属膜2が露出した状態になる。
トレジスト(図示せず。)を所定の形状にパターニング
し、該パターニングされたフォトレジストをマスクに半
導体膜4となるアモルファスシリコン膜4a及び絶縁膜
3を連続してエッチングする(図2(b))。これによ
り、アモルファスシリコン膜4a及び絶縁膜3がエッチ
ングされた領域は、金属膜2が露出した状態になる。
【0025】次に、アモルファスシリコン膜4a及び絶
縁膜3をマスクに、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜2の酸化を行うと、金属膜2
の露出した部分だけが選択的に酸化され、金属酸化膜5
となり、アモルファスシリコン膜4aの下部には、セル
フアラインで、金属膜2からなる遮光膜が形成される
(図2(c))。
縁膜3をマスクに、酸素雰囲気中でのアニールまたは陽
極酸化法を用いて、金属膜2の酸化を行うと、金属膜2
の露出した部分だけが選択的に酸化され、金属酸化膜5
となり、アモルファスシリコン膜4aの下部には、セル
フアラインで、金属膜2からなる遮光膜が形成される
(図2(c))。
【0026】その後、周知の技術を用いて、アモルファ
スシリコン膜4aを結晶化し、ポリシリコン膜4bを形
成し、ゲート絶縁膜6、ゲート電極7を形成し、層間絶
縁膜8を堆積し、コンタクトホール9、ソース/ドレイ
ン電極10を形成し、TFTを製造する(図2
(d))。
スシリコン膜4aを結晶化し、ポリシリコン膜4bを形
成し、ゲート絶縁膜6、ゲート電極7を形成し、層間絶
縁膜8を堆積し、コンタクトホール9、ソース/ドレイ
ン電極10を形成し、TFTを製造する(図2
(d))。
【0027】尚、上記本発明の実施の形態において、ア
モルファスシリコン膜4aを結晶化する工程により、ポ
リシリコン膜4bの半導体膜を形成したが、アモルファ
スシリコン膜4a堆積工程において、アモルファスシリ
コン膜4a堆積の代わりに直接CVD法を用いてポリシ
リコン膜4bを堆積する方法でも実施可能である。
モルファスシリコン膜4aを結晶化する工程により、ポ
リシリコン膜4bの半導体膜を形成したが、アモルファ
スシリコン膜4a堆積工程において、アモルファスシリ
コン膜4a堆積の代わりに直接CVD法を用いてポリシ
リコン膜4bを堆積する方法でも実施可能である。
【0028】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、遮光膜のパターン加工のためのプロ
セスが必要ないため、工程の大幅な増加を招くことはな
い。また、遮光膜は上層の半導体膜及び絶縁膜をマスク
として酸化されるため、半導体膜に対してセルフアライ
ンで形成することができる。これにより、開口率が低下
することはない。また、遮光膜により、半導体膜に段差
が生じないため、半導体膜の段切れを起こすこともな
い。
用いることにより、遮光膜のパターン加工のためのプロ
セスが必要ないため、工程の大幅な増加を招くことはな
い。また、遮光膜は上層の半導体膜及び絶縁膜をマスク
として酸化されるため、半導体膜に対してセルフアライ
ンで形成することができる。これにより、開口率が低下
することはない。また、遮光膜により、半導体膜に段差
が生じないため、半導体膜の段切れを起こすこともな
い。
【0029】したがって、本発明を大型基板、例えば3
00mm2のガラス基板上に応用すれば、アクティブマ
トリックス型の画像表示装置の画素スイッチ素子や、周
辺駆動回路を高い信頼性と高開口率で製造することが可
能となり、高性能で低コストのTFTを製造することが
できる。
00mm2のガラス基板上に応用すれば、アクティブマ
トリックス型の画像表示装置の画素スイッチ素子や、周
辺駆動回路を高い信頼性と高開口率で製造することが可
能となり、高性能で低コストのTFTを製造することが
できる。
【図1】請求項1記載の本発明の実施の形態の製造工程
図である。
図である。
【図2】請求項2記載の本発明の実施の形態の製造工程
図である。
図である。
【図3】(a)は、従来のチャネル領域に遮光膜を形成
したTFTの断面図であり、(b)は、従来のチャネル
領域に遮光膜を形成したTFTの平面図である。
したTFTの断面図であり、(b)は、従来のチャネル
領域に遮光膜を形成したTFTの平面図である。
【図4】従来のチャネル領域に遮光膜が形成されたTF
Tの製造工程である。
Tの製造工程である。
1 絶縁基板 2 遮光膜 3 絶縁膜 4 半導体膜 4a アモルファスシリコン膜 4b ポリシリコン膜 5 金属酸化膜 6 ゲート絶縁膜 7 ゲート電極 8 層間絶縁膜 9 コンタクトホール 10 ソース/ドレイン電極
Claims (3)
- 【請求項1】 絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、 上記絶縁性基板上に、上記金属膜、絶縁膜及び半導体膜
を順次堆積する工程と、 上記絶縁膜及び半導体膜を所定の形状にパターニングし
た後、上記絶縁膜及び半導体膜をマスクに上記金属膜の
露出領域を酸化する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項2】 絶縁性基板上に遮光膜となる金属膜及び
絶縁膜を介して堆積された半導体膜に形成された薄膜ト
ランジスタ及び画素部を有する半導体装置の製造方法に
おいて、 上記絶縁性基板上に、上記金属膜を堆積した後、該金属
膜の表面を所定の厚さだけ酸化する工程と、 上記工程で形成された酸化膜上に上記半導体膜を堆積す
る工程と、 上記絶縁膜及び半導体膜を所定の形状にパターニングし
た後、上記絶縁膜及び半導体膜をマスクに上記金属膜の
露出領域を酸化する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項3】 上記金属膜を、Ta、Ti、Mo、Wの
いずれかの高融点金属膜とすることを特徴とする、請求
項1又は請求項2記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7219023A JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
US08/681,512 US5624861A (en) | 1995-08-28 | 1996-07-23 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7219023A JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0964364A true JPH0964364A (ja) | 1997-03-07 |
Family
ID=16729049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7219023A Pending JPH0964364A (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5624861A (ja) |
JP (1) | JPH0964364A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652359B2 (en) | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
Families Citing this family (12)
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JP2001177097A (ja) * | 1999-12-10 | 2001-06-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタ及びその製造方法 |
US20060293266A1 (en) * | 2000-05-10 | 2006-12-28 | The Trustees Of Columbia | Phosphodiesterase 4D in the ryanodine receptor complex protects against heart failure |
JP2003028649A (ja) * | 2001-05-11 | 2003-01-29 | Murata Mfg Co Ltd | センサ回路モジュールおよびそれを用いた電子装置 |
JP4243455B2 (ja) * | 2002-05-21 | 2009-03-25 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
US7566001B2 (en) | 2003-08-29 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | IC card |
US9812603B2 (en) * | 2014-05-30 | 2017-11-07 | Klaus Y. J. Hsu | Photosensing device with graphene |
US9812604B2 (en) * | 2014-05-30 | 2017-11-07 | Klaus Y. J. Hsu | Photosensing device with graphene |
CN105185714B (zh) * | 2015-09-22 | 2018-09-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
US10217848B2 (en) * | 2016-04-28 | 2019-02-26 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Thin film transistor structure and manufacturing method of the same |
CN107808826A (zh) * | 2017-10-26 | 2018-03-16 | 京东方科技集团股份有限公司 | 一种底发射顶栅自对准薄膜晶体管的制备方法 |
CN109755257A (zh) * | 2017-11-03 | 2019-05-14 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板和显示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2107115B (en) * | 1981-07-17 | 1985-05-09 | Citizen Watch Co Ltd | Method of manufacturing insulated gate thin film effect transitors |
DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
JPH0777264B2 (ja) * | 1986-04-02 | 1995-08-16 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
JPH0814669B2 (ja) * | 1988-04-20 | 1996-02-14 | シャープ株式会社 | マトリクス型表示装置 |
FR2640809B1 (fr) * | 1988-12-19 | 1993-10-22 | Chouan Yannick | Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor |
US5066110A (en) * | 1988-12-26 | 1991-11-19 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus |
JP2618034B2 (ja) * | 1989-04-13 | 1997-06-11 | 松下電器産業株式会社 | マトリクス基板及びその製造方法 |
US5352907A (en) * | 1991-03-29 | 1994-10-04 | Casio Computer Co., Ltd. | Thin-film transistor |
JP3357687B2 (ja) * | 1992-07-15 | 2002-12-16 | 株式会社東芝 | 薄膜トランジスタおよび液晶表示装置の製造方法 |
JP2905680B2 (ja) * | 1993-12-20 | 1999-06-14 | シャープ株式会社 | 薄膜トランジスターの製造方法 |
-
1995
- 1995-08-28 JP JP7219023A patent/JPH0964364A/ja active Pending
-
1996
- 1996-07-23 US US08/681,512 patent/US5624861A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652359B2 (en) | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
US8268702B2 (en) | 2002-12-27 | 2012-09-18 | Semiconductor Energy Laboratory Co., Ltd. | IC card and booking-account system using the IC card |
Also Published As
Publication number | Publication date |
---|---|
US5624861A (en) | 1997-04-29 |
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