KR100199094B1 - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 기판위에 제1절연막과, 제1절연막위에 제2절연막을 형성하는 공정과; 커패시터 제1전극영역의 제2절연막을 제거하는 공정과; 상기 제2절연막의 측면에 측벽을 형성하는 공정과; 상기 제2절연막과 측벽을 마스크로 이용하여 제1절연막을 식각하여 접속구멍을 형성하는 공정과, 상기 측벽과, 접속구멍위에 커패시터 제1전극을 형성하는 공정과; 상기 커패시터 제1전극 위에 유전층을 형성하는 공정과; 상기 유전층위에 커패시터 제2전극을 현성하는 공정으로 이루어지는 반도체소자의 커패시터 제조방법을 통해 공정이 전체적으로 간단해지고, 미스얼라인(Misalign)에 따른 소자의 불량요인을 감소시킬 수 있으며 아울러 커패시퍼 전극의 구조가 일정한 각도의 경사면으로 이루어지므로, 전극면적이 증가하게 되어 커패시턴스가 증가하는 효과가 있다.
Description
제1도는 종래의 고유전상수를 갖는 커패시터의 개략적인 단면도.
제2도는 (a) 내지 (k)는 본 발명의 일 실시예에 따른 커패시터 제조방법을 단계적으로 나타낸 단면도.
제3도는 본 발명의 다른 실시예를 나타낸 단면도.
제4도는 본 발명의 또다른 실시예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 기판 22 : 게이트전극
28 : 제1절연막 30 : 제1실리콘질화막
32 : 제2절연막 34 : 감광막
36 : 다결정 실리콘층 40 : 접속구멍
42 : TiN층 44 : Pt층
46 : 에스오지(Silicon On Glass) 60 : 장벽층
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 반도체 디램(Dynamic Random Access Memory : DRAM) 소자의 커패시터 제조방법에 관한 것이다.
최근, 16M DRAM, 64M DRAM의 샘플이 현재 양산의 단계에 있고, 256M DRAM, 1G DRAM의 샘플이 활발히 개발되고 있다. 이와같이 디램의 집적도(Integration Density)가 점차로 증가하게 되어 평면(Plane)상의 셀(Cell)의 크기가 줄어들게 된다. 일반적으로, 셀 크기의 감소는 차아지 스토리지 커패시티(Charge storage capacity)의 커패시턴스를 줄이게 된다. 추가해서, 커패시턴스가 줄어들게 되므로 알파-레이(α-ray)의 발생률(Incidence)로부터 생긴 소프트 에러(Soft error)가 증가하게 된다. 이러한 이유로 인하여, 디램의 커패시턴스를 줄이지 않고 평면상의 차아지 스토리지 커패시터의 크기를 줄이는 것이 바람직하다.
이러한 요구에 부합되게 하기 위하여, 적층형 커패시터 타입의 디램이 제안되었다.
제1도에 도시한 바와같은 종래의 적층형 커패시터 타입의 디램에서, 반도체 기판 (1)은 한쌍의 게이트 전극(2a,2b)으로 형성된 전계효과(FET) 트랜지스터(도시하지 않음)를 포함한다. 그리고, 절연층(3)은 상기 전계효과 트렌지스터와 게이트 전극(2a,2b)위에 형성된다. 커패시터(5)는 절연층(3)상에 적층된다. 폴리실리콘 플러그(polysilicon Plug)(6)는 전계효과 트랜지스터의 소오스 또는 드레인 영역(4)과 커패시터(5)의 장벽층(11)을 접속시키도록 절연층(3)의 접속구멍에 형성된다.
상기 커패시터(5)는 하부전극(8), 상부전극(9) 및 상기 하부전극(8)과 상부전극(9) 사이에 형성된 유전필름(dielectric film)(10)을 구비한다. 그리고, 상기 유전필름(10)은 BaSrTiO3와 같은 고유전상수 물질로 이루어진다 상기 커패시터(5)는 하부전극(8)과 폴리실리콘 플러그(6)사이에 형성된 장벽층(11)을 포한한다. 상기 장벽층(11)은 Ta 또는 TiN과 같은 도전성물질로 형성된다.
이와같이 구성된 적층형 커패시터는 다음과 같은 문제점을 내포하고 있다.
첫째, 유전필름(10)은 하부전극(8)과 장벽층(11)으로 형성된 적층에 의해 계단형태의 단차를 갖게된다. 하부전극(8) 위로 유전물질을 덮는 공정은 완성된 커패시터 구조에서 유전필름(10)의 코너(corner)(13,14)에 충진누설(charge leakage)이 생기게 된다. 이러한 이유로 SiO2와 같은 절연물질이 유전필름(10)의 외측코너위에 종종 증착된다
둘째, 장벽층(11)의 측벽(l5,16)은 유전필름 증착공정(dielectric deposition process)이 진행되는 동안 노출되어 고온에 산화되도록 한다. 이와같이 형성된 산화 물은 장벽층(11)의 접촉저항을 증가시키게 된다. 또한, 산화물이 장벽층(11)의 측벽(15,15)상에 형성되므로, 하부전극(8)이 장벽층(11)에 잘 부착되지 않는다.
결국, 장벽층(11)이 폴리실리콘 플러그(6)를 완전히 중첩(over lap)시키지 못하게 되면, 폴리실리콘 플러그(6)의 표면도 유전필름(10)의 증착동안 산화될 것이다. 그래서, 폴리실리콘 플러그(6)와 장벽층(11)의 중앙정렬이 요구된다.
따라서, 본 발명의 목적은 단일의 마스크 단계를 통해 노드 접속구멍이 자동정렬 되어 미스-얼라인(misalign)에 따른 소자의 불량을 줄일 수 있는 고집적 디램의 커패시터에 요구되는 고유전율을 갖는 반도체 소자의 커패시터 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 기판위에 제1절연막과, 제1절연막위에 제2절연막을 형성하는 공정과; 커패시터 제1전극영역의 제2절연막을 제거하는 공정과; 상기 제2절연막의 측면에 측벽을 형성하는 공정과; 상기 제2절연막과 측벽을 마스크로 이용하여 제1절연막을 식각하여 접속구멍을 형성하는 공정과; 상기 측벽과, 접속구멍위에 커패시터 제1전극을 경성하는 공정과; 상기 커패시터 제1전극위에 유전층을 형성하는 공정과; 상기 유전층위애 커패시터 제2전극을 형성하는 공정으로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하고자 한다.
먼저, 제2도의 (a)에 도시한 바와같이, 기판(20)위에 게이트 전극(22)과, n+-타입불순물 확산영역(24,25)과, 필드산화막(Field oxidation film)(26)을 형성한다.
다음, 상기 게이트 전극(22)과 필드 산화막(26)을 포함한 기판(20)위에는, 제2도의 (b)에 도시한 바와같이, 제1절연막(28)을 증착한다. 상기 제1절연막(28)은 화학기상 증착법(Chemical Vapor Deposition : CVD)에 의해 3000Å의 두께로 증착한다 그리고, 상기 제1절연막(28)의 상부에 제1실리콘 질화막(30)을 저압 화학기상증착법(LP CVD)에 의해 300Å의 두께로 증착한다.
상기 제1실리콘 질화막(30)의 상부에는 제2도의 (c)에 도시한 바와같이, 제2절연막(32)과 제2실리콘 질화막(33)을 형성한다 상기 제2절연막(32)은 화학기상증착법에 의해 실리콘 다이옥사이드(Silicon dioxide : SiO2)를 4000Å의 두께로 증착하고, 상기 제2실리콘 질화막(33)은 화학기상증착법에 의해 500Å의 두께로 증착한다. 그리고, 마스크로 사용하기 위한 감광막(Photoresist)(34)이 상기 체2실리콘 질화막(33)의 상부에 형성된다. 즉, 커패시터의 스토리지 전극(Storage electrode)을 형성하기 위하여 사진식각공정(Photolithography)에 의해 형성된 감광막(34)을 통해 커패시터의 스토리지 노드가 형성될 영역을 제2도의 (c)와 같이 한정한다.
다음, 제2도의 (d)에 도시한 바와같이, 상기 노출된 제2실리콘 질화막(33)과 제2 절연막(32) 및 제1실리콘 질화막(30)을 CHF3/CF4에천트(Etchant)를 사용하여 이온 반응성 식각(Reactive ion Etching : RIE)으로 상기 제1절연막(28)이 노출될때까지 에칭한다. 이후, 감광막(34)을 H202/H2S04용액에 침지(Dipping)하여 제거한다.
제1,제2절연막(28),(32)의 위에는 제2도의 (e)에 도시된 바와같이, 다결정 실리콘 층(Polysilicon layer)(36)이 형성된다. 상기 다결정 실리콘층(36)은 저압화학기상증착 방식으로 1500Å의 두께로 형성함이 바람직하다.
다음, 상기 다결정 실리콘층(36)은 HBr/Cl2에천트를 사용한 이온반응성 식각으로 에칭한다. 이때, 상기 제2절연막(32)의 양측에는 제2도의 (f)에 도시한 바와같이 아치형태(Arch type)의 측벽(38)이 형성된다. 그리고, 상기 측벽(38)을 마스크로 이용하여 기판(20)상에 형성된 n+-타입 불순물 확산영역(24)이 노출되도록 제1절연막(28)을 에칭하여 접속구멍(40)을 형성한다. 이때, 제1절연막(28)은 에팅 선택비(Etching seletivity)가 큰 고밀도 플라즈마 소오스(High density plasma source)인 유도결합된 플라즈마(Inductive coupled plasma : ICP) 방식에서 C2F6또는 C3H8등의 탄소함량이 많은 가스를 이용하여 에칭한다.
한편, 상기 측벽(38)과 접속구멍(40)의 상부에는 제2도의 (g)에 도시한 바와같이, 커패시터 제1전극이 형성된다 이때, 상기 커패시터 제1전극은 전도성을 갖는 장벽층(즉, TiN층(42))과, 상기 장벽층위에 산화가 거의 안되는 전도성층(즉, Pt층(44))을 적층하여 형성한다. 이를 보다 구체적으로 살펴보면, 측벽(38)과 접속구멍(40)의 상부에 확산 장벽물질(Diffusion barrier material)인 TiN(Titanium Nitride)층(42)을 화학기상증착법을 이용하여 1000A의 두께로 증착한다. 여기서, 상기 TiN층(42)은 Ta, W 등으로 이루어진 층으로 대체하여 사용할 수 있다.
그후, 상기 TiN층(42)위에 스퍼터링(Sputtering) 방식으로 전도성층의 하나인 Pt(Platium)층(44)을 500Å의 두께로 증착한다. 또한, 상기 Pt층(44)도 RuO2, Ir Oxide, Indium Oxide 중의 하나로 대체하여 사용할 수 있다.
제2도의 (h)에 도시한 바와같이, 상기 Pt층(44)위의 전면에 평탄하게 에스오지(Silicon On Glass : SOG)(46)를 증착한다. 제2도의 (h)에는 상기 에스오지(46)만을 나타냈지만 에스오지(46) 대신에 감광막(Photoresist ; 도시되지 않음)을 도포하여 사용할 수 있다
다음, 화학기계적 연마(Chemical Mechanical Polishing; CMP) 또는 이온반응성 식각방식으로 제2도의 (i)에 도시한 바와같이 제2절연막(32)이 노출될때까지 에치백(Etch back)한다. 상기 에치백시, 에스오지(46)는 CHF3/CF4가스를 에천트로 사용하고, Pt층(44)은 HBr/Ar 가스를 에천트로 사용하며, TiN층(42)은 BCl3/Cl2가스를 에천트로 사용하게 된다. 그리고, 도시되지는 않았지만 만일 감광막을 사용할 경우에는 O2/Ar을 에천트로 사용한다
제2도의 (i)에 도시한 노드영역에 형성되어 있는 에스오지(46)는 HF에 침지하여 제2도의 (j)와 같이 제거한다. 이때, 전술한 바와같은 감광막을 사용할 경우에는 드라인 스트립(Dfy Strip)후에, CH3COOH/NH4OH/H2O에 침지하여 제거한다.
다음, 상기 Pt층(44)과 제2절연막(32) 위에 제2도의 (k)에 도시한 바와같이, 유전층의 하나인 고유전막(50)을 화학기상증착 또는 스퍼터링방식으로 증착한다. 상기 고유전막(50)은 단일의 금속과 산소가 결합된 산화물 또는 복수개의 금속과 산소가 결합된 복합산화물로 형성한다. 예를 들어, Ta2O5, BaSrTiO3, BaTiO3, SrTiO3, PbzrO3, PZT, PlZT, 무기 절연금속산화물(Inorganic insulating metal oxide)로 이루어진 그룹(Group)으로부퍼 선택된 하나의 물질을 사용한다.
한편, 상기 고유전막(50)의 상부에는 Pt 또는 W중의 선택된 하나의 도전성 물질을 상부 전극(즉, 커패시 제2전극)(52)으로 증착하게 된다.
한편, 제3도는 본 발명의 접속구멍 형성의 다른 실시예를 나타낸 단면도이다.
우선, 제3도에 도시된 바와같이, 측벽(38)과 제2절연막(32)의 상부에 감광막(39)을 형성한다 그리고, 상기 측벽(38)과 감광막(39)을 마스크로 이용하여 제1실리콘 질화막(30)과 제1절연막(28)을 에칭하여 접속구멍(40)을 형성한다. 그리고, 그후의 공정은 전술한 실시예와 동일한 방법에 의해 진행하게 된다.
추가해서, 제4도는 접속구멍에 장벽층을 사용한 다른 실시예를 나타낸 단면도이다.
제4도에 도시한 바와같이, 접속구멍(40)을 형성한 후, 상기 접속구멍(40)에 해당하는 부분에 장벽층(Barrier layer)(60)을 증착하고 에치백하여 플러그의 구조로 형성한다. 상기 장벽층(60)은 TiN층을 사용하는 것이 바람직하다 그리고, 상기 장벽층(60)과 측벽(38a)의 상부에 Pt층(54)을 형성한다. 상기 공정후에는 제2도의 (h) 이후의 공정과 동일한 방법으로 수행하게 된다.
이와같이 본 발명의 반도체 소자의 커패시터 제조방법은 단일의 마스크 스텝을 사용하고, 고유전막 커패시터의 전극에칭(즉, Pt/TiN 다층구조의 에칭) 공정을 사용하지않고, 화학기계적 연마공정으로 단순하게 처리하므로, 공정이 전체적으로 간단해지고, 노드 접속구멍이 자동정렬되므로, 미스얼라인(Misalign)에 따른 소자의 불량 요인을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 커패시터는 전극의 구조가 일정한 각도의 경사면으로 이루어지므로, 전극면적이 증가하게 되어 커패시턴스가 증가한다.
Claims (11)
- 기판위에 제1절연막파, 제1절연막위에 제2절연막을 형성하는 공정과; 커패시터 제1전극영역의 제2절연막을 제거하는 공정과; 상기 제2절연막의 측면에 측벽을 형성하는 공정과, 상기 제2절연막과 측벽을 마스크로 이용하여 제1절연막을 식각하여 접속구멍을 형성하는 공정과; 상기 측벽과, 접속구멍위에 커패시터 제1 전극을 형성하는 공정과; 상기 커패시터 제1전극위에 유전층을 형성하는 공정과; 상기 유전층위에 커패시퍼 제2전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막은 3,OOOÅ의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막을 형성한 후, 그 제1절연막의 상부에 제1 실리콘 질화막을 300Å의 두께로 평탄하게 형성하는 공정을 더 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2절연막을 형성한 후, 그 제2절연막의 상부에 제2실리콘 질화막을 500Å의 두께로 형성시키는 공정과; 상기 제2실리콘 질화막의 상부에 커패시터의 스토리지 노드가 형성될 영역을 한정하는 감광막을 사진식각 공정을 통해 형성하는 공정과; 상기 감광막을 적용하여 노출된 제2실리콘 질화막을 CHF3/CF4의 에천트를 사용한 이온반응성 식각으로 제거하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제5항에 있어서, 상기 감광막은 제2실리콘 질화막, 제2절연막 및 제1실리콘 질화막을 식각한 후, H2O2/H2SO4용액에 침지하여 용액에 침지하여 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서 상기 제2절연막은 CHF3/CF4의 에천트를 사용한 이온반응성 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항 또는 제5항에 있어서, 상기 측벽은 식각을 통해 노출된 제1절연막 및 상기 감광막이 제거되어 노출된 제2절연막의 상부에 다결정 실리콘층을 1500Å의 두께로 형성한 후, 이온반응성 식각방식으로 상기 다결정 실리콘층을 식각함으로써 아치형태로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 커패시터 제1전극은 전도성을 갖는 장벽층과 상기 장벽층위에 산화가 거의 안되는 전도성층을 적층하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제8항에 있어 상기 장벽층은 TiN, Ta, W 중 어느 하나의 물질로 이루어지고, 상기 전도성층은 Pt, RuO2, Ir Oxide, Indium Oxide 중의 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 유전층은 Ta2O5, BaSrTiO3, BaTiO3, SrTiO3, PbzrO3, PZT, PIZT, 무기 절연금속산화물로 이루어진 그룹으로부터 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2전극은 Pt 또는 W중의 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 오자의 커패시터 제조방법.
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