JP2988864B2 - 半導体素子の高誘電率キャパシターの製造方法 - Google Patents
半導体素子の高誘電率キャパシターの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の高誘
電率キャパシターの製造方法に係るもので、詳しくは、
半導体ＤＲＡＭ（dynamic random access memory）素子
における高誘電率を有したキャパシターの製造方法に関
するものである。
電率キャパシターの製造方法に係るもので、詳しくは、
半導体ＤＲＡＭ（dynamic random access memory）素子
における高誘電率を有したキャパシターの製造方法に関
するものである。
【０００２】
【従来の技術】現在、１６Ｍｂｉｔｓ及び６４Ｍｂｉｔ
ｓのＤＲＡＭは多量生産されており、２５６Ｍｂｉｔｓ
及び１ＧｂｉｔｓのＤＲＡＭはサンプルの開発が活発に
行なわれている。且つ、前記ＤＲＡＭの高集積化に伴
い、平面上のセルが減少してチャージストレージキャパ
シター（charge storage capacity ）のキャパシタンス
が減少され、アルファレイ（α−ｒａｙ）が発生してソ
フトエラー（soft error）が増加されている。従って、
ＤＲＡＭのキャパシタンスを減少せずに平面上のチャー
ジストレージキャパシターの大きさを減らし得る積層形
キャパシターのＤＲＡＭが開発されている。
ｓのＤＲＡＭは多量生産されており、２５６Ｍｂｉｔｓ
及び１ＧｂｉｔｓのＤＲＡＭはサンプルの開発が活発に
行なわれている。且つ、前記ＤＲＡＭの高集積化に伴
い、平面上のセルが減少してチャージストレージキャパ
シター（charge storage capacity ）のキャパシタンス
が減少され、アルファレイ（α−ｒａｙ）が発生してソ
フトエラー（soft error）が増加されている。従って、
ＤＲＡＭのキャパシタンスを減少せずに平面上のチャー
ジストレージキャパシターの大きさを減らし得る積層形
キャパシターのＤＲＡＭが開発されている。
【０００３】即ち、従来半導体素子の積層形キャパシタ
ーにおいては、図４に示したように、基板１上両方側に
ゲート電極２ａ、２ｂを有するＦＥＴトランジスター
（図示されず）が形成され、それらゲート電極２ａ、２
ｂ及び基板１に絶縁層３が形成され、該絶縁層３の中央
基板１上に接続溝が形成されて該接続溝内部にソースま
たはドレイン電極４及びポリシリコンプラグ６が夫々形
成されている。且つ、それらポリシリコンプラグ６及び
絶縁層３上面にＴａまたはＴｉＮの障壁層１１が形成さ
れ、該障壁層１１上にキャパシターの下部電極８が形成
され、該下部電極８上にＢａＳｒＴｉＯ3 の高誘電常数
を有する誘電フィルム１０が被覆形成され、該誘電フィ
ルム１０上にキャパシターの上部電極９が形成されて、
キャパシター５が構成されていた。
ーにおいては、図４に示したように、基板１上両方側に
ゲート電極２ａ、２ｂを有するＦＥＴトランジスター
（図示されず）が形成され、それらゲート電極２ａ、２
ｂ及び基板１に絶縁層３が形成され、該絶縁層３の中央
基板１上に接続溝が形成されて該接続溝内部にソースま
たはドレイン電極４及びポリシリコンプラグ６が夫々形
成されている。且つ、それらポリシリコンプラグ６及び
絶縁層３上面にＴａまたはＴｉＮの障壁層１１が形成さ
れ、該障壁層１１上にキャパシターの下部電極８が形成
され、該下部電極８上にＢａＳｒＴｉＯ3 の高誘電常数
を有する誘電フィルム１０が被覆形成され、該誘電フィ
ルム１０上にキャパシターの上部電極９が形成されて、
キャパシター５が構成されていた。
【０００４】
【発明が解決しようとする課題】然るに、このように構
成された従来半導体素子の積層形キャパシターにおいて
は、基板１上に障壁層１１及び下部電極８が段を有して
形成され、それら段を有する障壁層１１及び下部電極８
を被覆して誘電フィルム１０及び上部電極９が順次形成
されるようになるため、該誘電フィルム１０のコーナー
１３、１４部位に充填漏泄（charge leakage）部位が発
生し、ＳｉＯ2 のような絶縁物質が製造工程中注入され
る憂いがあるという不都合な点があった。
成された従来半導体素子の積層形キャパシターにおいて
は、基板１上に障壁層１１及び下部電極８が段を有して
形成され、それら段を有する障壁層１１及び下部電極８
を被覆して誘電フィルム１０及び上部電極９が順次形成
されるようになるため、該誘電フィルム１０のコーナー
１３、１４部位に充填漏泄（charge leakage）部位が発
生し、ＳｉＯ2 のような絶縁物質が製造工程中注入され
る憂いがあるという不都合な点があった。
【０００５】かつ、誘電フィルム１０が障壁層１１の側
壁に蒸着する間該障壁層１１の側壁１５、１６が酸化さ
れ、該側壁１５、１６に酸化物が生成して誘電フィルム
１０の蒸着が良好に行なわれないという不都合な点があ
った。
壁に蒸着する間該障壁層１１の側壁１５、１６が酸化さ
れ、該側壁１５、１６に酸化物が生成して誘電フィルム
１０の蒸着が良好に行なわれないという不都合な点があ
った。
【０００６】また、誘電フィルム１０が障壁層１１及び
下部電極８に蒸着する間に、生成する酸化現象は該障壁
層１１とポリシリコンプラグ６間に影響を及ぼし、それ
ら障壁層１１とポリシリコンプラグ６間の接着が不良に
なる憂いが発生していた。
下部電極８に蒸着する間に、生成する酸化現象は該障壁
層１１とポリシリコンプラグ６間に影響を及ぼし、それ
ら障壁層１１とポリシリコンプラグ６間の接着が不良に
なる憂いが発生していた。
【０００７】
【課題を解決するための手段】本発明の目的は、高集積
ＤＲＡＭに適用し得る半導体素子の高誘電率キャパシタ
ーの製造方法を提供しようとするものである。
ＤＲＡＭに適用し得る半導体素子の高誘電率キャパシタ
ーの製造方法を提供しようとするものである。
【０００８】且つ、本発明の他の目的は、単一のマスク
段階にて高誘電率のキャパシターを製造し得る方法を提
供しようとするものである。
段階にて高誘電率のキャパシターを製造し得る方法を提
供しようとするものである。
【０００９】また、本発明のその他の目的は、ノード接
続溝を自己整合に形成し、ミスアラインによる素子の不
良発生を減らし得る半導体素子の高誘電率キャパシター
の製造方法を提供しようとするものである。
続溝を自己整合に形成し、ミスアラインによる素子の不
良発生を減らし得る半導体素子の高誘電率キャパシター
の製造方法を提供しようとするものである。
【００１０】請求項１の発明による半導体素子の高誘電
率キャパシターの製造方法は、基板上に第１および第２
絶縁膜を順次形成する工程と、第２絶縁膜を選択的に食
刻する工程と、第２絶縁膜の食刻された部位の両方側に
側壁を形成する工程と、側壁をマスクとし第１絶縁膜を
食刻して接続溝を形成する工程と、第１絶縁膜が食刻さ
れて形成された接続溝に障壁層を充填する工程と、障壁
層および側壁上に第１電極を形成する工程と、第１電極
上に誘電層を形成する工程と、誘電層上に第２電極を形
成する工程と、を順次行なう。
率キャパシターの製造方法は、基板上に第１および第２
絶縁膜を順次形成する工程と、第２絶縁膜を選択的に食
刻する工程と、第２絶縁膜の食刻された部位の両方側に
側壁を形成する工程と、側壁をマスクとし第１絶縁膜を
食刻して接続溝を形成する工程と、第１絶縁膜が食刻さ
れて形成された接続溝に障壁層を充填する工程と、障壁
層および側壁上に第１電極を形成する工程と、第１電極
上に誘電層を形成する工程と、誘電層上に第２電極を形
成する工程と、を順次行なう。
【００１１】請求項２の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第１絶縁膜上に第２絶縁膜を形成する前に、第
１絶縁膜上に第１シリコン窒化膜を平坦に形成する工程
が追加して行なわれる。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第１絶縁膜上に第２絶縁膜を形成する前に、第
１絶縁膜上に第１シリコン窒化膜を平坦に形成する工程
が追加して行なわれる。
【００１２】請求項３の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第２絶縁膜の両方側面に形成される側壁は、そ
れぞれアーチ型に形成される。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第２絶縁膜の両方側面に形成される側壁は、そ
れぞれアーチ型に形成される。
【００１３】請求項４の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、障壁層は、ＴｉＮ、ＴａおよびＷ中のいずれか
１つにてなる。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、障壁層は、ＴｉＮ、ＴａおよびＷ中のいずれか
１つにてなる。
【００１４】請求項５の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、誘電層は、Ｔａ2 Ｏ5 、ＢａＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、ＰＺＴ、Ｐ
ＩＺＴ及び無機絶縁金属酸化物（inorganic insulating
metal oxide）からなるグループから選択されたいずれ
か１つの物質にてなる。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、誘電層は、Ｔａ2 Ｏ5 、ＢａＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、ＰＺＴ、Ｐ
ＩＺＴ及び無機絶縁金属酸化物（inorganic insulating
metal oxide）からなるグループから選択されたいずれ
か１つの物質にてなる。
【００１５】請求項６の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第２電極は、Ｐｔ及びＷ中のいずれか１つにて
なる。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、第２電極は、Ｐｔ及びＷ中のいずれか１つにて
なる。
【００１６】請求項７の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、側壁は、電導層により構成されることを特徴と
する。
率キャパシターの製造方法は、請求項１の発明の構成に
おいて、側壁は、電導層により構成されることを特徴と
する。
【００１７】請求項８の発明による半導体素子の高誘電
率キャパシターの製造方法は、請求項７の発明の構成に
おいて、電導層は、Ｐｔ、ＲｕＯ2 、イリジウム酸化物
及びインジウム酸化物中のいずれか１つにてなる。
率キャパシターの製造方法は、請求項７の発明の構成に
おいて、電導層は、Ｐｔ、ＲｕＯ2 、イリジウム酸化物
及びインジウム酸化物中のいずれか１つにてなる。
【００１８】
【発明の実施の形態】以下、本発明および参考例の実施
の形態に対し図面を用いて説明する。図１（Ｋ）に示し
たように、参考例に係る半導体素子の高誘電率キャパシ
ターにおいては、基板２０上に第１絶縁膜２８が形成さ
れ、該第１絶縁膜２８上に第２絶縁膜３２が形成され、
それら第１絶縁膜２８及び第２絶縁膜３２の中央部位に
側壁３８が形成され、該側壁３８に連続して下方向きに
接続溝４０が食刻形成され、それら側壁３８及び接続溝
４０上にキャパシター第１電極のＴｉＮ層４２及びＰｔ
層４４が夫々形成され、該キャパシター第１電極上に誘
電層５０が形成され、該誘電層５０上にキャパシター第
２電極５２が形成されている。
の形態に対し図面を用いて説明する。図１（Ｋ）に示し
たように、参考例に係る半導体素子の高誘電率キャパシ
ターにおいては、基板２０上に第１絶縁膜２８が形成さ
れ、該第１絶縁膜２８上に第２絶縁膜３２が形成され、
それら第１絶縁膜２８及び第２絶縁膜３２の中央部位に
側壁３８が形成され、該側壁３８に連続して下方向きに
接続溝４０が食刻形成され、それら側壁３８及び接続溝
４０上にキャパシター第１電極のＴｉＮ層４２及びＰｔ
層４４が夫々形成され、該キャパシター第１電極上に誘
電層５０が形成され、該誘電層５０上にキャパシター第
２電極５２が形成されている。
【００１９】そして、このように構成された参考例に係
る半導体素子の高誘電率キャパシターの製造方法を説明
すると次のようである。先ず、図１（Ａ）に示したよう
に、基板２０上にゲート電極２２、ｎ+ 形不純物拡散領
域２４、２５及びフィールド酸化膜２６を夫々形成す
る。次いで、図１（Ｂ）に示したように、それらゲート
電極２２、ｎ+ 形不純物拡散領域２４、２５及びフィー
ルド酸化膜２６上に化学蒸着法（ＣＶＤ；chemical vap
or deposition ）により第１絶縁膜２８を３０００Åの
厚さに蒸着する。その後、該第１絶縁膜２８上に第１シ
リコン窒化膜３０を低圧化学蒸着法（ＬＰＣＶＤ；lowe
r pressure chemical deposition）により３００Åの厚
さに蒸着する。
る半導体素子の高誘電率キャパシターの製造方法を説明
すると次のようである。先ず、図１（Ａ）に示したよう
に、基板２０上にゲート電極２２、ｎ+ 形不純物拡散領
域２４、２５及びフィールド酸化膜２６を夫々形成す
る。次いで、図１（Ｂ）に示したように、それらゲート
電極２２、ｎ+ 形不純物拡散領域２４、２５及びフィー
ルド酸化膜２６上に化学蒸着法（ＣＶＤ；chemical vap
or deposition ）により第１絶縁膜２８を３０００Åの
厚さに蒸着する。その後、該第１絶縁膜２８上に第１シ
リコン窒化膜３０を低圧化学蒸着法（ＬＰＣＶＤ；lowe
r pressure chemical deposition）により３００Åの厚
さに蒸着する。
【００２０】次いで、図１（Ｃ）に示したように、該第
１シリコン窒化膜３０上に第２絶縁膜３２をＳｉＯ2 を
用い化学蒸着法を施して４０００Åの厚さに形成し、該
第２絶縁膜３２上に第２シリコン窒化膜３３を化学蒸着
法を施して５００Åの厚さに蒸着する。次いで、該第２
シリコン窒化膜３３上に感光膜３４を形成し該感光膜３
４をマスクとしてキャパシターストレージ電極（capaci
tor storage electrode ）形成領域を写真食刻する。次
いで、図１（Ｄ）に示したように、露出された第２シリ
コン窒化膜３３及び第２絶縁膜３２をＣＨＦ3 ／ＣＦ4
エッチング液を用い第１シリコン窒化膜３０が露出され
るまでＲＩＥ法によりエッチングし、残りの感光膜３４
はＨ2 Ｏ2 ／Ｈ2 ＳＯ4 溶液に浸漬して除去する。
１シリコン窒化膜３０上に第２絶縁膜３２をＳｉＯ2 を
用い化学蒸着法を施して４０００Åの厚さに形成し、該
第２絶縁膜３２上に第２シリコン窒化膜３３を化学蒸着
法を施して５００Åの厚さに蒸着する。次いで、該第２
シリコン窒化膜３３上に感光膜３４を形成し該感光膜３
４をマスクとしてキャパシターストレージ電極（capaci
tor storage electrode ）形成領域を写真食刻する。次
いで、図１（Ｄ）に示したように、露出された第２シリ
コン窒化膜３３及び第２絶縁膜３２をＣＨＦ3 ／ＣＦ4
エッチング液を用い第１シリコン窒化膜３０が露出され
るまでＲＩＥ法によりエッチングし、残りの感光膜３４
はＨ2 Ｏ2 ／Ｈ2 ＳＯ4 溶液に浸漬して除去する。
【００２１】その後、図１（Ｅ）に示したように、前記
第１絶縁膜２８及び第２絶縁膜３２上に多結晶シリコン
層（polysilicon layer ）３６を低圧化学蒸着法により
１５００Åの厚さに形成し、図１（Ｆ）に示したように
該多結晶シリコン層３６をＨＢｒ／Ｃｌ2 エッチング液
にてエッチングし、該第２絶縁膜３２の中央両方側壁に
アーチ形（Arc-type）の側壁３８を形成する。このとき
該側壁３８は多結晶シリコンにて形成される。次いで、
該側壁３８をマスクとして第１絶縁膜２８及び第１シリ
コン窒化膜３０をエッチングし接続溝４０を形成する。
このとき、それら第１絶縁膜２８及び第１シリコン窒化
膜３０のエッチング選択比（etching selectivity ）に
おいては、高密度プラズマソース（high density plasm
a source）のＩＣＰ（inductively coupled plasma）法
によりＣ2 Ｆ6 またはＣ3 Ｈ8 の炭素含有量の多いガス
を用いてエッチングする。
第１絶縁膜２８及び第２絶縁膜３２上に多結晶シリコン
層（polysilicon layer ）３６を低圧化学蒸着法により
１５００Åの厚さに形成し、図１（Ｆ）に示したように
該多結晶シリコン層３６をＨＢｒ／Ｃｌ2 エッチング液
にてエッチングし、該第２絶縁膜３２の中央両方側壁に
アーチ形（Arc-type）の側壁３８を形成する。このとき
該側壁３８は多結晶シリコンにて形成される。次いで、
該側壁３８をマスクとして第１絶縁膜２８及び第１シリ
コン窒化膜３０をエッチングし接続溝４０を形成する。
このとき、それら第１絶縁膜２８及び第１シリコン窒化
膜３０のエッチング選択比（etching selectivity ）に
おいては、高密度プラズマソース（high density plasm
a source）のＩＣＰ（inductively coupled plasma）法
によりＣ2 Ｆ6 またはＣ3 Ｈ8 の炭素含有量の多いガス
を用いてエッチングする。
【００２２】次いで、図１（Ｇ）に示したように、前記
側壁３８及び接続溝４０上に拡散障壁物質（diffusion
barrier material）のＴｉＮ（titanium nitride）層４
２を化学蒸着法により１０００Åの厚さに蒸着し、該Ｔ
ｉＮ層４２上にＰｔ層４４を５００Åの厚さに蒸着し
て、キャパシター第１電極を形成する。この場合、前記
ＴｉＮ層４２は、該ＴｉＮの代わりにＴａまたはＷを用
いることもできる。且つ、前記Ｐｔ層４４は、該Ｐｔの
代わりに、ＲｕＯ2 、イリジウム酸化物及びインジウム
酸化物中のいずれか１つを用いることもできる。
側壁３８及び接続溝４０上に拡散障壁物質（diffusion
barrier material）のＴｉＮ（titanium nitride）層４
２を化学蒸着法により１０００Åの厚さに蒸着し、該Ｔ
ｉＮ層４２上にＰｔ層４４を５００Åの厚さに蒸着し
て、キャパシター第１電極を形成する。この場合、前記
ＴｉＮ層４２は、該ＴｉＮの代わりにＴａまたはＷを用
いることもできる。且つ、前記Ｐｔ層４４は、該Ｐｔの
代わりに、ＲｕＯ2 、イリジウム酸化物及びインジウム
酸化物中のいずれか１つを用いることもできる。
【００２３】その後、図１（Ｈ）に示したように、該キ
ャパシター第１電極のＰｔ層４４上面にシリコンガラス
のＳＯＧ（silicon on glass）層４６を蒸着するかまた
は感光膜を平坦に蒸着形成し、図１（Ｉ）に示したよう
に、それらキャパシター第１電極及びシリコンガラスＳ
ＯＧ層４６のノード以外の他領域を化学機械的研磨また
はＲＩＥ法によりエッチングする。この場合、前記シリ
コンガラスＳＯＧ層４６はＣＨＦ3 ／ＣＦ4 ガスをエッ
チング液として用い、前記キャパシター第１電極のＰｔ
層４４はＨＢｒ／Ａｒガスをエッチング液に用い、Ｔｉ
Ｎ層４２はＢＣｌ3 ／Ｃｌ2 ガスをエッチング液に用
い、若し、感光膜を形成したときはＯ2 ／Ａｒをエッチ
ング液に用いる。
ャパシター第１電極のＰｔ層４４上面にシリコンガラス
のＳＯＧ（silicon on glass）層４６を蒸着するかまた
は感光膜を平坦に蒸着形成し、図１（Ｉ）に示したよう
に、それらキャパシター第１電極及びシリコンガラスＳ
ＯＧ層４６のノード以外の他領域を化学機械的研磨また
はＲＩＥ法によりエッチングする。この場合、前記シリ
コンガラスＳＯＧ層４６はＣＨＦ3 ／ＣＦ4 ガスをエッ
チング液として用い、前記キャパシター第１電極のＰｔ
層４４はＨＢｒ／Ａｒガスをエッチング液に用い、Ｔｉ
Ｎ層４２はＢＣｌ3 ／Ｃｌ2 ガスをエッチング液に用
い、若し、感光膜を形成したときはＯ2 ／Ａｒをエッチ
ング液に用いる。
【００２４】次いで、図１（Ｊ）に示したように、ノー
ド領域内のシリコンガラスＳＯＧ層４６をＨＦ溶液に浸
漬して除去し、若し感光膜を形成したときはドライスト
リップ（dry strip ）を行った後、ＣＨ3 ／ＣＯＯＨ／
ＮＨ4 ＯＨ／Ｈ2 Ｏ液に浸漬して除去する。その後、図
１（Ｋ）に示したように、該キャパシター第１電極のＰ
ｔ層４４及び第２絶縁膜３２上に高誘電膜の誘電層５０
を化学蒸着またはスパッタリング法により蒸着形成す
る。この場合、誘電層５０は、単一の金属及び酸素が結
合された酸化物または複数の金属及び酸素が結合された
複合酸化物にて形成する。例えば、Ｔａ2 Ｏ5 、ＢａＳ
ｒＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3、ＰｂＺｒＯ3
、ＰＺＴ、ＰＩＺＴ及び無機絶縁金属酸化物のグルー
プから選択されたいずれか１つの物質を用いる。次い
で、該誘電層５０上にキャパシター第２電極（上部電
極）５２を蒸着する。
ド領域内のシリコンガラスＳＯＧ層４６をＨＦ溶液に浸
漬して除去し、若し感光膜を形成したときはドライスト
リップ（dry strip ）を行った後、ＣＨ3 ／ＣＯＯＨ／
ＮＨ4 ＯＨ／Ｈ2 Ｏ液に浸漬して除去する。その後、図
１（Ｋ）に示したように、該キャパシター第１電極のＰ
ｔ層４４及び第２絶縁膜３２上に高誘電膜の誘電層５０
を化学蒸着またはスパッタリング法により蒸着形成す
る。この場合、誘電層５０は、単一の金属及び酸素が結
合された酸化物または複数の金属及び酸素が結合された
複合酸化物にて形成する。例えば、Ｔａ2 Ｏ5 、ＢａＳ
ｒＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3、ＰｂＺｒＯ3
、ＰＺＴ、ＰＩＺＴ及び無機絶縁金属酸化物のグルー
プから選択されたいずれか１つの物質を用いる。次い
で、該誘電層５０上にキャパシター第２電極（上部電
極）５２を蒸着する。
【００２５】このような参考例に係る半導体素子の高誘
電率キャパシターの製造方法は、高誘電率のキャパシタ
ーを単一のマスクステップにより製造し得るため、製造
工程が簡単に行なわれ、ノード接続溝が自己整合されて
ミスアラインによる素子不良の発生が減少される。
電率キャパシターの製造方法は、高誘電率のキャパシタ
ーを単一のマスクステップにより製造し得るため、製造
工程が簡単に行なわれ、ノード接続溝が自己整合されて
ミスアラインによる素子不良の発生が減少される。
【００２６】また、参考例の他の実施形態として次のよ
うに施行することもできる。即ち、図２に示したよう
に、前記参考例の実施形態と同様に行なって第２絶縁膜
３２中央にアーチ形の側壁３８を形成し、それら第２絶
縁膜３２及び側壁３８上に感光膜３９を形成し、それら
側壁３８及び感光膜３９をマスクとして第１シリコン窒
化膜３０及び第１絶縁膜２８をエッチングし、接続溝４
０を形成する。その後、前記参考例の実施形態と同様に
行なってキャパシター第１電極、誘電層及びキャパシタ
ー第２電極を順次形成する。
うに施行することもできる。即ち、図２に示したよう
に、前記参考例の実施形態と同様に行なって第２絶縁膜
３２中央にアーチ形の側壁３８を形成し、それら第２絶
縁膜３２及び側壁３８上に感光膜３９を形成し、それら
側壁３８及び感光膜３９をマスクとして第１シリコン窒
化膜３０及び第１絶縁膜２８をエッチングし、接続溝４
０を形成する。その後、前記参考例の実施形態と同様に
行なってキャパシター第１電極、誘電層及びキャパシタ
ー第２電極を順次形成する。
【００２７】更に、本発明の実施形態として次のように
施行することもできる。即ち、図３に示したように、図
１（Ｆ）に示した前記参考例の実施形態と同様に施行し
て接続溝４０を形成し、該接続溝４０の所定部位にＴｉ
Ｎの障壁層６０を蒸着形成し、該障壁層６０及び側壁３
８上にキャパシター第１電極のＰｔ層５４を形成する。
その後、前記参考例の実施形態と同様に施行して、誘電
層及びキャパシター第２電極を順次形成する。
施行することもできる。即ち、図３に示したように、図
１（Ｆ）に示した前記参考例の実施形態と同様に施行し
て接続溝４０を形成し、該接続溝４０の所定部位にＴｉ
Ｎの障壁層６０を蒸着形成し、該障壁層６０及び側壁３
８上にキャパシター第１電極のＰｔ層５４を形成する。
その後、前記参考例の実施形態と同様に施行して、誘電
層及びキャパシター第２電極を順次形成する。
【００２８】
【発明の効果】以上説明したように、本発明に係る半導
体素子の高誘電率キャパシターの製造方法においては、
Ｐｔ層及びＴｉＮ層を有した多層形の電極を夫々個別的
にエッチングせずに、単一のマスク段階で一挙にエッチ
ングし形成するようになっているため、製造工程が単純
化されるという効果がある。
体素子の高誘電率キャパシターの製造方法においては、
Ｐｔ層及びＴｉＮ層を有した多層形の電極を夫々個別的
にエッチングせずに、単一のマスク段階で一挙にエッチ
ングし形成するようになっているため、製造工程が単純
化されるという効果がある。
【００２９】且つ、ノードの接続溝が自己整合して形成
されるためミスアラインによる素子の不良発生が減少さ
れるという効果がある。
されるためミスアラインによる素子の不良発生が減少さ
れるという効果がある。
【図１】（Ａ）−（Ｋ）、参考例に係る半導体素子の高
誘電率キャパシター及びその製造方法表示図である。
誘電率キャパシター及びその製造方法表示図である。
【図２】参考例に係る半導体素子の高誘電率キャパシタ
ーの他の実施形態表示図である。
ーの他の実施形態表示図である。
【図３】本発明に係る半導体素子の高誘電率キャパシタ
ーの実施形態表示図である。
ーの実施形態表示図である。
【図４】従来半導体素子の積層型キャパシターを示した
縦断面図である。
縦断面図である。
１、２０：基板 ２ａ，２ｂ：ゲート電極 ３：絶縁層 ４：ソースまたはドレイン電極 ５：キャパシター ６：ポリシリコンプラグ ８：下部電極 ９：上部電極 １０：誘電フィルム １１：障壁層 ２２：ゲート電極 ２８：第１絶縁膜 ３０：第１シリコン窒化膜 ３２：第２絶縁膜 ３３：第２シリコン窒化膜 ３４：感光膜 ３６：多結晶シリコン層 ３８：側壁 ３９：感光膜 ４０：接続溝 ４２：ＴｉＮ層 ４４：Ｐｔ層 ４６：シリコンガラスＳＯＧ層 ５０：誘電層 ５２：キャパシター第２電極 ６０：障壁層
フロントページの続き (56)参考文献 特開 平４−216665（ＪＰ，Ａ) 特開 平５−299601（ＪＰ，Ａ) 特開 平６−232119（ＪＰ，Ａ) 特開 平５−109706（ＪＰ，Ａ) 特開 平４−15935（ＪＰ，Ａ) 特開 平２−244629（ＪＰ，Ａ) 特開 平４−287322（ＪＰ，Ａ) 特開 平４−133426（ＪＰ，Ａ) 特開 平５−206085（ＪＰ，Ａ) 特開 平７−130849（ＪＰ，Ａ) 特開 平６−168906（ＪＰ，Ａ) 特開 平６−21341（ＪＰ，Ａ) 特開 平４−137312（ＪＰ，Ａ) 特開 昭61−74332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 半導体素子の高誘電率キャパシターの製
造方法であって、 基板上に第１および第２絶縁膜を順次形成する工程と、 前記第２絶縁膜を選択的に食刻する工程と、 前記第２絶縁膜の食刻された部位の両方側に側壁を形成
する工程と、 前記側壁をマスクとし前記第１絶縁膜を食刻して接続溝
を形成する工程と、 前記第１絶縁膜が食刻されて形成された前記接続溝に障
壁層を充填する工程と、 前記障壁層および前記側壁上に第１電極を形成する工程
と、 前記第１電極上に誘電層を形成する工程と、 前記誘電層上に第２電極を形成する工程と、 を順次行なう半導体素子の高誘電率キャパシターの製造
方法。 - 【請求項２】 前記第１絶縁膜上に前記第２絶縁膜を形
成する前に、前記第１絶縁膜上に第１シリコン窒化膜を
平坦に形成する工程が追加して行なわれる、請求項１記
載の半導体素子の高誘電率キャパシターの製造方法。 - 【請求項３】 前記第２絶縁膜の両方側面に形成される
前記側壁は、夫々アーチ形に形成される、請求項１記載
の半導体素子の高誘電率キャパシターの製造方法。 - 【請求項４】 前記障壁層は、ＴｉＮ、Ｔａ及びＷ中の
いずれか１つにてなる、請求項１記載の半導体素子の高
誘電率キャパシターの製造方法。 - 【請求項５】 前記誘電層は、Ｔａ2 Ｏ5 、ＢａＳｒＴ
ｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、
ＰＺＴ、ＰＩＺＴ及び無機絶縁金属酸化物（inorganic
insulating metal oxide ）からなるグループから選択
されたいずれか１つの物質にてなる、請求項１記載の半
導体素子の高誘電率キャパシターの製造方法。 - 【請求項６】 前記第２電極は、Ｐｔ及びＷ中のいずれ
か１つにてなる、請求項１記載の半導体素子の高誘電率
キャパシターの製造方法。 - 【請求項７】 前記側壁は、電導層により構成されるこ
とを特徴とする、請求項１記載の半導体素子の高誘電率
キャパシターの製造方法。 - 【請求項８】 前記電導層は、Ｐｔ、ＲｕＯ2 、イリジ
ウム酸化物及びインジウム酸化物中のいずれか１つにて
なる、請求項７記載の半導体素子の高誘電率キャパシタ
ーの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035981A KR100199094B1 (ko) | 1995-10-18 | 1995-10-18 | 반도체 소자의 커패시터 제조방법 |
| KR95P35981 | 1995-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2988864B2 true JP2988864B2 (ja) | 1999-12-13 |
Family
ID=19430546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
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| US5631804A (en) | 1995-11-13 | 1997-05-20 | Micron Technology, Inc. | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer |
| US5918122A (en) * | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
| US5981333A (en) | 1997-02-11 | 1999-11-09 | Micron Technology, Inc. | Methods of forming capacitors and DRAM arrays |
| EP0865079A3 (en) * | 1997-03-13 | 1999-10-20 | Applied Materials, Inc. | A method for removing redeposited veils from etched platinum surfaces |
| WO1999010913A1 (en) | 1997-08-26 | 1999-03-04 | Applied Materials, Inc. | An apparatus and method for allowing a stable power transmission into a plasma processing chamber |
| US6359302B1 (en) | 1997-10-16 | 2002-03-19 | Micron Technology, Inc. | DRAM cells and integrated circuitry, and capacitor structures |
| US6117689A (en) * | 1997-12-24 | 2000-09-12 | Texas Instruments Incorporated | Stable high-dielectric-constant material electrode and method |
| US6323132B1 (en) * | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6265318B1 (en) | 1998-01-13 | 2001-07-24 | Applied Materials, Inc. | Iridium etchant methods for anisotropic profile |
| EP1048064A1 (en) * | 1998-01-13 | 2000-11-02 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6919168B2 (en) | 1998-01-13 | 2005-07-19 | Applied Materials, Inc. | Masking methods and etching sequences for patterning electrodes of high density RAM capacitors |
| US6111285A (en) | 1998-03-17 | 2000-08-29 | Micron Technology, Inc. | Boride electrodes and barriers for cell dielectrics |
| US6104054A (en) * | 1998-05-13 | 2000-08-15 | Texas Instruments Incorporated | Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies |
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| TW417293B (en) * | 1999-08-27 | 2001-01-01 | Taiwan Semiconductor Mfg | Formation of DRAM capacitor |
| JP2001093855A (ja) * | 1999-09-20 | 2001-04-06 | Nec Corp | 半導体装置の製造方法 |
| KR100317331B1 (ko) * | 1999-11-11 | 2001-12-24 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| US6559499B1 (en) * | 2000-01-04 | 2003-05-06 | Agere Systems Inc. | Process for fabricating an integrated circuit device having capacitors with a multilevel metallization |
| JP2001308287A (ja) * | 2000-04-26 | 2001-11-02 | Sharp Corp | 半導体装置、及びその製造方法 |
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| JPH0415935A (ja) * | 1990-05-09 | 1992-01-21 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH04133426A (ja) * | 1990-09-26 | 1992-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04137312A (ja) * | 1990-09-27 | 1992-05-12 | Canon Inc | Ｐ型透明導電膜及びその製法 |
| JP2602581B2 (ja) * | 1990-12-15 | 1997-04-23 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
| JP3141423B2 (ja) * | 1991-03-15 | 2001-03-05 | ソニー株式会社 | アルミニウム配線形成方法 |
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- 1995-10-18 KR KR1019950035981A patent/KR100199094B1/ko not_active IP Right Cessation
-
1996
- 1996-01-12 JP JP8004122A patent/JP2988864B2/ja not_active Expired - Fee Related
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