JP3123998B2 - A/d変換機能を内蔵したシングルチップマイクロコンピュータ - Google Patents
A/d変換機能を内蔵したシングルチップマイクロコンピュータInfo
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Description
【0001】
【発明の属する技術分野】本発明は、シングルチップマ
イクロコンピュータに関し、特に外部から入力されるア
ナログ入力信号を逐次比較方式にてデジタル信号に変換
するA/D変換機能を内蔵したシングルチップマイクロ
コンピュータに関する。
イクロコンピュータに関し、特に外部から入力されるア
ナログ入力信号を逐次比較方式にてデジタル信号に変換
するA/D変換機能を内蔵したシングルチップマイクロ
コンピュータに関する。
【0002】
【従来の技術】シングルチップマイクロコンピュータ
(以下シングルチップマイコンと略す)には、外部から
入力されるアナログ信号を複数ビットのデジタル信号に
変換するA/D変換機能が設けられている場合が多い。
そして、アナログ入力信号のA/D変換を行う方式には
様々な方式があるが、その方式の1つとして逐次比較方
式がある。
(以下シングルチップマイコンと略す)には、外部から
入力されるアナログ信号を複数ビットのデジタル信号に
変換するA/D変換機能が設けられている場合が多い。
そして、アナログ入力信号のA/D変換を行う方式には
様々な方式があるが、その方式の1つとして逐次比較方
式がある。
【0003】逐次比較方式のA/D変換とは、複数の基
準電圧とアナログ入力電圧とを比較することによりA/
D変換後のデジタル信号を上位ビットから逐次決定して
いく方式である。
準電圧とアナログ入力電圧とを比較することによりA/
D変換後のデジタル信号を上位ビットから逐次決定して
いく方式である。
【0004】このような逐次比較方式のA/D変換機能
を内蔵した従来のシングルチップマイコンの構成を図8
に示す。
を内蔵した従来のシングルチップマイコンの構成を図8
に示す。
【0005】この従来のA/D変換機能内蔵マイコン
は、比較器3と、SAR(Successive Ap
proximation Registor:逐次変換
レジスタ)4と、A/D変換結果レジスタ5と、タイミ
ングコントロール部65と、コントロールレジスタイン
タフェース部64と、INTC(割込みコントローラ)
16と、CPU10と、周辺バス12とを有している。
この従来のA/D変換機能内蔵シングルチップマイコン
では、外部からのアナログ入力信号1をA/D変換し
て、その結果を周辺バス12に対して出力している。
は、比較器3と、SAR(Successive Ap
proximation Registor:逐次変換
レジスタ)4と、A/D変換結果レジスタ5と、タイミ
ングコントロール部65と、コントロールレジスタイン
タフェース部64と、INTC(割込みコントローラ)
16と、CPU10と、周辺バス12とを有している。
この従来のA/D変換機能内蔵シングルチップマイコン
では、外部からのアナログ入力信号1をA/D変換し
て、その結果を周辺バス12に対して出力している。
【0006】この従来のA/D変換機能内蔵シングルチ
ップマイコンは、説明を簡潔にするために一例として、
8ビットのA/D変換機能を内蔵し、CPU10のCL
K(動作クロック)11の周波数が33MHzであるも
のとして説明する。
ップマイコンは、説明を簡潔にするために一例として、
8ビットのA/D変換機能を内蔵し、CPU10のCL
K(動作クロック)11の周波数が33MHzであるも
のとして説明する。
【0007】比較器3は、アナログ入力信号1と基準電
圧2を比較してその比較結果をSAR4に出力してい
る。SAR4は、最高位である7ビットから最下位であ
る0ビットのビット毎に比較器3の結果を格納するレジ
スタである。また、SAR4は、全ビットの比較が終了
すると比較終了信号6を出力する。ここで、アナログ入
力信号1と基準電圧2の比較結果から8ビットのデジタ
ル信号を得るためにはCLK11の周波数に関係なく、
一定の時間が必要であり、この従来例では3μsの時間
が必要なものとして説明する。周波数に関係せず一定の
期間が必要な理由は、比較器3に対し2つの値が入力さ
れてその結果が確定するまでに必要な時間は比較器3の
容量や特性で決定されるためである。具体的には、A/
D変換結果を8ビットに逐次変換していくためには、ラ
ダー抵抗に対して電荷をチャージ等する時間が必要とな
るからである。
圧2を比較してその比較結果をSAR4に出力してい
る。SAR4は、最高位である7ビットから最下位であ
る0ビットのビット毎に比較器3の結果を格納するレジ
スタである。また、SAR4は、全ビットの比較が終了
すると比較終了信号6を出力する。ここで、アナログ入
力信号1と基準電圧2の比較結果から8ビットのデジタ
ル信号を得るためにはCLK11の周波数に関係なく、
一定の時間が必要であり、この従来例では3μsの時間
が必要なものとして説明する。周波数に関係せず一定の
期間が必要な理由は、比較器3に対し2つの値が入力さ
れてその結果が確定するまでに必要な時間は比較器3の
容量や特性で決定されるためである。具体的には、A/
D変換結果を8ビットに逐次変換していくためには、ラ
ダー抵抗に対して電荷をチャージ等する時間が必要とな
るからである。
【0008】また、コントロールレジスタインタフェー
ス部64は、図9に示すように、FR(周波数レート)
レジスタ27を有するとともに入力した比較終了信号6
を割込み要求信号7として出力している。
ス部64は、図9に示すように、FR(周波数レート)
レジスタ27を有するとともに入力した比較終了信号6
を割込み要求信号7として出力している。
【0009】FRレジスタ27は、A/D変換処理に必
要となる時間(3μs)がCLK11の何クロック分に
相当するかを設定するためのレジスタである。表1にF
Rレジスタ27とCLK11の周波数の関係を示す。
要となる時間(3μs)がCLK11の何クロック分に
相当するかを設定するためのレジスタである。表1にF
Rレジスタ27とCLK11の周波数の関係を示す。
【0010】
【表1】 表1を参照すると、例えば、CLK11の周波数が33
MHzで、A/D変換に必要な時間である変換動作時間
が3μsの場合には、3μsに相当するクロック数であ
る変換クロック数は100クロックとなり、FRレジス
タ27には“011”が設定される。この表1からもわ
かるように、変換動作時間が例えば3μsの場合には、
CLK11の周波数が33MHzの場合でも16MHz
の場合でも3μsの時間に相当する変換クロック数とし
て100クロックや50クロックを設定することができ
る。
MHzで、A/D変換に必要な時間である変換動作時間
が3μsの場合には、3μsに相当するクロック数であ
る変換クロック数は100クロックとなり、FRレジス
タ27には“011”が設定される。この表1からもわ
かるように、変換動作時間が例えば3μsの場合には、
CLK11の周波数が33MHzの場合でも16MHz
の場合でも3μsの時間に相当する変換クロック数とし
て100クロックや50クロックを設定することができ
る。
【0011】また、タイミングコントロール部65は、
図9に示すように、A/D変換タイマ30と、カウント
数値セレクタ24とから構成されている。
図9に示すように、A/D変換タイマ30と、カウント
数値セレクタ24とから構成されている。
【0012】カウント数値セレクタ24は、FR信号8
を介して読み出したFRレジスタ27の内容に基づい
て、変換クロック数を選択する。ここで、FRレジスタ
27には“011”が設定されている場合には、カウン
ト数値セレクタ24は、変換クロック数として100ク
ロックを選択する。
を介して読み出したFRレジスタ27の内容に基づい
て、変換クロック数を選択する。ここで、FRレジスタ
27には“011”が設定されている場合には、カウン
ト数値セレクタ24は、変換クロック数として100ク
ロックを選択する。
【0013】A/D変換タイマ30は、A/D変換が開
始されてから、カウント数値セレクタ24により選択さ
れた変換クロック数分の間だけ変換時間制御信号13を
ハイレベルとする。
始されてから、カウント数値セレクタ24により選択さ
れた変換クロック数分の間だけ変換時間制御信号13を
ハイレベルとする。
【0014】図8におけるINTC16は、コントロー
ルレジスタインタフェース部64からの割込み要求信号
7を入力すると、優先順位判定等の処理を行なった後
に、割込みを要求するINTRQ17と、割込みの種類
を示す信号である割込み識別信号18をCPU10に対
して出力する。
ルレジスタインタフェース部64からの割込み要求信号
7を入力すると、優先順位判定等の処理を行なった後
に、割込みを要求するINTRQ17と、割込みの種類
を示す信号である割込み識別信号18をCPU10に対
して出力する。
【0015】CPU10は、INTC16からのINT
RQ17を入力すると、割込みの許可を通知するINT
AK19をINTC16に出力するとともに割込みルー
チンにジャンプして割込みプログラムの動作を開始す
る。そして、CPU10は、割込み発生要因がA/D変
換の終了の場合には、割込みプログラムの処理において
A/D変換結果レジスタ5に格納されているA/D変換
結果をデジタル信号9、コントロールレジスタ64、周
辺バス12を介して読み出す。
RQ17を入力すると、割込みの許可を通知するINT
AK19をINTC16に出力するとともに割込みルー
チンにジャンプして割込みプログラムの動作を開始す
る。そして、CPU10は、割込み発生要因がA/D変
換の終了の場合には、割込みプログラムの処理において
A/D変換結果レジスタ5に格納されているA/D変換
結果をデジタル信号9、コントロールレジスタ64、周
辺バス12を介して読み出す。
【0016】ここで、図8に示したA/D変換機能内蔵
シングルチップマイコンは、INTC16へ割込み要求
信号7が出力されてからCPU10よりINTAK19
が出力されるまでのレスポンス期間として10クロック
必要となるシステムであるものとして説明する。
シングルチップマイコンは、INTC16へ割込み要求
信号7が出力されてからCPU10よりINTAK19
が出力されるまでのレスポンス期間として10クロック
必要となるシステムであるものとして説明する。
【0017】次に、この従来のA/D変換機能内蔵シン
グルチップマイコンの動作について図10のフローチャ
ートを参照して説明する。
グルチップマイコンの動作について図10のフローチャ
ートを参照して説明する。
【0018】先ず、FRレジスタ27に“011”を設
定する(ステップ201)。そのため、カウント数値セ
レクタ24はFR信号8に基づいてA/D変換に必要な
クロック数である100クロックを選択する(ステップ
202)。
定する(ステップ201)。そのため、カウント数値セ
レクタ24はFR信号8に基づいてA/D変換に必要な
クロック数である100クロックを選択する(ステップ
202)。
【0019】そして、A/D変換が開始されると(ステ
ップ203)、A/D変換タイマ30はカウント数値セ
レクタ24により選択された100クロックの期間だけ
変換時間制御信号13をハイレベルとし、アナログ入力
信号1と基準電圧2が比較された結果がSARレジスタ
4の各ビットに1ビット毎に逐次格納されることにより
A/D変換が行われる。そして、SAR4の値がA/D
変換結果レジスタ5に格納されて、A/D変換結果レジ
スタ5の全ビットが確定しA/D変換が終了する。そし
て、SAR4は全ビットの比較が終了した時点で、比較
終了信号6をコントロールレジスタインタフェース部6
4に出力する(ステップ204)。
ップ203)、A/D変換タイマ30はカウント数値セ
レクタ24により選択された100クロックの期間だけ
変換時間制御信号13をハイレベルとし、アナログ入力
信号1と基準電圧2が比較された結果がSARレジスタ
4の各ビットに1ビット毎に逐次格納されることにより
A/D変換が行われる。そして、SAR4の値がA/D
変換結果レジスタ5に格納されて、A/D変換結果レジ
スタ5の全ビットが確定しA/D変換が終了する。そし
て、SAR4は全ビットの比較が終了した時点で、比較
終了信号6をコントロールレジスタインタフェース部6
4に出力する(ステップ204)。
【0020】コントロールレジスタインタフェース部6
4は、比較終了信号6が入力されたことによりA/D変
換が終了したと判定し、INTC16に対して割込み要
求信号7を出力する(ステップ207)。
4は、比較終了信号6が入力されたことによりA/D変
換が終了したと判定し、INTC16に対して割込み要
求信号7を出力する(ステップ207)。
【0021】INTC16は、割込み要求信号7を受
け、優先順位判定等を行い、CPU10に対してINT
RQ17と、割込み識別信号18を出力し(ステップ2
06)、CPU10は、INTAK19を返し(ステップ
207)、割込みルーチンへジャンプして割込みプログ
ラムの動作を開始する。そして、A/D変換結果レジス
タ5の内容はデジタル出力信号9として、コントロール
レジスタインタフェース部14、周辺バス12を介して
読み出される(ステップ208)。
け、優先順位判定等を行い、CPU10に対してINT
RQ17と、割込み識別信号18を出力し(ステップ2
06)、CPU10は、INTAK19を返し(ステップ
207)、割込みルーチンへジャンプして割込みプログ
ラムの動作を開始する。そして、A/D変換結果レジス
タ5の内容はデジタル出力信号9として、コントロール
レジスタインタフェース部14、周辺バス12を介して
読み出される(ステップ208)。
【0022】この従来のA/D変換機能内蔵シングルチ
ップマイコンのタイミングチャートを図11に示す。
ップマイコンのタイミングチャートを図11に示す。
【0023】時刻T8において、A/D変換が開始さ
れ、変換時間制御信号13がハイレベルとなる。そし
て、A/D変換が開始されてから3μs後の時刻T9に
A/D変換が終了し変換時間制御信号13はロウレベル
となり、比較終了信号6、割込み要求信号7がハイレベ
ルとなる。割込み要求信号7を入力したINTC16
は、優先順位判定等の処理を行ないINTRQ17をC
PU10に出力し、CPU10は時刻T10において、I
NTAK19をINTC16に出力するとともに割込み
プログラムの動作を開始させる。
れ、変換時間制御信号13がハイレベルとなる。そし
て、A/D変換が開始されてから3μs後の時刻T9に
A/D変換が終了し変換時間制御信号13はロウレベル
となり、比較終了信号6、割込み要求信号7がハイレベ
ルとなる。割込み要求信号7を入力したINTC16
は、優先順位判定等の処理を行ないINTRQ17をC
PU10に出力し、CPU10は時刻T10において、I
NTAK19をINTC16に出力するとともに割込み
プログラムの動作を開始させる。
【0024】この従来のA/D変換内蔵シングルチップ
マイコンでは、実際のA/D変換処理に必要な時間は1
00クロック分の時間(3μs)であるにもかかわら
ず、アナログ入力信号1をデジタル信号に変換して割込
みプログラムにより読み出すまでに110クロック分の
時間を必要とする。
マイコンでは、実際のA/D変換処理に必要な時間は1
00クロック分の時間(3μs)であるにもかかわら
ず、アナログ入力信号1をデジタル信号に変換して割込
みプログラムにより読み出すまでに110クロック分の
時間を必要とする。
【0025】シングルチップマイコンでは、A/D変換
以外にも様々な処理を行なっているため、A/D変換に
かかる時間を短縮して迅速な処理を行うことが要求され
ている。上記で説明したA/D変換機能内蔵シングルチ
ップマイコンにおいてA/D変換処理にかかる時間を短
縮するためには、コントロールレジスタインタフェース
部64は、割込み要求信号を早めに出力するようにすれ
ばよい。
以外にも様々な処理を行なっているため、A/D変換に
かかる時間を短縮して迅速な処理を行うことが要求され
ている。上記で説明したA/D変換機能内蔵シングルチ
ップマイコンにおいてA/D変換処理にかかる時間を短
縮するためには、コントロールレジスタインタフェース
部64は、割込み要求信号を早めに出力するようにすれ
ばよい。
【0026】割込み要求信号を早めに出力する従来例と
しては、特開平8−51684号公報や特開平8−46
720号公報に記載された発明が知られている。しか
し、これらの公報に記載された発明は、A/D変換処理
に関するものではない。
しては、特開平8−51684号公報や特開平8−46
720号公報に記載された発明が知られている。しか
し、これらの公報に記載された発明は、A/D変換処理
に関するものではない。
【0027】A/D変換処理において、割込み要求信号
を早めに出力する例としては、特許第2771703号
(特開平4−242322号)公報に記載されている。
を早めに出力する例としては、特許第2771703号
(特開平4−242322号)公報に記載されている。
【0028】図8に示した従来のA/D変換機能内蔵シ
ングルチップマイコンでは、SAR4の全てのビットの
A/D変換が終了すると割込み要求信号7が出力される
ようになっている。しかし、上記公報に記載されたA/
D変換機能内蔵シングルチップマイコンでは、SARの
所定のビットのA/D変換が終了したことを検出して割
込み要求信号を発生することにより、A/D変換が終了
してSARの内容が確定するよりもCPUがレジスタの
内容をスタックへ退避させるのに必要となる時間Pだけ
前に割込み要求信号が出力されるようにしている。この
ことにより、A/D変換終了後、CPUがA/D変換結
果を得るまでの待ち時間TGはレジスタ退避に要する時
間Pだけ短縮される。
ングルチップマイコンでは、SAR4の全てのビットの
A/D変換が終了すると割込み要求信号7が出力される
ようになっている。しかし、上記公報に記載されたA/
D変換機能内蔵シングルチップマイコンでは、SARの
所定のビットのA/D変換が終了したことを検出して割
込み要求信号を発生することにより、A/D変換が終了
してSARの内容が確定するよりもCPUがレジスタの
内容をスタックへ退避させるのに必要となる時間Pだけ
前に割込み要求信号が出力されるようにしている。この
ことにより、A/D変換終了後、CPUがA/D変換結
果を得るまでの待ち時間TGはレジスタ退避に要する時
間Pだけ短縮される。
【0029】しかし、特許第2771703号公報記載
のA/D変換機能内蔵シングルチップマイコンでは、割
込み要求信号が出力されるタイミングはA/D変換され
た後のデジタル信号のビット単位でしか設定することが
できない。現在のA/D変換では数クロックかけて1ビ
ットのデジタル信号を得ている。図8に示した従来のA
/D変換機能内蔵シングルチップマイコンでは、8ビッ
トのデジタル信号を得るために100クロック分の時間
を必要としていたため、1ビットのデジタル信号を得る
ために必要な時間t=100/8=12.5クロック分
となり、上記公報に記載されている発明を適用した場合
には12.5クロック単位でしか割込み要求信号を出力
するタイミングを設定することができない。
のA/D変換機能内蔵シングルチップマイコンでは、割
込み要求信号が出力されるタイミングはA/D変換され
た後のデジタル信号のビット単位でしか設定することが
できない。現在のA/D変換では数クロックかけて1ビ
ットのデジタル信号を得ている。図8に示した従来のA
/D変換機能内蔵シングルチップマイコンでは、8ビッ
トのデジタル信号を得るために100クロック分の時間
を必要としていたため、1ビットのデジタル信号を得る
ために必要な時間t=100/8=12.5クロック分
となり、上記公報に記載されている発明を適用した場合
には12.5クロック単位でしか割込み要求信号を出力
するタイミングを設定することができない。
【0030】上記公報の実施例においては、P=2tで
あったため、A/D変換が終了する2t前に割込み要求
信号が出力されるように設定することができたが、周期
t>Pとなった場合には、先出しの割込みを利用するこ
とができない。例えば、図8に示した従来のA/D変換
機能内蔵シングルチップマイコンの場合に、時間Pに相
当するINTC16とCPU10のレスポンスにより決
定されるクロック数は10クロック分であるが、10ク
ロックだけ割込み要求信号が出力されるタイミングを早
めようとした場合、上記公報に記載された発明では、1
2.5クロック単位でしか割込み要求信号の出力タイミ
ングを設定できないため、先出し割込みを利用すること
ができない。
あったため、A/D変換が終了する2t前に割込み要求
信号が出力されるように設定することができたが、周期
t>Pとなった場合には、先出しの割込みを利用するこ
とができない。例えば、図8に示した従来のA/D変換
機能内蔵シングルチップマイコンの場合に、時間Pに相
当するINTC16とCPU10のレスポンスにより決
定されるクロック数は10クロック分であるが、10ク
ロックだけ割込み要求信号が出力されるタイミングを早
めようとした場合、上記公報に記載された発明では、1
2.5クロック単位でしか割込み要求信号の出力タイミ
ングを設定できないため、先出し割込みを利用すること
ができない。
【0031】よって、先出し割込みを利用するためには
P≧tとなる条件が必要となるが、この条件が成立する
かどうかは、A/D変換処理のスピードと、CPUやI
NTCの処理スピードの関係に左右される内容であり、
技術の進化や利用するシステムにより変化するため、上
記公報記載の発明では、場合によっては先出し割込みを
利用することができない場合が発生してしまう。
P≧tとなる条件が必要となるが、この条件が成立する
かどうかは、A/D変換処理のスピードと、CPUやI
NTCの処理スピードの関係に左右される内容であり、
技術の進化や利用するシステムにより変化するため、上
記公報記載の発明では、場合によっては先出し割込みを
利用することができない場合が発生してしまう。
【0032】また、例えP≧tの条件を満たす場合で
も、2t>Pとなった場合には、A/D変換終了の2ビ
ット前に割込み要求信号を出力するようには設定するこ
とができす、1ビット前に割込み要求信号が出力される
ように設定するしかなく細かい設定が不可能である。別
な言葉で説明すると、割り込み要求信号が出力されるタ
イミングを早める時間として1.5ビットに相当する時
間を設定することは不可能である。
も、2t>Pとなった場合には、A/D変換終了の2ビ
ット前に割込み要求信号を出力するようには設定するこ
とができす、1ビット前に割込み要求信号が出力される
ように設定するしかなく細かい設定が不可能である。別
な言葉で説明すると、割り込み要求信号が出力されるタ
イミングを早める時間として1.5ビットに相当する時
間を設定することは不可能である。
【0033】このように、上記公報記載の従来のA/D
変換機能内蔵シングルチップマイコンでは、レジスタの
内容のスタックへの退避時間Pと、A/Dの変換クロッ
クパルスDの周期tの時間を考慮しなければならなず、
細かい設定をすることができない。また、これらの情報
はハードウェア的な内容でありソフトウェア的に対応可
能だが、ソフトウェア的に対応した場合にはソフトウェ
アが複雑になり望ましくない。
変換機能内蔵シングルチップマイコンでは、レジスタの
内容のスタックへの退避時間Pと、A/Dの変換クロッ
クパルスDの周期tの時間を考慮しなければならなず、
細かい設定をすることができない。また、これらの情報
はハードウェア的な内容でありソフトウェア的に対応可
能だが、ソフトウェア的に対応した場合にはソフトウェ
アが複雑になり望ましくない。
【0034】
【発明が解決しようとする課題】上述した従来のA/D
変換機能内蔵シングルチップマイクロコンピュータで
は、A/D変換が終了する前に割込み要求信号を出力す
る場合に、割込み要求信号を出力するタイミングをA/
D変換された後のデジタル信号のビット単位でしか設定
することができないため細かい設定を行うことができな
いという問題点があった。
変換機能内蔵シングルチップマイクロコンピュータで
は、A/D変換が終了する前に割込み要求信号を出力す
る場合に、割込み要求信号を出力するタイミングをA/
D変換された後のデジタル信号のビット単位でしか設定
することができないため細かい設定を行うことができな
いという問題点があった。
【0035】本発明の目的は、割込み要求信号を出力す
るタイミングの細かい設定を行うことができるA/D変
換機能内蔵シングルチップマイクロコンピュータを提供
することである。
るタイミングの細かい設定を行うことができるA/D変
換機能内蔵シングルチップマイクロコンピュータを提供
することである。
【0036】
【課題を解決するための手段】上記目的を達成するため
に、本発明のA/D変換機能を内蔵したシングルチップ
マイクロコンピュータは、入力したアナログ信号を、複
数の基準電圧と逐次比較することにより複数ビットのデ
ジタル信号に変換するA/D変換機能を内蔵し、CPU
に対して割込みを要求するための割込み要求信号を発生
させるための信号を、A/D変換が実際に終了する時点
よりも前に出力するタイミングコントロール手段を有す
るシングルチップマイクロコンピュータにおいて、前記
タイミングコントロール手段が、A/D変換が開始され
たことを検出してから、設定されたクロック数経過した
後に割込み要求信号を発生させるための信号を出力する
先出しタイマと、A/D変換時間に相当するクロック数
から、前記割込み要求信号を出力するタイミングを早め
る時間に相当するクロック数を減算し、該減算結果を前
記先出しタイマに設定するカウント値減算手段とを有す
ることを特徴とする。
に、本発明のA/D変換機能を内蔵したシングルチップ
マイクロコンピュータは、入力したアナログ信号を、複
数の基準電圧と逐次比較することにより複数ビットのデ
ジタル信号に変換するA/D変換機能を内蔵し、CPU
に対して割込みを要求するための割込み要求信号を発生
させるための信号を、A/D変換が実際に終了する時点
よりも前に出力するタイミングコントロール手段を有す
るシングルチップマイクロコンピュータにおいて、前記
タイミングコントロール手段が、A/D変換が開始され
たことを検出してから、設定されたクロック数経過した
後に割込み要求信号を発生させるための信号を出力する
先出しタイマと、A/D変換時間に相当するクロック数
から、前記割込み要求信号を出力するタイミングを早め
る時間に相当するクロック数を減算し、該減算結果を前
記先出しタイマに設定するカウント値減算手段とを有す
ることを特徴とする。
【0037】本発明は、CPUに対して割込みを要求す
るための割込み要求信号を発生させるための信号を、A
/D変換が実際に終了する時点よりも設定されたクロッ
ク数分だけ前に出力するようにしたものである。
るための割込み要求信号を発生させるための信号を、A
/D変換が実際に終了する時点よりも設定されたクロッ
ク数分だけ前に出力するようにしたものである。
【0038】したがって、割込み要求信号が出力される
タイミングを細かく設定することができる。
タイミングを細かく設定することができる。
【0039】また、本発明のA/D変換機能を内蔵した
シングルチップマイクロコンピュータは、A/D変換時
間に相当するクロック数の情報を設定するための周波数
レートレジスタをさらに有する。
シングルチップマイクロコンピュータは、A/D変換時
間に相当するクロック数の情報を設定するための周波数
レートレジスタをさらに有する。
【0040】また、本発明のA/D変換機能を内蔵した
シングルチップマイクロコンピュータは、前記割込み要
求信号を出力するタイミングを早める時間が、CPUの
割込み制御を行なっている割込みコントローラへ前記割
込み要求信号が出力されてから前記CPUから割込みを
許可するための信号が出力されるまでのレスポンス期間
に相当する時間である。
シングルチップマイクロコンピュータは、前記割込み要
求信号を出力するタイミングを早める時間が、CPUの
割込み制御を行なっている割込みコントローラへ前記割
込み要求信号が出力されてから前記CPUから割込みを
許可するための信号が出力されるまでのレスポンス期間
に相当する時間である。
【0041】本発明では、割込み要求信号が出力される
タイミングをA/D変換が実際に終了する時点よりもレ
スポンス期間だけ早めに出力されるようにしているの
で、A/D変換に要する処理時間をレスポンス期間だけ
短縮することができる。
タイミングをA/D変換が実際に終了する時点よりもレ
スポンス期間だけ早めに出力されるようにしているの
で、A/D変換に要する処理時間をレスポンス期間だけ
短縮することができる。
【0042】また、本発明のA/D変換機能を内蔵した
シングルチップマイクロコンピュータは、前記割込み要
求信号を出力するタイミングを早める時間が、CPUの
割込み制御を行なっている割込みコントローラへ前記割
込み要求信号が出力されてから前記CPUから割込みを
許可するための信号が出力されるまでのレスポンス期間
に相当する時間と、割込みプログラムが動作開始してか
ら格納されているA/D変換されたデジタル信号が実際
に読み出されるまでの時間とを加算した時間である。
シングルチップマイクロコンピュータは、前記割込み要
求信号を出力するタイミングを早める時間が、CPUの
割込み制御を行なっている割込みコントローラへ前記割
込み要求信号が出力されてから前記CPUから割込みを
許可するための信号が出力されるまでのレスポンス期間
に相当する時間と、割込みプログラムが動作開始してか
ら格納されているA/D変換されたデジタル信号が実際
に読み出されるまでの時間とを加算した時間である。
【0043】本発明では、割込み要求信号が出力される
タイミングをA/D変換が実際に終了する時点よりもレ
スポンス期間と割込みプログラムが動作開始してから格
納されているA/D変換されたデジタル信号が実際に読
み出されるまでの時間だけ早めに出力されるようにして
いるので、A/D変換に要する処理時間をさらに短縮す
ることができる。
タイミングをA/D変換が実際に終了する時点よりもレ
スポンス期間と割込みプログラムが動作開始してから格
納されているA/D変換されたデジタル信号が実際に読
み出されるまでの時間だけ早めに出力されるようにして
いるので、A/D変換に要する処理時間をさらに短縮す
ることができる。
【0044】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【0045】(第1の実施形態)図1は本発明の第1の
実施形態のA/D変換機能内蔵シングルチップマイコン
の構成を示すブロック図、図2は図1中のタイミングコ
ントロール部15およびコントロールレジスタインタフ
ェース部14の構成を示すブロック図である。図8、9
中と同一の符号が付された構成要素は同一の構成要素を
示す。
実施形態のA/D変換機能内蔵シングルチップマイコン
の構成を示すブロック図、図2は図1中のタイミングコ
ントロール部15およびコントロールレジスタインタフ
ェース部14の構成を示すブロック図である。図8、9
中と同一の符号が付された構成要素は同一の構成要素を
示す。
【0046】本実施形態のA/D変換機能内蔵シングル
チップマイコンは、図1に示すように、図8に示した従
来のA/D変換機能内蔵シングルチップマイコンに対し
て、タイミングコントロール部65の代わりにタイミン
グコントロール部15が設けられ、コントロールレジス
タインタフェース部64の代わりにコントロールレジス
タインタフェース部14が設けられたものである。
チップマイコンは、図1に示すように、図8に示した従
来のA/D変換機能内蔵シングルチップマイコンに対し
て、タイミングコントロール部65の代わりにタイミン
グコントロール部15が設けられ、コントロールレジス
タインタフェース部64の代わりにコントロールレジス
タインタフェース部14が設けられたものである。
【0047】タイミングコントロール部15は、図2に
示されるように、図9に示した従来のA/D変換機能内
蔵シングルチップマイコンにおけるタイミングコントロ
ール部65に対して、先出しタイマ23、カウント値減
算部28とを備えたものである。
示されるように、図9に示した従来のA/D変換機能内
蔵シングルチップマイコンにおけるタイミングコントロ
ール部65に対して、先出しタイマ23、カウント値減
算部28とを備えたものである。
【0048】本実施形態におけるA/D変換タイマ30
は、変換時間制御信号13に加えて、A/D変換が開始
されると先出しタイマ23をスタートさせ、A/D変換
が終了すると先出しタイマ23をリセットするためのス
タート/リセット信号21を出力している。
は、変換時間制御信号13に加えて、A/D変換が開始
されると先出しタイマ23をスタートさせ、A/D変換
が終了すると先出しタイマ23をリセットするためのス
タート/リセット信号21を出力している。
【0049】カウント値減算部28は、カウント数値セ
レクタ24により選択されたクロック数から、INTC
16が割込み要求CPU7を入力してから、CPU10
がINTAK19を出力するまでのレスポンス期間に対
応するクロック数を減算し、その結果を先出しタイマ2
3に出力している。
レクタ24により選択されたクロック数から、INTC
16が割込み要求CPU7を入力してから、CPU10
がINTAK19を出力するまでのレスポンス期間に対
応するクロック数を減算し、その結果を先出しタイマ2
3に出力している。
【0050】先出しタイマ23は、スタート/リセット
信号21によりA/D変換が開始されたことを検出して
から、カウント数値減算部2により設定されたクロック
数経過した後に先出し比較終了信号20を出力する。
信号21によりA/D変換が開始されたことを検出して
から、カウント数値減算部2により設定されたクロック
数経過した後に先出し比較終了信号20を出力する。
【0051】また、コントロールレジスタインタフェー
ス部14は、図2に示されるように、図9の従来のA/
D変換機能内蔵シングルチップマイコンにおけるコント
ロールレジスタインタフェース部64に対して、先出し
利用レジスタ22と、論理和回路31と、切替スイッチ
32とが設けられている。
ス部14は、図2に示されるように、図9の従来のA/
D変換機能内蔵シングルチップマイコンにおけるコント
ロールレジスタインタフェース部64に対して、先出し
利用レジスタ22と、論理和回路31と、切替スイッチ
32とが設けられている。
【0052】先出し比較利用レジスタ22は、1ビット
のデータを格納することができるレジスタであり、先出
し比較終了信号20が出力されるタイミングで割込み要
求信号7が出力されるようにするためには“1”を格納
するようにし、従来と同様に比較終了信号6が出力され
るタイミングで割込み要求信号7が出力されるようにす
るためには“0”を格納するようにする。
のデータを格納することができるレジスタであり、先出
し比較終了信号20が出力されるタイミングで割込み要
求信号7が出力されるようにするためには“1”を格納
するようにし、従来と同様に比較終了信号6が出力され
るタイミングで割込み要求信号7が出力されるようにす
るためには“0”を格納するようにする。
【0053】論理和回路31は、比較終了信号6と先出
し比較終了信号20との論理和を演算し、その演算結果
を出力している。論理和回路31が設けられているの
は、何らかの不具合等により先出し比較終了信号20が
出力されない場合でも、比較終了信号6が出力されるタ
イミングで割込み要求信号7が出力されるようにするこ
とにより、いつまで経ってもA/D変換が終了しないと
いう事態の発生を防ぐたものものである。よって、常時
先出し比較終了信号20のみを用いる場合には、論理和
回路31を設けずに、先出し比較終了信号20を割込み
要求信号7として出力すればよい。
し比較終了信号20との論理和を演算し、その演算結果
を出力している。論理和回路31が設けられているの
は、何らかの不具合等により先出し比較終了信号20が
出力されない場合でも、比較終了信号6が出力されるタ
イミングで割込み要求信号7が出力されるようにするこ
とにより、いつまで経ってもA/D変換が終了しないと
いう事態の発生を防ぐたものものである。よって、常時
先出し比較終了信号20のみを用いる場合には、論理和
回路31を設けずに、先出し比較終了信号20を割込み
要求信号7として出力すればよい。
【0054】切替スイッチ32は、先出し比較利用レジ
スタ22に格納されている値が“1”の場合には、論理
和回路31の出力を割込み要求信号7として出力し、
“0”の場合には、比較終了信号6を割込み要求信号7
として出力している。
スタ22に格納されている値が“1”の場合には、論理
和回路31の出力を割込み要求信号7として出力し、
“0”の場合には、比較終了信号6を割込み要求信号7
として出力している。
【0055】次に、本実施形態のA/D変換機能内蔵シ
ングルチップマイコンの動作について図3のフローチャ
ートを参照して詳細に説明する。
ングルチップマイコンの動作について図3のフローチャ
ートを参照して詳細に説明する。
【0056】本実施形態では、説明を簡単にするため、
図8で示した従来例と同様に、CLK11の周波数は3
3MHzであり、INTC16が割込み要求信号7を入
力してからCPU10よりINTAK19が出力される
までのレスポンス期間に10クロック必要とし、アナロ
グ入力信号1と基準電圧2の比較結果から8ビットのデ
ジタル信号を得るために3μsの時間が必要な場合を例
に説明する。
図8で示した従来例と同様に、CLK11の周波数は3
3MHzであり、INTC16が割込み要求信号7を入
力してからCPU10よりINTAK19が出力される
までのレスポンス期間に10クロック必要とし、アナロ
グ入力信号1と基準電圧2の比較結果から8ビットのデ
ジタル信号を得るために3μsの時間が必要な場合を例
に説明する。
【0057】先ず、FRレジスタ27に“011”を設
定し、先出し比較利用レジスタに“1”を設定する(ス
テップ101)。そして、カウント数値セレクタ24は
FR信号8に基づいてA/D変換に必要なクロック数で
ある100クロックを選択する(ステップ102)。さ
らに、カウント値減算部28は、カウント数値セレクタ
24に選択されたクロック数100クロックから、IN
TC16とCPU10の間のレスポンスクロック数であ
る10クロックを減算し、その結果である90クロック
を先出しタイマ23に設定する(ステップ103)。
定し、先出し比較利用レジスタに“1”を設定する(ス
テップ101)。そして、カウント数値セレクタ24は
FR信号8に基づいてA/D変換に必要なクロック数で
ある100クロックを選択する(ステップ102)。さ
らに、カウント値減算部28は、カウント数値セレクタ
24に選択されたクロック数100クロックから、IN
TC16とCPU10の間のレスポンスクロック数であ
る10クロックを減算し、その結果である90クロック
を先出しタイマ23に設定する(ステップ103)。
【0058】そして、A/D変換が開始されると、A/
D変換タイマ30は変換時間制御信号13をハイレベル
とするとともにスタート/リセット信号21により先出
しタイマ23をスタートさせる(ステップ104)。
D変換タイマ30は変換時間制御信号13をハイレベル
とするとともにスタート/リセット信号21により先出
しタイマ23をスタートさせる(ステップ104)。
【0059】先出しタイマ23は、CLK11に同期し
てカウント動作を行ない、スタートしてから設定された
値である90クロックカウント終了後91クロック目の
タイミングで先出し比較終了信号20を出力する(ステ
ップ105)。
てカウント動作を行ない、スタートしてから設定された
値である90クロックカウント終了後91クロック目の
タイミングで先出し比較終了信号20を出力する(ステ
ップ105)。
【0060】コントロールレジスタインタフェース部6
4では、先出し比較利用レジスタ22に“1”が格納さ
れていることにより切替スイッチ32は論理和回路31
の出力を割込み要求信号7として出力しているため、先
出し比較終了信号20が出力された91クロック目のタ
イミングで割込み要求信号7がINTC16に対して出
力される(ステップ106)。
4では、先出し比較利用レジスタ22に“1”が格納さ
れていることにより切替スイッチ32は論理和回路31
の出力を割込み要求信号7として出力しているため、先
出し比較終了信号20が出力された91クロック目のタ
イミングで割込み要求信号7がINTC16に対して出
力される(ステップ106)。
【0061】INTC16は、割込み要求信号7を受
け、優先順位判定等を行い、100クロック目のタイミ
ングでCPU10に対してINTRQ17と、割込み識
別信号18を出力し(ステップ107)、CPU10は、
101クロック目のタイミングでINTAK19を返し
(ステップ108)、割込みルーチンへジャンプして割込
みプログラムの動作を開始する。割込みプログラムが動
作開始した101クロック目にはA/D変換は終了して
おりA/D変換結果レジスタ5には確定したA/D変換
値が格納されている。そのため、A/D変換結果レジス
タ5の内容はデジタル出力信号9として、コントロール
レジスタインタフェース部14、周辺バス12を介して
読み出される(ステップ109)。
け、優先順位判定等を行い、100クロック目のタイミ
ングでCPU10に対してINTRQ17と、割込み識
別信号18を出力し(ステップ107)、CPU10は、
101クロック目のタイミングでINTAK19を返し
(ステップ108)、割込みルーチンへジャンプして割込
みプログラムの動作を開始する。割込みプログラムが動
作開始した101クロック目にはA/D変換は終了して
おりA/D変換結果レジスタ5には確定したA/D変換
値が格納されている。そのため、A/D変換結果レジス
タ5の内容はデジタル出力信号9として、コントロール
レジスタインタフェース部14、周辺バス12を介して
読み出される(ステップ109)。
【0062】本実施形態のA/D変換機能内蔵シングル
チップマイコンのタイミングチャートを図4に示す。
チップマイコンのタイミングチャートを図4に示す。
【0063】時刻T1において、A/D変換が開始さ
れ、変換時間制御信号13がハイレベルとなる。そし
て、時刻T2において、先出しタイマ23が91クロッ
ク目に先だし比較終了信号20を出力することにより、
コントロールレジスタインタフェース部14は割込み要
求信号7を出力する。割込み要求信号7を入力したIN
TC16は、優先順位判定等の処理を行ないINTRQ
17をCPU10に出力し、CPU10は時刻T3にお
いて、INTAK19をINTC16に出力するととも
に割込みプログラムの動作を開始させる。時刻T3には
A/D変換が開始されてから3μsが経過しているた
め、A/D変換は終了し変換時間制御信号13はロウレ
ベルとなる。
れ、変換時間制御信号13がハイレベルとなる。そし
て、時刻T2において、先出しタイマ23が91クロッ
ク目に先だし比較終了信号20を出力することにより、
コントロールレジスタインタフェース部14は割込み要
求信号7を出力する。割込み要求信号7を入力したIN
TC16は、優先順位判定等の処理を行ないINTRQ
17をCPU10に出力し、CPU10は時刻T3にお
いて、INTAK19をINTC16に出力するととも
に割込みプログラムの動作を開始させる。時刻T3には
A/D変換が開始されてから3μsが経過しているた
め、A/D変換は終了し変換時間制御信号13はロウレ
ベルとなる。
【0064】また、先出し比較利用レジスタを“0”に
設定した場合の本実施形態の動作は、図8に示した従来
のA/D変換機能内蔵シングルチップマイコンと同様の
動作となるためその説明は省略する。
設定した場合の本実施形態の動作は、図8に示した従来
のA/D変換機能内蔵シングルチップマイコンと同様の
動作となるためその説明は省略する。
【0065】本実施形態では、先出しタイマ23より出
力される先出し比較終了信号20は、FR信号8に基づ
いて選択されるカウント数値セレクタ24のクロック数
により、タイミング変更が可能である。
力される先出し比較終了信号20は、FR信号8に基づ
いて選択されるカウント数値セレクタ24のクロック数
により、タイミング変更が可能である。
【0066】本実施形態で例として用いた10クロック
前という情報はINTC16とCPU10のレスポンス
より決定される内容で、A/DとINTC16のシング
ルチップマイクロコンピュータ設計時に決定される値で
あり、このA/D変換機能を利用する側(ユーザ)は、
考慮する必要はない。言い換えれば、先出し比較終了信
号20を利用するように設定することのみで利用する側
(ユーザ)は細かなクロック数の値を設定する必要はな
くA/D変換結果の確定した値を得ることができる。
前という情報はINTC16とCPU10のレスポンス
より決定される内容で、A/DとINTC16のシング
ルチップマイクロコンピュータ設計時に決定される値で
あり、このA/D変換機能を利用する側(ユーザ)は、
考慮する必要はない。言い換えれば、先出し比較終了信
号20を利用するように設定することのみで利用する側
(ユーザ)は細かなクロック数の値を設定する必要はな
くA/D変換結果の確定した値を得ることができる。
【0067】また、CLK11の周波数が変更となった
場合でも、FRレジスタ27に格納される内容を変更す
るのみで、割込み要求信号7が出力されるタイミングを
容易に変更することができる。
場合でも、FRレジスタ27に格納される内容を変更す
るのみで、割込み要求信号7が出力されるタイミングを
容易に変更することができる。
【0068】本実施形態のA/D変換機能内蔵シングル
チップマイコンでは、割込み要求信号7を出力するタイ
ミングをCLK11のクロック数により設定することが
できるため、従来のA/D変換機能内蔵シングルチップ
マイコンと比較してより細かな設定をすることができ
る。
チップマイコンでは、割込み要求信号7を出力するタイ
ミングをCLK11のクロック数により設定することが
できるため、従来のA/D変換機能内蔵シングルチップ
マイコンと比較してより細かな設定をすることができ
る。
【0069】INTC16がA/D変換による割込み要
求を最優先に処理した場合、本実施形態のA/D変換機
能内蔵シングルチップマイコンを用いることにより、図
8に示した従来のA/D変換機能内蔵シングルチップマ
イコンと比較してA/D変換結果を得るために時間をど
れだけ短縮することができるかを下記に示す。例えば、 33MHz動作時:10クロック=303ns、 25MHz動作時:10クロック=400ns、 16MHz動作時:10クロック=625ns、とな
る。
求を最優先に処理した場合、本実施形態のA/D変換機
能内蔵シングルチップマイコンを用いることにより、図
8に示した従来のA/D変換機能内蔵シングルチップマ
イコンと比較してA/D変換結果を得るために時間をど
れだけ短縮することができるかを下記に示す。例えば、 33MHz動作時:10クロック=303ns、 25MHz動作時:10クロック=400ns、 16MHz動作時:10クロック=625ns、とな
る。
【0070】この場合において、CPU10がパイプラ
イン処理にて命令実行する場合には、プログラムを10
命令分短縮可能である。
イン処理にて命令実行する場合には、プログラムを10
命令分短縮可能である。
【0071】また、INTC16とCPU10のレスポ
ンスより決定するクロック数を30クロックとした場合
に、本実施形態のA/D変換機能内蔵シングルチップマ
イコンを用いることにより、図8に示した従来のA/D
変換機能内蔵シングルチップマイコンと比較してA/D
変換結果を得るために時間をどれだけ短縮することがで
きるかを下記に示す。例えば、 33MHz動作時:30クロック=909ns、 25MHz動作時:30クロック=1200ns、 16MHz動作時:30クロック=1875ns、とな
る。
ンスより決定するクロック数を30クロックとした場合
に、本実施形態のA/D変換機能内蔵シングルチップマ
イコンを用いることにより、図8に示した従来のA/D
変換機能内蔵シングルチップマイコンと比較してA/D
変換結果を得るために時間をどれだけ短縮することがで
きるかを下記に示す。例えば、 33MHz動作時:30クロック=909ns、 25MHz動作時:30クロック=1200ns、 16MHz動作時:30クロック=1875ns、とな
る。
【0072】この場合において、CPU10が、パイプ
ライン処理にて命令実行する場合には、プログラムを3
0命令分短縮可能である。
ライン処理にて命令実行する場合には、プログラムを3
0命令分短縮可能である。
【0073】上述したように、本実施形態を用いること
により、A/D変換結果レジスタ5の読み出しまでの時
間はCPU10の周波数により上記に示した時間分早く
A/D変換の結果が得られ、シングルチップマイクロコ
ンピュータを搭載するシステムの制御をより敏速にする
ことができる。
により、A/D変換結果レジスタ5の読み出しまでの時
間はCPU10の周波数により上記に示した時間分早く
A/D変換の結果が得られ、シングルチップマイクロコ
ンピュータを搭載するシステムの制御をより敏速にする
ことができる。
【0074】(第2の実施形態)次に本発明の第2の実
施形態のA/D変換機能内蔵シングルチップマイコンに
ついて説明する。図5は、本発明の第2の実施形態のA
/D変換機能内蔵シングルチップマイコンの構成を示す
ブロック図、図6は図5中のタイミングコントロール部
45とコントロールレジスタインタフェース部44の構
成を示す図である。図1、2中と同一の符号が付された
構成要素は同一の構成要素を示す。
施形態のA/D変換機能内蔵シングルチップマイコンに
ついて説明する。図5は、本発明の第2の実施形態のA
/D変換機能内蔵シングルチップマイコンの構成を示す
ブロック図、図6は図5中のタイミングコントロール部
45とコントロールレジスタインタフェース部44の構
成を示す図である。図1、2中と同一の符号が付された
構成要素は同一の構成要素を示す。
【0075】上記で説明した本発明の第1の実施形態で
は、割込み要求信号7がINTC16に出力されてから
CPU10がINTAK19を出力するまでの時間分だ
け割込み要求信号7を出力するタイミングを早くして割
込みプログラムの動作が開始するのを早くしている。し
かし、処理が割込みプログラムのルーチン中に入ってか
ら実際にA/D変換結果レジスタ5の内容を読み出すま
でにもある一定の時間を必要とする。本発明の第2の実
施形態は、この時間をも考慮して割込み要求信号7を出
力するタイミングを第1の実施形態よりもさらに早くし
たものである。本実施形態のA/D変換機能内蔵シング
ルチップマイコンは、図5に示すように、図1に示した
第1の実施形態に対して、タイミングコントロール部1
5の代わりにタイミングコントロール部45が設けら
れ、コントロールレジスタインタフェース部14の代わ
りにコントロールレジスタインタフェース部44が設け
られたものである。
は、割込み要求信号7がINTC16に出力されてから
CPU10がINTAK19を出力するまでの時間分だ
け割込み要求信号7を出力するタイミングを早くして割
込みプログラムの動作が開始するのを早くしている。し
かし、処理が割込みプログラムのルーチン中に入ってか
ら実際にA/D変換結果レジスタ5の内容を読み出すま
でにもある一定の時間を必要とする。本発明の第2の実
施形態は、この時間をも考慮して割込み要求信号7を出
力するタイミングを第1の実施形態よりもさらに早くし
たものである。本実施形態のA/D変換機能内蔵シング
ルチップマイコンは、図5に示すように、図1に示した
第1の実施形態に対して、タイミングコントロール部1
5の代わりにタイミングコントロール部45が設けら
れ、コントロールレジスタインタフェース部14の代わ
りにコントロールレジスタインタフェース部44が設け
られたものである。
【0076】また、コントロールレジスタインタフェー
ス部44は、図6に示すように、図2に示したコントロ
ールレジスタインタフェース部14に対して、先出し比
較利用レジスタ22の代わりに先出し比較利用レジスタ
25が設けられたものである。
ス部44は、図6に示すように、図2に示したコントロ
ールレジスタインタフェース部14に対して、先出し比
較利用レジスタ22の代わりに先出し比較利用レジスタ
25が設けられたものである。
【0077】先出し比較利用レジスタ25は、5ビット
のデータを格納することができるようになっていて、先
頭の第4ビットは、第1の実施形態における先出し比較
利用レジスタ22と同様な機能を有し、残りの第0〜3
ビットは、割込みプログラムの動作が開始してから実際
にA/D変換結果レジスタ5の内容が読み出されるまで
の時間に相当するクロック数である割込みルーチンでの
先出し比較終了クロック数を示す情報である。
のデータを格納することができるようになっていて、先
頭の第4ビットは、第1の実施形態における先出し比較
利用レジスタ22と同様な機能を有し、残りの第0〜3
ビットは、割込みプログラムの動作が開始してから実際
にA/D変換結果レジスタ5の内容が読み出されるまで
の時間に相当するクロック数である割込みルーチンでの
先出し比較終了クロック数を示す情報である。
【0078】先出し利用レジスタ25の設定内容と、割
込みルーチンでの先出し比較終了クロック数の関係を表
2に示す。
込みルーチンでの先出し比較終了クロック数の関係を表
2に示す。
【0079】
【表2】 また、タイミングコントロール部45は、図6に示すよ
うに、図2に示したタイミングコントロール部15に対
して、カウント値減算部28の代わりにカウント値減算
部29が設けられたものである。
うに、図2に示したタイミングコントロール部15に対
して、カウント値減算部28の代わりにカウント値減算
部29が設けられたものである。
【0080】カウント値減算部29は、カウント数値セ
レクタ24により選択されたクロック数から、INTC
16が割込み要求CPU7を入力してから、CPU10
がINTAK19を出力するまでのレスポンス期間に対
応するクロック数と先出し比較利用信号26介して読み
出した先出し比較利用レジスタ25の第0〜3ビットの
値により決定されるクロック数を減算し、その結果を先
出しタイマ23に設定している。
レクタ24により選択されたクロック数から、INTC
16が割込み要求CPU7を入力してから、CPU10
がINTAK19を出力するまでのレスポンス期間に対
応するクロック数と先出し比較利用信号26介して読み
出した先出し比較利用レジスタ25の第0〜3ビットの
値により決定されるクロック数を減算し、その結果を先
出しタイマ23に設定している。
【0081】次に、本実施形態のA/D変換機能内蔵シ
ングルチップマイコンの動作について詳細に説明する。
本実施形態のA/D変換機能内蔵シングルチップマイコ
ンの処理は、第1の実施形態における処理を示したフロ
ーチャートである図3と同様であり、ステップ103に
おける先出しタイマ23に設定するためのクロック数の
計算のみが異なっている。
ングルチップマイコンの動作について詳細に説明する。
本実施形態のA/D変換機能内蔵シングルチップマイコ
ンの処理は、第1の実施形態における処理を示したフロ
ーチャートである図3と同様であり、ステップ103に
おける先出しタイマ23に設定するためのクロック数の
計算のみが異なっている。
【0082】例えば、ユーザが先出し比較利用レジスタ
25に、6クロックを示す“0011”を格納した場合
の動作について説明する。
25に、6クロックを示す“0011”を格納した場合
の動作について説明する。
【0083】上記の場合、本実施形態では、カウント値
減算部28はカウント数値セレクタ24により選択され
たクロック数である100クロックから10クロックと
6クロックを減算し、その結果の84クロックを先出し
タイマ23に設定する。先出しタイマ23ではCLK1
1に同期して動作し、タイマに設定された値である84
クロック後に先出し比較終了信号20を出力する。
減算部28はカウント数値セレクタ24により選択され
たクロック数である100クロックから10クロックと
6クロックを減算し、その結果の84クロックを先出し
タイマ23に設定する。先出しタイマ23ではCLK1
1に同期して動作し、タイマに設定された値である84
クロック後に先出し比較終了信号20を出力する。
【0084】本実施形態のA/D変換機能内蔵シングル
チップマイコンのタイミングチャートを図7に示す。
チップマイコンのタイミングチャートを図7に示す。
【0085】時刻T4において、A/D変換が開始さ
れ、変換時間制御信号13がハイレベルとなる。そし
て、時刻T5において、先出しタイマ23が85クロッ
ク目に先だし比較終了信号20を出力することにより、
コントロールレジスタインタフェース部14は割込み要
求信号7を出力する。割込み要求信号7を入力したIN
TC16は、優先順位判定等の処理を行ないINTRQ
17をCPU10に出力し、CPU10は95クロック
目の時刻T6において、INTAK19をINTC16
に出力するとともに割込みプログラムの動作を開始させ
る。そして割込みプログラムが動作開始してから6クロ
ック目の時刻T7にはA/D変換が開始されてから3μ
sが経過しているため、A/D変換は終了してA/D変
換結果レジスタ5のA/D変換結果は確定し、変換時間
制御信号13はロウレベルとなる。
れ、変換時間制御信号13がハイレベルとなる。そし
て、時刻T5において、先出しタイマ23が85クロッ
ク目に先だし比較終了信号20を出力することにより、
コントロールレジスタインタフェース部14は割込み要
求信号7を出力する。割込み要求信号7を入力したIN
TC16は、優先順位判定等の処理を行ないINTRQ
17をCPU10に出力し、CPU10は95クロック
目の時刻T6において、INTAK19をINTC16
に出力するとともに割込みプログラムの動作を開始させ
る。そして割込みプログラムが動作開始してから6クロ
ック目の時刻T7にはA/D変換が開始されてから3μ
sが経過しているため、A/D変換は終了してA/D変
換結果レジスタ5のA/D変換結果は確定し、変換時間
制御信号13はロウレベルとなる。
【0086】A/D変換が開始してから95クロック目
に割込みプログラムが動作開始し、ユーザが設定した先
出し利用レジスタ25に設定した6クロック後にはA/
Dの変換は終了しており、実際にA/D変換結果レジス
タ5の値を利用するときには確定した値が格納されてい
る。
に割込みプログラムが動作開始し、ユーザが設定した先
出し利用レジスタ25に設定した6クロック後にはA/
Dの変換は終了しており、実際にA/D変換結果レジス
タ5の値を利用するときには確定した値が格納されてい
る。
【0087】割込みルーチンに入ってから実際にA/D
変換結果レジスタ5の内容が読み出されるまでに6クロ
ックかかる場合であって、INTC16がA/D変換に
よる割込み要求を最優先に処理した場合に、本実施形態
のA/D変換機能内蔵シングルチップマイコンを用いる
ことにより、図8に示した従来のA/D変換機能内蔵シ
ングルチップマイコンと比較してA/D変換結果を得る
ための時間をどれだけ短縮することができるかを下記に
示す。例えば、 33MHz動作時:16クロック=484.8ns、 25MHz動作時:16クロック=640ns、 16MHz動作時:16クロック=1000ns、とな
る。
変換結果レジスタ5の内容が読み出されるまでに6クロ
ックかかる場合であって、INTC16がA/D変換に
よる割込み要求を最優先に処理した場合に、本実施形態
のA/D変換機能内蔵シングルチップマイコンを用いる
ことにより、図8に示した従来のA/D変換機能内蔵シ
ングルチップマイコンと比較してA/D変換結果を得る
ための時間をどれだけ短縮することができるかを下記に
示す。例えば、 33MHz動作時:16クロック=484.8ns、 25MHz動作時:16クロック=640ns、 16MHz動作時:16クロック=1000ns、とな
る。
【0088】この場合において、CPU10が、パイプ
ライン処理にて命令実行する場合には、プログラムを1
6命令分短縮可能である。
ライン処理にて命令実行する場合には、プログラムを1
6命令分短縮可能である。
【0089】また、INTC16とCPU10のレスポ
ンスにより決定されるクロック数が30クロックの場合
に、本実施形態のA/D変換機能内蔵シングルチップマ
イコンを用いることにより、図8に示した従来のA/D
変換機能内蔵シングルチップマイコンと比較してA/D
変換結果を得るための時間をどれだけ短縮することがで
きるかを下記に示す。例えば、 33MHz動作時:40クロック=1212.1ns、 25MHz動作時:40クロック=1600ns、 16MHz動作時:40クロック=2500ns、とな
る。この場合において、CPU10が、パイプライン処
理にて命令実行する場合には、プログラムを40命令分
短縮可能である。
ンスにより決定されるクロック数が30クロックの場合
に、本実施形態のA/D変換機能内蔵シングルチップマ
イコンを用いることにより、図8に示した従来のA/D
変換機能内蔵シングルチップマイコンと比較してA/D
変換結果を得るための時間をどれだけ短縮することがで
きるかを下記に示す。例えば、 33MHz動作時:40クロック=1212.1ns、 25MHz動作時:40クロック=1600ns、 16MHz動作時:40クロック=2500ns、とな
る。この場合において、CPU10が、パイプライン処
理にて命令実行する場合には、プログラムを40命令分
短縮可能である。
【0090】上述したように、本実施形態を用いること
により、A/D変換結果レジスタ5の読み出しまでの時
間はCPU10の周波数により上記に示した時間分早く
A/D変換の結果が得られ、シングルチップマイクロコ
ンピュータを搭載するシステムの制御をより敏速にする
ことが出来る。
により、A/D変換結果レジスタ5の読み出しまでの時
間はCPU10の周波数により上記に示した時間分早く
A/D変換の結果が得られ、シングルチップマイクロコ
ンピュータを搭載するシステムの制御をより敏速にする
ことが出来る。
【0091】
【発明の効果】以上説明したように、本発明は、A/D
変換処理にかかる時間を短縮するために割込み要求信号
が出力されるタイミングを設定する際に、そのタイミン
グの設定を細かく設定することができるとともに設定さ
れるタイミングを容易に変更することができるという効
果を有する。
変換処理にかかる時間を短縮するために割込み要求信号
が出力されるタイミングを設定する際に、そのタイミン
グの設定を細かく設定することができるとともに設定さ
れるタイミングを容易に変更することができるという効
果を有する。
【図1】本発明の第1の実施形態のA/D変換機能内蔵
マイコンの構成を示すブロック図である。
マイコンの構成を示すブロック図である。
【図2】図1中のタイミングコントロール部15とコン
トロールレジスタインタフェース部14の構成を示すブ
ロック図である。
トロールレジスタインタフェース部14の構成を示すブ
ロック図である。
【図3】本発明の第1の実施形態のA/D変換機能内蔵
マイコンの動作を示すフローチャートである。
マイコンの動作を示すフローチャートである。
【図4】本発明の第1の実施形態のA/D変換機能内蔵
マイコンの動作を示すタイミングチャートである。
マイコンの動作を示すタイミングチャートである。
【図5】本発明の第2の実施形態のA/D変換機能内蔵
マイコンの構成を示すブロック図である。
マイコンの構成を示すブロック図である。
【図6】図5中のタイミングコントロール部45とコン
トロールレジスタインタフェース部44の構成を示すブ
ロック図である。
トロールレジスタインタフェース部44の構成を示すブ
ロック図である。
【図7】本発明の第2の実施形態のA/D変換機能内蔵
マイコンの動作を示すタイミングチャートである。
マイコンの動作を示すタイミングチャートである。
【図8】従来のA/D変換機能内蔵マイコンの構成を示
すブロック図である。
すブロック図である。
【図9】図8中のタイミングコントロール部65とコン
トロールレジスタインタフェース部64の構成を示すブ
ロック図である。
トロールレジスタインタフェース部64の構成を示すブ
ロック図である。
【図10】図8に示す従来のA/D変換機能内蔵マイコ
ンの動作を示すフローチャートである。
ンの動作を示すフローチャートである。
【図11】図8に示す従来のA/D変換機能内蔵マイコ
ンの動作を示すタイミングチャートである。
ンの動作を示すタイミングチャートである。
1 アナログ入力信号 2 基準電圧(Vref) 3 比較器 4 SAR(逐次変換レジスタ) 5 A/D変換結果レジスタ 6 比較終了信号 7 割込み要求信号 8 FR(周波数レート)信号 9 デジタル出力信号 10 CPU 11 CLK(動作クロック) 12 周辺バス 13 変換時間制御信号 14 コントロールレジスタインタフェース部 15 タイミングコントロール部 16 INTC(割込みコントローラ) 17 INTRQ 18 割込み識別信号 19 INTAK 20 先出し比較終了信号 21 スタート/リセット信号 22 先出し比較利用レジスタ 23 先出しタイマ 24 カウント数値セレクタ 25 先出し比較利用レジスタ 26 先出し比較利用信号 27 FRレジスタ 28 カウント値減算部 29 カウント値減算部 30 A/D変換タイマ 31 論理和回路 32 切替スイッチ 44 コントロールレジスタインタフェース部 45 タイミングコントロール部 64 コントロールレジスタインタフェース部 65 タイミングコントロール部 101〜109 ステップ 201〜208 ステップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88 G06F 3/05
Claims (3)
- 【請求項1】 入力したアナログ信号を、複数の基準電
圧と逐次比較することにより複数ビットのデジタル信号
に変換するA/D変換機能を内蔵し、CPUに対して割
込みを要求するための割込み要求信号を発生させるため
の信号を、A/D変換が実際に終了する時点よりも前に
出力するタイミングコントロール手段を有するシングル
チップマイクロコンピュータにおいて、 前記タイミングコントロール手段が、 A/D変換が開始されたことを検出してから、設定され
たクロック数経過した後に割込み要求信号を発生させる
ための信号を出力する先出しタイマと、 A/D変換時間に相当するクロック数から、前記割込み
要求信号を出力するタイミングを早める時間に相当する
クロック数を減算し、該減算結果を前記先出しタイマに
設定するカウント値減算手段と を有することを特徴とす
るA/D変換機能を内蔵したシングルチップマイクロコ
ンピュータ。 - 【請求項2】 前記割込み要求信号を出力するタイミン
グを早める時間が、 CPUの割込み制御を行なっている割込みコントローラ
へ前記割込み要求信号が出力されてから前記CPUから
割込みを許可するための信号が出力されるまでのレスポ
ンス期間に相当する時間である請求項1記載のA/D変
換機能を内蔵したシングルチップマイクロコンピュー
タ。 - 【請求項3】 前記割込み要求信号を出力するタイミン
グを早める時間が、 CPUの割込み制御を行なっている割込みコントローラ
へ前記割込み要求信号が出力されてから前記CPUから
割込みを許可するための信号が出力されるまでのレスポ
ンス期間に相当する時間と、割込みプログラムが動作開
始してから格納されているA/D変換されたデジタル信
号が実際に読み出されるまでの時間とを加算した時間で
ある請求項1記載のA/D変換機能を内蔵したシングル
チップマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11052896A JP3123998B2 (ja) | 1999-03-01 | 1999-03-01 | A/d変換機能を内蔵したシングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11052896A JP3123998B2 (ja) | 1999-03-01 | 1999-03-01 | A/d変換機能を内蔵したシングルチップマイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000252827A JP2000252827A (ja) | 2000-09-14 |
JP3123998B2 true JP3123998B2 (ja) | 2001-01-15 |
Family
ID=12927634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11052896A Expired - Fee Related JP3123998B2 (ja) | 1999-03-01 | 1999-03-01 | A/d変換機能を内蔵したシングルチップマイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3123998B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008033849A (ja) * | 2006-08-01 | 2008-02-14 | Hitachi Ltd | 障害解析システム |
CN105071351A (zh) * | 2015-08-07 | 2015-11-18 | 宁波天安(集团)股份有限公司 | 一种微机保护装置 |
-
1999
- 1999-03-01 JP JP11052896A patent/JP3123998B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000252827A (ja) | 2000-09-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |