KR0183857B1 - 반도체 메모리 장치의 번인 스트레스 제어 회로 - Google Patents

반도체 메모리 장치의 번인 스트레스 제어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 번인 스트레스 제어 회로에 관해 게시한다. 본 발명은 번인 인에이블 클럭 신호가 입력되는 클럭단자와, 상기 클럭단자에 입력단이 연결되어 출력단으로 번인 인에이블 클럭 신호의 역상 전압을 출력시키는 논리 게이트와, 상기 논리 게이트의 입력단에 한쪽 터미널이 연결된 저항과, 상기 저항의 다른 쪽 터미널과 접지 사이에 연결되고 상기 저항과 함께 상기 번인 인에이블 클럭 신호의 상승 곡선을 완만하게 만들어주는 캐패시터와, 상기 저항의 다른 쪽 터미널에 입력단이 연결되고 메모리 셀의 워드라인 드라이버에 제1주전극이 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제1트랜지스터와, 제1주전극이 제1트랜지스터의 제1주전극에 연결되고 입력단은 상기 논리 게이트의 출력단에 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제2트랜지스터와, 상기 제1트랜지스터의 제2주전극에 연결되는 제1전압단자 및 상기 제2트랜지스터의 제2주전극에 연결된 제2전압단자를 구비함으로써 메모리 셀 어레이에 인가되는 피크 전류와 노이즈는 감소된다.

Description

반도체 메모리 장치의 번인 스트레스 제어 회로
제1도는 일반적인 DRAM 반도체 장치의 회로도.
제2도는 종래의 반도체 메모리 장치의 번인 스트레스 제어 회로도.
제3도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 번인 스트레스 제어 회로도.
제4도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 번인 스트레스 제어 회로도.
본 발명은 반도체 메모리 장치의 번인 스트레스 제어 회로에 관한 것으로서, 특히 번인 스트레스 인가시 발생하는 피크 전류(Peak current)를 감소시키기 위한 반도체 메모리 장치의 번인 스트레스 회로에 관한 것이다.
반도체 메모리 장치는 공정상의 문제 또는 그밖의 이유 등에 의해서 메모리 셀에 결함이 발생하는 비율이 칩의 고집적화에 비례해서 늘어나게 된다. 잘 알려져 있는 바와 같이 칩의 고집적화에 따라 하나의 칩내에 구성되는 각 트랜지스터의 크기는 점점 더 작아진다. 이처럼 축소된 트랜지스터에 그 크기가 작아지기 이전에 인가되던 고전위의 외부 전원 전압을 그대로 인가할 시에는 강한 전계가 형성되는 등 스트레스가 크게 되어 트랜지스터의 불량 발생 증가를 초래하게 된다. 따라서 메모리 셀의 결함을 초기에 검출하여 반도체 칩의 신뢰성을 확보하기 위하여 칩의 완성후 번-인 스트레스를 실시하며 이는 공지된 기술이다. 번-인 스트레스는 칩의 완성후 불량 소자를 쉽게 발견하기 위하여 칩의 사양에 규정된 외부 전원 전압 이상의 고전압을 장시간 고온 상태에서 메모리 셀 트랜지스터의 게이트에 인가하는 방법이다. 이러한 방법에 의해 칩 내의 각 구성 소자에 인가되는 스트레스가 가증되어 초기의 불량을 쉽게 검출할 수가 있다.
제1도는 일반적인 DRAM 반도체 장치의 회로도이다. 제1도의 구조는 N개의 워드라인 드라이버(11)들과, 상기 N개의 워드라인 드라이버(11)들에 각각 하나씩 연결된 워드라인들과, 상기 워드라인들에 연결된 N개의 메모리 셀(13)들과, 상기 N개의 워드라인 드라이버(11)들에 연결된 로우 디코더(Row Decoder)(17)와 PX신호 발생기(19)로 되어 있다. 상기 N개의 워드라인 드라이버(11)들은 그 구조가 모두 동일하며, 각 워드라인 드라이버(11)는 하나의 PMOS트랜지스터(Q1)와 두 개의 NMOS트랜지스터들(Q2,Q3)로 구성되어있다. PMOS트랜지스터 Q1의 소오스는 PX신호 발생기에 연결되고 드레인은 워드라인에 연결된다. NMOS트랜지스터 Q2와 Q3의 드레인들은 워드라인에 접속되고, 그 소오스들은 QUIET_VSS에 연결되어있다. 그리고 PMOS트랜지스터 Q1과 NMOS트랜지스터 Q2의 게이트들은 로우 디코더에 연결되고, NMOS트랜지스터들 Q3의 게이트는 PX신호 발생기에 연결된다.
제2도는 종래의 반도체 메모리 장치의 번인 스트레스 제어 회로도이다. 제2도는 드레인이 서로 접속된 제1NMOS트랜지스터(21) 및 제2NMOS트랜지스터(23)와, 입력단이 상기 제1NMOS트랜지스터(21)의 게이트에 연결되고 출력단이 상기 제2NMOS트랜지스터(23)의 게이트에 연결된 인버터(25)로 구성되어있다. 그리고 PWBE(Wafer Bunr-in Enable signal)과 제1NMOS트랜지스터(21)의 게이트에 연결되어있고, Vpp(pumping Voltage)와 Vss(substrate Voltage)가 각각 제1NMOS트랜지스터(21)의 소오스와 제2NMOS트랜지스터(23)의 소오스에 연결되어있다.
제2도에 도시된 회로를 이용하여 제1도의 메모리 셀 트랜지스터(Q4)에 번인 스트레스가 인가되는 방법을 설명하기로 한다. 효과적인 설명을 위하여 PMOS트랜지스터(Q1), 제1NMOS트랜지스터(Q2), 및 제2NMOS트랜지스터(Q3)를 갖는 워드라인 드라이버(11)와 그에 연결된 소자에 한하여 설명하기로 한다. 먼저, 번인 스트레스가 인가되기 전 대기 상태 또는 리드(read)/라이트(write) 상태에서, 로우 디코더(17)에서 출력되는 NWEIB(Word line Enable Bar) 신호와 PX신호 발생기(19)에서 출력되는 PXIB는 논리 '하이(High; 이하, H로 약함)'이므로 PMOS트랜지스터(Q1)는 턴오프(turn-off)되고, 제1NMOS트랜지스터(Q2)와 제2NMOS트랜지스터(Q3)는 모두 턴온(turn-on)되어 워드라인은 QUIET_VSS 라인과 전기적으로 연결된다. 이 때 PWBE는 논리 'L' 상태이기 때문에 제4NMOS트랜지스터(23)가 턴온되어 있으므로 QUIET_VSS 라인에는 Vss가 인가된 상태이다. Vss는 접지전압이므로 QUIET_VSS 라인은 논리 'L' 상태이다. 그러므로 메모리 셀 트랜지스터(Q4)의 게이트에는 Vss가 인가되므로 턴오프되어 메모리 셀 트랜지스터(Q4)에는 번인 스트레스가 인가되지 않는다.
다음에 번인 스트레스를 인가하기 위하여 번인 모드가 되면 PWBE는 인에이블되어 논리 'H'가 된다. 그러면 제3NMOS트랜지스터(21)는 턴온되고 제4NMOS트랜지스터(23)는 턴오프되어 QUIET_VSS 라인에는 (Vpp-Vt)의 전압이 인가된다. 여기서 Vt는 제3NMOS트랜지스터(21)의 문턱전압(Threshold voltage)이다. 이때 제1NMOS트랜지스터(Q2)와 제2NMOS트랜지스터(Q3)는 턴온되어 있으므로 워드라인은(Vpp-Vt)의 전압으로 상승한다. 따라서 메모리 셀 트랜지스터(Q4)sms (Vpp-Vt)에 의해 턴온되어 메모리 셀 트랜지스터(Q4)에 번인 스트레스가 인가된다.
일정 시간이 경과하여 번인 스트레스가 완료되면 PWBE는 디세이블되어 논리 'L'가 된다. 그러면 제3NMOS트랜지스터(21)는 턴오프되고, 제4NMOS트랜지스터(23)는 턴온되어 QUIET_VSS 라인은 다시 Vss로 하강한다. 따라서 워드라인도 Vss로 하강하게 되어 메모리 셀 트랜지스터(Q4)에 인가되는 번인 스트레스는 중지된다.
상술한 바와 같이 종래의 번인 스트레스 제어 회로에서는 QUIET_VSS 라인에 발생하는 노이즈(Noise)를 감소시키기 위하여 제4NMOS트랜지스터(23)의 턴온(turn-on) 저항이 최소화될 수 있도록 제4NMOS트랜지스터(23)가 구조적으로 크게 설계된다. 또한 제3NMOS트랜지스터(21)도 크게 설계된다. 왜냐하면 반도체 제조 공정에서 워드라인과 비트라인(Bit line)이 서로 접촉될 수가 있는데, 이 상태에서 PWBE가 논리 'H'로 인에이블되어 QUIET_VSS 라인이 (Vpp-Vt)로 상승하게 된다. 그런데 QUIET_VSS 라인은 비트라인과 전기적으로 연결되어있는 상태이기 때문에 QUIET_VSS 라인의 전압은 (Vpp-Vt) 이하로 감소될 수가 있다.
그리고 PWBE의 전압 레벨이 논리 'H'에서 논리 'L'로 천이되거나 논리 'L'에서 논리 'H'로 천이될 때 모든 워드라인은 Vss 또는 (Vpp-Vt)로 전환하게 되는데 이 때 제3NMOS트랜지스터(21)와 제4NMOS트랜지스터(23)의 크기가 크기 때문에 Vss와 Vpp의 피크 전류(Peak current)는 증가하게 된다. 이와 같은 큰 피크 전류는 일렉트로마이그레이션(Electro-Migration) 현상을 유발하여 QUIET_VSS 라인의 단선을 초래할 수가 있다.
따라서 본 발명의 목적은 메모리 셀 어레이에 인가되는 전압들의 피크 전류를 감소시킬 수 있는 반도체 메모리 장치의 번인 스트레스 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀 어레이에 발생하는 노이즈를 감소시킬 수 있는 반도체 메모리 장치의 번인 스트레스 제어 회로를 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은, 번인 인에이블 클럭 신호가 입력되는 클럭단자와, 상기 클럭단자에 입력단이 연결되어 출력단으로 번인 인에이블 클럭 신호의 역상 전압을 출력시키는 논리 게이트와, 상기 논리 게이트의 입력단에 한쪽 터미널이 연결된 저항과, 상기 저항의 다른 쪽 터미널과 접지 사이에 연결되고 상기 저항과 함께 상기 번인 인에이블 클럭 신호의 상승 곡선을 완만하게 만들어주는 캐패시터와, 상기 저항의다른 쪽 터미널에 입력단이 연결되고 메모리 셀의 워드라인 드라이버에 제1주전극이 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제1트랜지스터와, 제1주전극이 제1트랜지스터의 제1주전극에 연결되고 입력단은 상기 논리게이트의 출력단에 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제2트랜지스터와, 상기 제1트랜지스터의 제2주전극에 연결된 제1전압단자 및 상기 제2트랜지스터의 제2주전극에 연결된 제2전압단자를 구비하는 번인 스트레스 제어 회로를 제공한다.
바람직하기는, 상기 논리 게이트는 인버터, 상기 제1트랜지스터와 제2트랜지스터는 NMOS트랜지스터, 상기 제2전압단자는 접지전압단자이다. 그리고 상기 논리 게이트와 접지 사이에 연결된 다른 캐패시터를 더 구비하는 것이 또한 바람직하다.
상기 목적들을 달성하기 위하여 본 발명은 또한, 번인 인에이블 신호가 입력되는 제1단자와, 메모리 셀 어레이의 워드라인을 구동하는 워드라인 드라이버와, 상기 제1단자에 입력단이 연결되고 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 구동 전압을 제공하는 제1트랜지스터와, 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 구동 전압을 제공하는 제2트랜지스터와, 상기 제1트랜지스터와 제2트랜지스터의 소오스들에 연결된 워드라인 구동 전압을 제공하는 제1전압단자와, 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 접지전압을 제공하는 제3트랜지스터와, 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 접지 전압을 제공하는 제4트랜지스터와, 상기 제3트랜지스터의 제2주전극과 제4트랜지스터의 제2주전극에 동시에 접속되어 워드라인에 접지전압을 제공하는 제2전압단자와, 상기 워드라인 드라이버와 클럭단자에 입력단이 연결되어 번인 인에이블 신호와 제1트랜지스터의 제1주전극에 나타나는 신호의 앤드 게이팅한 값을 제2트랜지스의 입력단에 제공하는 제1논리 게이트와, 상기 워드라인 드라이버와 클럭단자에 입력단이 연결되어 번인 인에이블 신호와 제4트랜지스터의 제1주전극에 나타나는 값을 오아게이팅한 값을 제3트랜지스터의 입력단에 제공하는 제2 논리 게이트 및 상기 제1트랜지스터의 입력단과 상기 제1논리 게이트 및 제2논리 게이트의 다른 입력단들에 입력단이 연결되고 출력단은 상기 제4트랜지스터의 입력단에 연결되어 번인 인에이블 신호의 역상전압을 제4트랜지스터에 공급하는 제3게이트를 구비하는 반도체 메모리 장치의 번인 스트레스 제어 회로를 제공한다.
바람직하기는, 상기 제1트랜지스터, 제2트랜지스터, 제3트랜지스터, 및 제4트랜지스터는 NMOS트랜지스터, 상기 제1논리 게이트는 입력단이 제2트랜지스터의 입력단에 연결된 인버터와 인버터의 입력단에 출력단이 연결된 낸드 게이트, 상기 제2논리 게이트는 노아 게이트, 상기 제3논리 게이트는 인버터, 상기 제2전압단자는 접지전압단자인 것이다.
상기 본 발명에 의하여 메모리 셀 어레이에 인가되는 피크 전류와 노이즈는 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 번인 스트레스 제어 회로도이다. 제3도는 번인 인에이블 신호인 PWBE가 입력되는 클럭단자(30)와, 상기 클럭단자(30)에 입력단이 연결되어 출력단으로 번인 인에이블 클럭 신호의 역상 전압을 출력시키는 인버터(35)와, 상기 인버터(35)의 입력단에 한쪽 터미널이 연결된 제1저항(37)과, 상기 제1저항(37)의 다른 쪽 터미널과 접지 사이에 연결되고 상기 제1저항(37)과 함께 상기 번인 인에이블 클럭 신호인 PWBE의 상승 곡선을 완만하게 만들어주는 제1캐패시터(43)와, 상기 제1저항(37)의 다른 쪽 터미널에 게이트가 연결되고 워드라인 드라이버(제1도의 11)의 QUIET_VSS에 드레인이 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버(제1도의 11)에 공급하는 제1NMOS트랜지스터(31)와, 드레인이 제1NMOS트랜지스터(31)의 드레인에 연결되고 입력단은 상기 인버터(35)의 출력단에 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버(제1도의 11)에 공급하는 제2NMOS트랜지스터(33)와, 상기 제1NMOS트랜지스터(31)의 드레인에 연결된 Vpp 단자 및 상기 제2NMOS트랜지스터(35)의 드레인에 연결된 Vss 단자로 구성되어있다.
제3도의 작동 상태를 살펴보면, 대기 상태에서는 PWBE는 논리 'L'이므로 제1NMOS트랜지스터(31)는 턴오프되고, 제2NMOS트랜지스터(33)는 턴온되어 제1도의 QUIET_VSS 라인에는 Vss가 인가된다. 다음에 번인 모드가 되면 PWBE 신호는 논리 'H'가 된다. 그러면 제1NMOS트랜지스터(31)는 턴온되고 제2NMOS트랜지스터(33)는 턴오프되어 QUIET_VSS 라인에는 (Vpp-Vt)의 전압이 인가된다. 따라서 메모리 셀 트랜지스터(제1도의 Q4)에 번인 스트레스가 인가된다.
번인 모드를 리셋(reset)시키려면, PWBE가 논리 'H'에서 논리 'L'로 되면 된다. 그러면 제1NMOS트랜지스터(31)는 턴오프되고, 제2NMOS트랜지스터(33)는 턴온되어 QUIET_VSS 라인의 전압은 (Vpp-Vt)에서 Vss로 저하된다.
상기 제3도에 따르면 PWBE 신호가 논리 'L'에서 논리 'H'로 또는 논리 'H'에서 논리 'L'로 천이될 때, 제1NMOS트랜지스터(31)의 게이트에 인가되는 전압 파형의 상승 곡선 또는 하강 곡선은 제1저항과 제1캐패시터에 의하여 경사가 완만하게 된다. 따라서 QUIET_VSS에 인가되는 피크 전류는 감소된다. 또한 리드(read)/라이트(write)시에는 PWBE가 항상 논리 'L'가 되어 제2NMOS트랜지스터(33)는 항상 턴온된 상태이므로 제2NMOS트랜지스터(33)의 온(on) 저항이 작아져서 QUIET_VSS 라인의 노이즈는 감소된다.
제4도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 번인 스트레스 제어 회로도이다. 제4도의 구조는 번인 인에이블 신호인 PWBE가 입력되는 클럭단자(50)와, 메모리 셀의 워드라인 드라이버에 연결된 QUIET_VSS 라인과, 상기 클럭단자(50)에 입력단이 연결되고 상기 QUIET_VSS 라인에 드레인이 연결되어 턴온시 상기 QUIET_VSS 라인에 워드라인 구동 전압인 Vpp를 제공하는 제1NMOS트랜지스터(51)와, 상기 QUIET_VSS 라인에 드레인이 연결되어 턴온시 상기 QUIET_VSS 라인에 워드라인 구동 전압인 Vpp를 제공하는 제2NMOS트랜지스터(53)와, 상기 제1NMOS트랜지스터(51)와 제2NMOS트랜지스터(53)의 소오스들에 연결된 Vpp 단자와, 상기 QUIET_VSS 라인에 드레인이 연결되어 턴온시 상기 QUIET_VSS 라인에 접지전압을 제공하는 제3NMOS트랜지스터(55)와, 상기 QUIET_VSS 라인에 드레인이 연결되어 턴온시 상기 QUIET_VSS 라인에 접지 전압을 제공하는 제4NMOS트랜지스터(57)와, 상기 제3NMOS트랜지스터(55)의 소오스와 제4NMOS트랜지스터(57)의 소오스에 동시에 접속되어 QUIET_VSS 라인에 접지전압을 제공하는 Vss 단자와, 상기 QUIET_VSS 라인에 한 쪽 입력단이 연결되어 PWBE와 제1NMOS트랜지스터(51)의 드레인에 나타나는 신호를 앤드 게이팅한 값을 제2NMOS트랜지스터(53)의 입력단에 제공하는 논리 게이트(60)와, 상기 QUIET_VSS 라인에 한 쪽 입력단이 연결되어 번인 인에이블 신호와 제4NMOS트랜지스터(57)의 드레인에 나타나는 값을 노아 게이팅한 값을 제3NMOS트랜지스터(55)의 입력단에 제공하는 노아 게이트(65) 및 상기 제1NMOS트랜지스터(51)의 입력단과 상기 논리 게이트(60) 및 노아 게이트(65)의 다른 입력단들에 입력단이 연결되고 출력단은 상기 제4NMOS트랜지스터(57)의 입력단에 연결되어 번인 인에이블 신호의 역상전압을 제4NMOS트랜지스터(57)에 공급하는 제1인버터(67)로 구성된다. 상기 논리 게이트 제2NMOS트랜지스터(53)의 게이트에 출력단이 연결된 제2인버터(61)와 상기 제2인버터(61)의 입력단에 출력단이 연결된 낸드 게이트(63)로 구성된다.
제4도의 작동 상태를 보면, 대기 상태에서 PWBE는 논리 'L'이므로 제1NMOS트랜지스터(51)와 제2NMOS트랜지스터(53)는 턴오프되고, 제3NMOS트랜지스터(55)와 제4NMOS트랜지스터(57)는 턴온되어 제1도의 QUIET_VSS 라인에는 Vss가 인가된다. 다음에 번인 모드가 되면 PWBE 신호는 논리 'H'가 된다. 그러면 순간적으로 제1NMOS트랜지스터(51)는 턴온되고 제4NMOS트랜지스터(57)는 턴오프되어 QUIET_VSS 라인에는 (Vpp-Vt)의 전압이 인가된다. 이 때 낸드 게이트(63)의 입력은 모두 논리 'H'이므로 제2NMOS트랜지스터(53)도 턴온이 된다. 그리고 노아 게이트(65)의 입력은 모두 논리 'H'이므로 제3NMOS트랜지스터(55)는 턴오프된다. 따라서 메모리 셀 트랜지스터(제1도의 Q4)에 번인 스트레스가 인가된다.
번인 모드를 리셋(reset) 시키려면, PWBE가 논리 'H'에서 논리 'L'로 되면 된다. 그러면 제1NMOS트랜지스터(51)와 제2NMOS트랜지스터(53)는 턴오프되고, 제3NMOS트랜지스터(55)와 제4NMOS트랜지스터(57)는 턴온되어 QUIET_VSS 라인의 전압은 (Vpp-Vt)에서 Vss로 저하되어 메모리 셀 트랜지스터(제1도의 Q4)에는 번인 스트레스가 인가되지 않게된다.
상기 제4도에 의하면, PWBE가 논리 'L'에서 논리 'H'로 천이하는 순간에는 제1NMOS트랜지스터(51)만 턴온된다. 따라서 대기 상태에서 논리 'L'이던 QUIET_VSS 라인은 제1NMOS트랜지스터(51)를 통하여 논리 'H'로 상승한다. 그런 다음 제2NMOS트랜지스터(53)가 턴온이 됨으로써 제1NMOS트랜지스터(51)와 제2NMOS트랜지스터(53)의 Vds(소오스-드레인간 전압)가 작게되어 QUIET_VSS에 인가되는 피크 전류는 작게 된다. 또한 PWBE가 논리 'H'에서 논리 'L'로 천이될 때에도 초기에는 제4NMOS트랜지스터(57)만이 턴온되어 QUIET_VSS 라인을 (Vpp-Vt)에서 Vss로 하강시킨다. 그런 다음 제3NMOS트랜지스터(55)가 턴온됨으로써 피크 전류는 작아진다.
그리고 리드/라이트 시에는 PWBE가 항상 논리 'L'가 되어 제3NMOS트랜지스터(55)와 제4NMOS트랜지스터(57)는 항상 턴온된 상태이므로 제3NMOS트랜지스터(55)와 제4NMOS트랜지스터(57)의 턴온 저항은 작아져서 QUIET_VSS 라인의 노이즈는 감소된다.
상술한 바와 같이, 본 발명에 따르면 번인 모드에서 메모리 셀 어레이에 인가되는 피크 전류는 감소되고, 리드/라이트시 메모리 셀 어레이에 인가되는 노이즈도 최소한으로 감소된다.

Claims (11)

  1. 번인 인에이블 신호가 입력되는 클럭단자; 상기 클럭단자에 입력단이 연결되어 출력단으로 번인 인에이블 클럭신호의 역상 전압을 출력시키는 논리 게이트; 상기 논리 게이트의 입력단에 한쪽 터미널이 연결된 저항; 상기 저항의 다른 쪽 터미널과 접지 사이에 연결되고 상기 저항과 함게 상기 번인 인에이블 클럭 신호의 상승 곡선을 완만하게 만들어주는 캐패시터; 상기 저항의 다른 쪽 터미널에 입력단이 연결되고 메모리 셀의 워드라인 드라이버에 제1주전극이 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제1트랜지스터; 제1주전극이 제1트랜지스터의 제1주전극에 연결되고 입력단은 상기 논리 게이트의 출력단에 연결되어 턴온시 워드라인 구동 전압을 워드라인 드라이버에 공급하는 제2트랜지스터; 상기 제1트랜지스터의 제2주전극에 연결된 제1전압단자; 및 상기 제2트랜지스터의 제2주전극에 연결된 제2전압단자를 구비하는 것을 특징으로 하는 번인 스트레스 제어 회로.
  2. 제1항에 있어서, 상기 논리 게이트는 인버터인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  3. 제1항에 있어서, 상기 제1트랜지스터와 제2트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  4. 제1항에 있어서, 상기 제2전압단자는 접지 전압이 입력되는 단자인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  5. 제1항에 있어서, 상기 논리 게이트의 출력단과 접지 사이에 캐패시터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  6. 번인 인에이블 신호가 입력되는 클럭단자; 메모리 셀 어레이의 워드라인을 구동하는 워드라인 드라이버; 상기 클럭단자에 입력단이 연결되고 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 구동 전압을 제공하는 제1트랜지스터; 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 워드라인 구동 전압을 제공하는 제2트랜지스터; 상기 제1트랜지스터와 제2트랜지스터의 소오스들에 연결된 제1전압단자; 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 접지전압을 제공하는 제3트랜지스터; 상기 워드라인 드라이버에 제1주전극이 연결되어 턴온시 상기 워드라인 드라이버에 접지 전압을 제공하는 제4트랜지스터; 상기 제3트랜지스터의 제2주전극과 제4트랜지스터의 제2주전극에 동시에 접속된 제2전압단자; 상기 워드라인 드라이버와 클럭단자에 입력단이 연결되어서 번인 인에이블 신호와 제1트랜지스터의 제1주전극에 나타나는 신호를 앤드 게이팅한 값을 제2트랜지스터의 입력단에 제공하는 제1논리 게이트; 상기 워드라인 드라이버와 클럭단자에 입력단이 연결되어 번인 인에이블 신호와 제4트랜지스터의 제1주전극에 나타나는 값을 노아게이팅한 값을 제3트랜지스터의 입력단에 제공하는 제2 논리 게이트; 및 상기 제1트랜지스터의 입력단과 상기 제1논리 게이트 및 제2논리 게이트의 다른 입력단들에 입력단이 연결되고 출력단은 상기 제4트랜지스터의 입력단에 연결되어 번인 인에이블 신호의 역상전압을 제4트랜지스터에 공급하는 제3게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  7. 제6항에 있어서, 상기 제1트랜지스터, 제2트랜지스터, 제3트랜지스터, 및 제4트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  8. 제6항에 있어서, 제1논리 게이트는 입력단이 제2트랜지스터의 입력단에 연결된 인버터와 상기 인버터의 입력단에 출력단이 연결된 낸드 게이트로 구성된 것임을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  9. 제6항에 있어서, 상기 제2논리 게이트는 노아 게이트인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  10. 제6항에 있어서, 상기 제3논리 게이트는 인버터인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
  11. 제6항에 있어서, 상기 제2전압단자는 접지전압이 입력되는 단자인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 제어 회로.
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