JP2550684B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にCMOS回路に関する。
一般に、活性化時に接地電位から電源電位以上の電位
まで遷移する内部クロック信号をアドレス信号やその他
の信号にてデコードして複数ある出力信号の内、所定の
出力のみに伝達する必要が生ずることがある。たとえ
ば、MOSダイナミックRAMにおいてはワード駆動信号が代
表的な例として挙げられるが、この場合、スイッチング
素子としては、第３図のＱn3，第５図のＱn6のようにＮ
型MOSトランジスタを用いることが一般的であった。た
とえば第３図においては、Ｎ型MOSトランジスタＱn3,Q
n4が直列接続され、中間節点は出力端子（出力信号をφ
2と呼ぶ）、Ｎ型MOSトランジスタＱn4のソースは接地さ
れ、Ｎ型MOSトランジスタＱn3のドレインには待機時に
は接地電位で活性化時に電源電位以上の上昇する駆動信
号φ1が入力されている。Ｎ型MOSトランジスタＱn3のゲ
ートとインバータ回路３の出力と間にはゲート電極が、
電源電位に固定されたＮ型MOSトランジスタＱn5が挿入
され、インバータ回路３の入力には、入力信号Ｉ1〜Ｉm
を有するNANDゲート２の出力が与えられ、このNANDゲー
ト２の出力は、Ｎ型MOSトランジスタＱn4のゲートにも
供給されている。通常は、第３図に示された回路が複数
設けられ、駆動信号φ1は共通で、入力信号Ｉ1〜Ｉmは
たとえばアドレスの真補信号および回路の動作リスト信
号などの組合わせとなっているのが普通である。次に第
４図（ａ）に示された波形図に従って動作について説明
する。初期状態においては、駆動信号φ1は、低電位
（接地電位）である。又、入力信号Ｉ1〜Ｉmについて
は、初期状態においてはすべて低電位であるとする。こ
の状態でNANDゲート２の出力は高電位、節点Ｎ2は低電
位となっており、MOSトランジスタＱn3,Qn4はそれぞれ
非導通状態、導通状態であり、出力信号φ2は低電位状
態である。時刻ｔ1にて入力信号Ｉ1〜Ｉmが上昇し、電
源電位Vccに遷移すると、NANDゲート２の出力は反転
し、低電位となり、MOSトランジスタＱn4は非導通とな
る。一方節点Ｎ2の電位は上昇するが、MOSトランジスタ
Ｑn5のため節点Ｎ2の電位はVcc−ＶT（ＶTはMOSトラン
ジスタＱn5のしきい値電圧）にとどまる。この時MOSト
ランジスタＱn3は導通状態となるが、駆動信号φ1が低
電位のため出力信号φ2は低電位のままであり、MOSトラ
ンジスタＱn3のチャネルと節点Ｎ2（ゲート電極）の間
に存在する容量が充電されたことになる。その後、時刻
ｔ2に駆動信号φ1が上昇し、電源電位以上の電位まで遷
移したとすると、上述のMOSトランジスタＱn3のチャネ
ルとゲート電極との間の容量により節点Ｎ2の電位が、
電源電位以上まで押し上げられる。（いわゆるセルフブ
ート効果）駆動信号φ1の上昇に伴って節点Ｎ2がVcc−
ＶTから上昇する際にMOSトランジスタＱn5が非導通状態
になるため節点Ｎ2の浮遊容量の電位のみを押し上げる
こととなり、所望の電位まで上昇させることができる。
従って出力信号φ2も電源電位以上の電位まで達するこ
とになる。すなわち、本従来例においては、上述のごと
く、MOSトランジスタＱn2のゲート容量の充電が充分な
されることが重要で、ｔ1からｔ2までの時間が重要な設
計事項となる。
まで遷移する内部クロック信号をアドレス信号やその他
の信号にてデコードして複数ある出力信号の内、所定の
出力のみに伝達する必要が生ずることがある。たとえ
ば、MOSダイナミックRAMにおいてはワード駆動信号が代
表的な例として挙げられるが、この場合、スイッチング
素子としては、第３図のＱn3，第５図のＱn6のようにＮ
型MOSトランジスタを用いることが一般的であった。た
とえば第３図においては、Ｎ型MOSトランジスタＱn3,Q
n4が直列接続され、中間節点は出力端子（出力信号をφ
2と呼ぶ）、Ｎ型MOSトランジスタＱn4のソースは接地さ
れ、Ｎ型MOSトランジスタＱn3のドレインには待機時に
は接地電位で活性化時に電源電位以上の上昇する駆動信
号φ1が入力されている。Ｎ型MOSトランジスタＱn3のゲ
ートとインバータ回路３の出力と間にはゲート電極が、
電源電位に固定されたＮ型MOSトランジスタＱn5が挿入
され、インバータ回路３の入力には、入力信号Ｉ1〜Ｉm
を有するNANDゲート２の出力が与えられ、このNANDゲー
ト２の出力は、Ｎ型MOSトランジスタＱn4のゲートにも
供給されている。通常は、第３図に示された回路が複数
設けられ、駆動信号φ1は共通で、入力信号Ｉ1〜Ｉmは
たとえばアドレスの真補信号および回路の動作リスト信
号などの組合わせとなっているのが普通である。次に第
４図（ａ）に示された波形図に従って動作について説明
する。初期状態においては、駆動信号φ1は、低電位
（接地電位）である。又、入力信号Ｉ1〜Ｉmについて
は、初期状態においてはすべて低電位であるとする。こ
の状態でNANDゲート２の出力は高電位、節点Ｎ2は低電
位となっており、MOSトランジスタＱn3,Qn4はそれぞれ
非導通状態、導通状態であり、出力信号φ2は低電位状
態である。時刻ｔ1にて入力信号Ｉ1〜Ｉmが上昇し、電
源電位Vccに遷移すると、NANDゲート２の出力は反転
し、低電位となり、MOSトランジスタＱn4は非導通とな
る。一方節点Ｎ2の電位は上昇するが、MOSトランジスタ
Ｑn5のため節点Ｎ2の電位はVcc−ＶT（ＶTはMOSトラン
ジスタＱn5のしきい値電圧）にとどまる。この時MOSト
ランジスタＱn3は導通状態となるが、駆動信号φ1が低
電位のため出力信号φ2は低電位のままであり、MOSトラ
ンジスタＱn3のチャネルと節点Ｎ2（ゲート電極）の間
に存在する容量が充電されたことになる。その後、時刻
ｔ2に駆動信号φ1が上昇し、電源電位以上の電位まで遷
移したとすると、上述のMOSトランジスタＱn3のチャネ
ルとゲート電極との間の容量により節点Ｎ2の電位が、
電源電位以上まで押し上げられる。（いわゆるセルフブ
ート効果）駆動信号φ1の上昇に伴って節点Ｎ2がVcc−
ＶTから上昇する際にMOSトランジスタＱn5が非導通状態
になるため節点Ｎ2の浮遊容量の電位のみを押し上げる
こととなり、所望の電位まで上昇させることができる。
従って出力信号φ2も電源電位以上の電位まで達するこ
とになる。すなわち、本従来例においては、上述のごと
く、MOSトランジスタＱn2のゲート容量の充電が充分な
されることが重要で、ｔ1からｔ2までの時間が重要な設
計事項となる。
一方入力信号Ｉ1〜Ｉmの内の少なくとも１つの信号が
低電位のままであると、NANDゲート２の出力は、初期状
態のまま高電位であり、節点Ｎ2も同様低電位のまま
で、MOSトランジスタＱn3,Qn4は、それぞれ非導通，導
通状態で、駆動信号φ1が上昇しても第４図（ａ）に破
線で示すように出力信号φ2は低電位のままということ
になる。
低電位のままであると、NANDゲート２の出力は、初期状
態のまま高電位であり、節点Ｎ2も同様低電位のまま
で、MOSトランジスタＱn3,Qn4は、それぞれ非導通，導
通状態で、駆動信号φ1が上昇しても第４図（ａ）に破
線で示すように出力信号φ2は低電位のままということ
になる。
また、第５図に第２の従来例を示す。第３図と構成上
基本的には同様であるが、入力信号Ｉ1〜Ｉmが入力され
ているのはNORゲート４であり、その出力が直接MOSトラ
ンジスタＱn8のドレインに接続され、また反転信号が、
MOSトランジスタＱn7にゲートに接続されている点が異
なる。初期状態において第３図の例と同様駆動信号φ1
および入力信号Ｉ1〜Ｉmはすべて低電位とすると、NOR
ゲート４の出力は高電位（電源電位Vcc）であり、節点
Ｎ3はVcc−ＶT′（ＶT′はMOSトランジウタＱn8のしき
い値電圧）の状態でMOSトランジスタＱn6は導通状態，
一方インバータ回路５によって反転された信号がゲート
に与えられたMOSトランジスタＱn7は非導通状態で待機
している。この状態で駆動信号φ1は、低電位であるた
め、出力信号φ2も低電位である。第６図（ａ）の波形
図を参照すると、時刻ｔ1において入力信号Ｉ1〜Ｉmが
変化することなくすべて低電位のままであると時刻ｔ2
において駆動信号φ1が接地電位から電源電位以上の電
位まで上昇すると、第３図の従来例での説明と同様にMO
SトランジスタＱn6のゲート容量によって節点Ｎ3が電位
が押し上げられ電源電位以上の電位まで達し、出力信号
φ2も電源電位以上の電位まで上昇することになる。一
方時刻ｔ1にて入力信号Ｉ1〜Ｉmの内の１つの信号でも
上昇すると（破線）NORゲート４の出力が反転し、節点
Ｎ3は低電位となりMOSトランジスタＱn6は非導通状態と
なり、MOSトランジスタＱn7についてはゲート電位が上
昇し、導通状態となり出力信号φ2は、その後駆動信号
φ1が上昇しても低電位のままとどまる。
基本的には同様であるが、入力信号Ｉ1〜Ｉmが入力され
ているのはNORゲート４であり、その出力が直接MOSトラ
ンジスタＱn8のドレインに接続され、また反転信号が、
MOSトランジスタＱn7にゲートに接続されている点が異
なる。初期状態において第３図の例と同様駆動信号φ1
および入力信号Ｉ1〜Ｉmはすべて低電位とすると、NOR
ゲート４の出力は高電位（電源電位Vcc）であり、節点
Ｎ3はVcc−ＶT′（ＶT′はMOSトランジウタＱn8のしき
い値電圧）の状態でMOSトランジスタＱn6は導通状態，
一方インバータ回路５によって反転された信号がゲート
に与えられたMOSトランジスタＱn7は非導通状態で待機
している。この状態で駆動信号φ1は、低電位であるた
め、出力信号φ2も低電位である。第６図（ａ）の波形
図を参照すると、時刻ｔ1において入力信号Ｉ1〜Ｉmが
変化することなくすべて低電位のままであると時刻ｔ2
において駆動信号φ1が接地電位から電源電位以上の電
位まで上昇すると、第３図の従来例での説明と同様にMO
SトランジスタＱn6のゲート容量によって節点Ｎ3が電位
が押し上げられ電源電位以上の電位まで達し、出力信号
φ2も電源電位以上の電位まで上昇することになる。一
方時刻ｔ1にて入力信号Ｉ1〜Ｉmの内の１つの信号でも
上昇すると（破線）NORゲート４の出力が反転し、節点
Ｎ3は低電位となりMOSトランジスタＱn6は非導通状態と
なり、MOSトランジスタＱn7についてはゲート電位が上
昇し、導通状態となり出力信号φ2は、その後駆動信号
φ1が上昇しても低電位のままとどまる。
すなわち、第３図，第５図の２つの従来例は共に駆動
信号φ1と出力信号φ2の間にＮ型MOSトランジスタＱn3,
Qn6を挿入し、入力信号Ｉ1〜Ｉmのデコード信号をゲー
トに与えることによりスイッチングを行ない、さらにMO
SトランジスタＱn5,Qn8を設けることによりセルフブー
ト効果を利用して、電源電位以上まで上昇する駆動信号
φ1を出力信号φ2へ伝達する点で同様の動作をするが、
異なる点は、初期状態にて、上述のように駆動信号φ1
と出力信号φ2の間に挿入されたMOSトランジスタＱn3,Q
n6がそれぞれ非導通状態であることと導通状態である点
である。すなわち、複数組このような回路が存在して、
入力信号Ｉ1〜ＩmによってMOSトランジスタＱn3あるい
はＱn6が導通状態にあり駆動信号φ1がそのまま出力信
号φ2に伝達される場合を“選択状態"MOSトランジスタ
Ｑn3あるいはＱn6が非導通状態で駆動信号φ1によらず
出力信号φ2が低電位のままの場合を“非選択状態”と
呼ぶとする。
信号φ1と出力信号φ2の間にＮ型MOSトランジスタＱn3,
Qn6を挿入し、入力信号Ｉ1〜Ｉmのデコード信号をゲー
トに与えることによりスイッチングを行ない、さらにMO
SトランジスタＱn5,Qn8を設けることによりセルフブー
ト効果を利用して、電源電位以上まで上昇する駆動信号
φ1を出力信号φ2へ伝達する点で同様の動作をするが、
異なる点は、初期状態にて、上述のように駆動信号φ1
と出力信号φ2の間に挿入されたMOSトランジスタＱn3,Q
n6がそれぞれ非導通状態であることと導通状態である点
である。すなわち、複数組このような回路が存在して、
入力信号Ｉ1〜ＩmによってMOSトランジスタＱn3あるい
はＱn6が導通状態にあり駆動信号φ1がそのまま出力信
号φ2に伝達される場合を“選択状態"MOSトランジスタ
Ｑn3あるいはＱn6が非導通状態で駆動信号φ1によらず
出力信号φ2が低電位のままの場合を“非選択状態”と
呼ぶとする。
第３図の例では初期状態ではすべて非選択状態であ
り、その後の入力信号Ｉ1〜Ｉmの変化により１つの選択
されたMOSトランジスタＱn3を導通させる。第５図の例
では、初期状態ではすべて選択状態であり、その後の入
力信号Ｉ1〜Ｉmの変化により１つの選択されたもの以外
のMOSトランジスタＱn6のゲート電位を下降させ非導通
化させる点が、最も異なる点である。
り、その後の入力信号Ｉ1〜Ｉmの変化により１つの選択
されたMOSトランジスタＱn3を導通させる。第５図の例
では、初期状態ではすべて選択状態であり、その後の入
力信号Ｉ1〜Ｉmの変化により１つの選択されたもの以外
のMOSトランジスタＱn6のゲート電位を下降させ非導通
化させる点が、最も異なる点である。
上述した従来のMOS回路では、入力信号Ｉ1〜Ｉmの状
態が決定される時刻ｔ1と駆動信号φ1が上昇しはじめる
時刻ｔ2の間隔が非常に重要な設計要素となっており、
動作速度を実現させるためにｔ1,t2間を短かくすると下
記のような種々の問題を生じ、製造プロセスのゆらぎや
チップ上のレイアウトによる内部の信号のスキューによ
って動作の安定性が著しく低下し、歩留の低下を招く結
果となる。
態が決定される時刻ｔ1と駆動信号φ1が上昇しはじめる
時刻ｔ2の間隔が非常に重要な設計要素となっており、
動作速度を実現させるためにｔ1,t2間を短かくすると下
記のような種々の問題を生じ、製造プロセスのゆらぎや
チップ上のレイアウトによる内部の信号のスキューによ
って動作の安定性が著しく低下し、歩留の低下を招く結
果となる。
たとえば上述の内部信号のスキューとして説明の便宜
上以下入力信号Ｉ1〜Ｉmの決定される時刻ｔ1と駆動信
号φ1が上昇する時刻ｔ2が本来あるべき順序でなく逆転
した例について問題点を説明する。第３図の例では、第
４図（ｂ）に示すように、初期状態のまま節点Ｎ2が低
電位でMOSトランジスタＱn3が非導通状態で駆動信号φ1
が上昇してしまい、その後に入力信号Ｉ1〜Ｉmが上昇す
ることにより、選択されたMOSトランジスタＱn3のゲー
ト電位が上昇すると、MOSトランジスタＱn3のゲート容
量によるブート効果は期待できず、節点Ｎ2はVcc−ＶT
（ＶTはMOSトランジスタＱn5のしきい値電圧）にとどま
り、出力信号φ2はVcc−2VT（MOSトランジスタＱn3,Qn5
のしきい値電圧を共にＶTとする）となり、著しい電位
不足を招く。この場合、１トランジスタ型ダイナミック
RAMのワード駆動回路に本従来例を用いたとすると、ワ
ード線の電位不足のため読み出し信号の不足、書き込み
不良などを生じ、著しく動作が不安定となる。
上以下入力信号Ｉ1〜Ｉmの決定される時刻ｔ1と駆動信
号φ1が上昇する時刻ｔ2が本来あるべき順序でなく逆転
した例について問題点を説明する。第３図の例では、第
４図（ｂ）に示すように、初期状態のまま節点Ｎ2が低
電位でMOSトランジスタＱn3が非導通状態で駆動信号φ1
が上昇してしまい、その後に入力信号Ｉ1〜Ｉmが上昇す
ることにより、選択されたMOSトランジスタＱn3のゲー
ト電位が上昇すると、MOSトランジスタＱn3のゲート容
量によるブート効果は期待できず、節点Ｎ2はVcc−ＶT
（ＶTはMOSトランジスタＱn5のしきい値電圧）にとどま
り、出力信号φ2はVcc−2VT（MOSトランジスタＱn3,Qn5
のしきい値電圧を共にＶTとする）となり、著しい電位
不足を招く。この場合、１トランジスタ型ダイナミック
RAMのワード駆動回路に本従来例を用いたとすると、ワ
ード線の電位不足のため読み出し信号の不足、書き込み
不良などを生じ、著しく動作が不安定となる。
一方、第５図の例では、第６図（ｂ）に示すように、
駆動信号φ1が先に上昇してしまうと、前述のように、
初期状態にてすべてのMOSトランジスタＱn6が選択状態
で導通しているためすべての出力信号φ2が上昇を初め
てしまうことになる。すなわち、本来非選択であるべき
出力信号φ2まで一度上昇してその後入力信号Ｉ1〜Ｉm
が決定すると下降するという現象が生ずる。これも１ト
ランジスタ型ダイナミックRAMのワード駆動回路の例で
は、いわゆる“多重選択”を生じ、本来アクセスするべ
きワード線以外のワードを上昇もしくは浮き上がらせメ
モリセルの情報を破壊してしまうため不良となってしま
う。
駆動信号φ1が先に上昇してしまうと、前述のように、
初期状態にてすべてのMOSトランジスタＱn6が選択状態
で導通しているためすべての出力信号φ2が上昇を初め
てしまうことになる。すなわち、本来非選択であるべき
出力信号φ2まで一度上昇してその後入力信号Ｉ1〜Ｉm
が決定すると下降するという現象が生ずる。これも１ト
ランジスタ型ダイナミックRAMのワード駆動回路の例で
は、いわゆる“多重選択”を生じ、本来アクセスするべ
きワード線以外のワードを上昇もしくは浮き上がらせメ
モリセルの情報を破壊してしまうため不良となってしま
う。
本発明の半導体装置は、Ｐ型MOSトランジスタと第１
のＮ型MOSトランジスタが互いにドレインを共通節点と
して直列接続され、前記第１のＮ型MOSトランジスタの
ゲート電極には直接，前記Ｐ型MOSトランジスタには、
ゲート電極が電源電位である第２のＮ型MOSトランジス
タを介してそれぞれ制御信号が供給され、前記第１のＮ
型MOSトランジスタのソースは接地電位，前記Ｐ型MOSト
ランジスタのソースには駆動信号が与えられ、前記Ｐ型
MOSトランジスタのソース・ゲート間には容量素子が形
成され、前記Ｐ型MOSトランジスタは、同一半導体チッ
プ内の他のMOSトランジスタとは共有しない独立のＮ型
ウエル領域の主表面上に形成されており、前記Ｎ型ウエ
ルと前記Ｐ型MOSトランジスタのソースとは接続されて
いる特徴を有している。
のＮ型MOSトランジスタが互いにドレインを共通節点と
して直列接続され、前記第１のＮ型MOSトランジスタの
ゲート電極には直接，前記Ｐ型MOSトランジスタには、
ゲート電極が電源電位である第２のＮ型MOSトランジス
タを介してそれぞれ制御信号が供給され、前記第１のＮ
型MOSトランジスタのソースは接地電位，前記Ｐ型MOSト
ランジスタのソースには駆動信号が与えられ、前記Ｐ型
MOSトランジスタのソース・ゲート間には容量素子が形
成され、前記Ｐ型MOSトランジスタは、同一半導体チッ
プ内の他のMOSトランジスタとは共有しない独立のＮ型
ウエル領域の主表面上に形成されており、前記Ｎ型ウエ
ルと前記Ｐ型MOSトランジスタのソースとは接続されて
いる特徴を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。従来例同
様Ｉ1〜Ｉmは入力信号，φ1は駆動信号，φ2は出力信
号,QP1はＰ型MOSトランジスタ,Qn1,Qn2はＮ型MOSトラン
ジスタ,Cは容量素子で、場合によっては、Ｐ型MOSトラ
ンジスタＱP1のゲート容量で代用可能なものである。入
力信号Ｉ1〜ＩmはNANDゲート１に入力されその出力はＮ
型MOSトランジスタＱn1のゲートに与えられ、またゲー
トに電源電位を与えられたＮ型MOSトランジスタＱn2を
介してＰ型MOSトランジスタＱP1のゲートにも与えられ
ている。Ｎ型MOSトランジスタＱn1のソースは接地電
位，ドレインは、出力信号φ2,P型MOSトランジスタＱP1
のソースには入力信号φ1が与えられ、ドレインは出力
信号φ2が接続されている。Ｐ型MOSトランジスタＱ
P1は、他のＰ型MOSトランジスタとは共有しない独立し
たＮ型ウエル内に形成されたものであって、このＮ型ウ
エルは入力信号φ1に接続されている。
様Ｉ1〜Ｉmは入力信号，φ1は駆動信号，φ2は出力信
号,QP1はＰ型MOSトランジスタ,Qn1,Qn2はＮ型MOSトラン
ジスタ,Cは容量素子で、場合によっては、Ｐ型MOSトラ
ンジスタＱP1のゲート容量で代用可能なものである。入
力信号Ｉ1〜ＩmはNANDゲート１に入力されその出力はＮ
型MOSトランジスタＱn1のゲートに与えられ、またゲー
トに電源電位を与えられたＮ型MOSトランジスタＱn2を
介してＰ型MOSトランジスタＱP1のゲートにも与えられ
ている。Ｎ型MOSトランジスタＱn1のソースは接地電
位，ドレインは、出力信号φ2,P型MOSトランジスタＱP1
のソースには入力信号φ1が与えられ、ドレインは出力
信号φ2が接続されている。Ｐ型MOSトランジスタＱ
P1は、他のＰ型MOSトランジスタとは共有しない独立し
たＮ型ウエル内に形成されたものであって、このＮ型ウ
エルは入力信号φ1に接続されている。
第２図（ａ）（ｂ）を参照しながら説明する。初期状
態については従来例同様，入力信号Ｉ1〜Ｉmおよび駆動
信号φ1は低電位の状態である。この時NANDゲート１の
出力は、高電位で、Ｎ型MOSトランジスタＱn1は導通状
態、節点Ｎ1はVcc−ＶT（ＶTはＮ型MOSトランジスタＱ
n2のしきい値電圧）であり、入力信号φ1低電圧のため
Ｐ型MOSトランジスタＱP1は非導通状態である。従って
出力信号φ2は低電位である。第２図（ａ）は、先に入
力信号Ｉ1〜Ｉmの決定（時刻ｔ1）がなされ、その後
（時刻ｔ2）駆動信号φ1が上昇する場合である。入力信
号Ｉ1〜Ｉmすべてが上昇し、電源電位になると“選択さ
れた状態”となりNANDゲート１の出力が反転し、低電位
となり、Ｎ型MOSトランジスタＱn1は非導通状態とな
り、節点Ｎ1の電位も下降し、接地電位となる。その後
に時刻ｔ2に駆動信号φ1が接地電位から電源電位以上の
電位まで上昇すると、Ｐ型MOSトランジスタＱP1が導通
し、出力信号φ2は、入力信号φ1に追従し、電源以上の
電位まで到達する。この際Ｎ型ウエルはＰ型MOSトラン
ジスタＱP1のソースに接続されているので駆動信号φ1
が電源電位以上に上昇してもウエルへ電流が流れたり、
Ｐ型MOSトランジスタのしきい値が変化したりしない。
また、Ｐ型MOSトランジスタＱP1のチャネルとゲート間
の容量、また容量素子があろうとも、Ｎ型MOSトランジ
スタＱn2が導通状態のため節点Ｎ1の電位が押し上げら
れることはない。
態については従来例同様，入力信号Ｉ1〜Ｉmおよび駆動
信号φ1は低電位の状態である。この時NANDゲート１の
出力は、高電位で、Ｎ型MOSトランジスタＱn1は導通状
態、節点Ｎ1はVcc−ＶT（ＶTはＮ型MOSトランジスタＱ
n2のしきい値電圧）であり、入力信号φ1低電圧のため
Ｐ型MOSトランジスタＱP1は非導通状態である。従って
出力信号φ2は低電位である。第２図（ａ）は、先に入
力信号Ｉ1〜Ｉmの決定（時刻ｔ1）がなされ、その後
（時刻ｔ2）駆動信号φ1が上昇する場合である。入力信
号Ｉ1〜Ｉmすべてが上昇し、電源電位になると“選択さ
れた状態”となりNANDゲート１の出力が反転し、低電位
となり、Ｎ型MOSトランジスタＱn1は非導通状態とな
り、節点Ｎ1の電位も下降し、接地電位となる。その後
に時刻ｔ2に駆動信号φ1が接地電位から電源電位以上の
電位まで上昇すると、Ｐ型MOSトランジスタＱP1が導通
し、出力信号φ2は、入力信号φ1に追従し、電源以上の
電位まで到達する。この際Ｎ型ウエルはＰ型MOSトラン
ジスタＱP1のソースに接続されているので駆動信号φ1
が電源電位以上に上昇してもウエルへ電流が流れたり、
Ｐ型MOSトランジスタのしきい値が変化したりしない。
また、Ｐ型MOSトランジスタＱP1のチャネルとゲート間
の容量、また容量素子があろうとも、Ｎ型MOSトランジ
スタＱn2が導通状態のため節点Ｎ1の電位が押し上げら
れることはない。
次に入力信号Ｉ1〜Ｉmの少なくとも１個の入力信号が
低電位のままであると、（破線）“非選択状態”であ
り、NANDゲート１の出力は反転せず高電位のままで節点
Ｎ1はVcc−ＶTの電位である。そこで時刻ｔ2に駆動信号
φ1が上昇すると結合容量Ｃによって節点Ｎ1の電位は押
し上げられ電源電位以上の電位となりＰ型MOSトランジ
スタＱP1は決して導通状態になることはない。従って出
力信号φ2は、低電位のままである。
低電位のままであると、（破線）“非選択状態”であ
り、NANDゲート１の出力は反転せず高電位のままで節点
Ｎ1はVcc−ＶTの電位である。そこで時刻ｔ2に駆動信号
φ1が上昇すると結合容量Ｃによって節点Ｎ1の電位は押
し上げられ電源電位以上の電位となりＰ型MOSトランジ
スタＱP1は決して導通状態になることはない。従って出
力信号φ2は、低電位のままである。
第２図（ｂ）は駆動信号φ1の上昇の後に入力信号Ｉ1
〜Ｉmが決定された場合である。初期状態において節点
Ｎ1はVcc−ＶTの電位に充電されている。節点Ｎ1は、ま
ず駆動信号φ1が上昇すると、選択されるべきものも選
択されるべきでないものもすべて結合容量Ｃによって押
し上げられ、電源電位以上の電位まで達する。この時点
でＰ型MOSトランジスタＱP1はすべて非導通状態で出力
信号φ2は低電位のままである。その後時刻ｔ1が入力信
号Ｉ1〜Ｉmが決定され、すべて高電位となり、“選択さ
れた”場合は、NANDゲート１の出力が反転し、低電位と
なり、節点Ｎ1の電位を下降させる。従ってこの時、Ｐ
型MOSトランジスタＱP1は導通状態となり、出力信号φ2
は、電源以上の電位まで上昇できる。
〜Ｉmが決定された場合である。初期状態において節点
Ｎ1はVcc−ＶTの電位に充電されている。節点Ｎ1は、ま
ず駆動信号φ1が上昇すると、選択されるべきものも選
択されるべきでないものもすべて結合容量Ｃによって押
し上げられ、電源電位以上の電位まで達する。この時点
でＰ型MOSトランジスタＱP1はすべて非導通状態で出力
信号φ2は低電位のままである。その後時刻ｔ1が入力信
号Ｉ1〜Ｉmが決定され、すべて高電位となり、“選択さ
れた”場合は、NANDゲート１の出力が反転し、低電位と
なり、節点Ｎ1の電位を下降させる。従ってこの時、Ｐ
型MOSトランジスタＱP1は導通状態となり、出力信号φ2
は、電源以上の電位まで上昇できる。
また、入力信号Ｉ1〜Ｉmの内の１個の入力信号でも低
電位のままであるとNANDゲート１の出力は反転せず高電
位のままであり、節点Ｎ1の電位は、電源電位以上の電
位を維持する。このためＰ型MOSトランジスタＱP1は非
導通で“非選択状態”の出力信号φ2は低電位のままで
上昇しない。
電位のままであるとNANDゲート１の出力は反転せず高電
位のままであり、節点Ｎ1の電位は、電源電位以上の電
位を維持する。このためＰ型MOSトランジスタＱP1は非
導通で“非選択状態”の出力信号φ2は低電位のままで
上昇しない。
以上説明したように本発明は、Ｐ型MOSトランジスタ
とブートストラップ容量を利用することにより電源電位
以上まで上昇する駆動信号を入力信号のデコード信号に
よってスイッチングすることが可能であり、入力信号と
駆動信号とのスキューにより、出力信号の“多重選択”
や出力電位の著しい低下を招くことがないため、高速か
つ安定な動作を期待できるものである。
とブートストラップ容量を利用することにより電源電位
以上まで上昇する駆動信号を入力信号のデコード信号に
よってスイッチングすることが可能であり、入力信号と
駆動信号とのスキューにより、出力信号の“多重選択”
や出力電位の著しい低下を招くことがないため、高速か
つ安定な動作を期待できるものである。
第１図は本発明の半導体装置の実施例の回路図、第２図
（ａ）（ｂ）は、本実施例の動作波形図、第３図は、従
来例１の回路図、第４図（ａ）（ｂ）は、従来例１の動
作波形図、第５図は、従来例２の回路図、第６図（ａ）
（ｂ）は従来例２の動作波形図をそれぞれ示す。 1,2……NANDゲート、3,5……インバータ、４……NORゲ
ート、Ｉ1〜Ｉm……入力信号、φ1……駆動信号、φ2…
…出力信号、Ｎ1,N2,N3……節点、Ｑn……Ｎ型MOSトラ
ンジスタ、ＱP……Ｐ型MOSトランジスタ。
（ａ）（ｂ）は、本実施例の動作波形図、第３図は、従
来例１の回路図、第４図（ａ）（ｂ）は、従来例１の動
作波形図、第５図は、従来例２の回路図、第６図（ａ）
（ｂ）は従来例２の動作波形図をそれぞれ示す。 1,2……NANDゲート、3,5……インバータ、４……NORゲ
ート、Ｉ1〜Ｉm……入力信号、φ1……駆動信号、φ2…
…出力信号、Ｎ1,N2,N3……節点、Ｑn……Ｎ型MOSトラ
ンジスタ、ＱP……Ｐ型MOSトランジスタ。
Claims (1)
- 【請求項１】第１の入力信号を受ける第１の端子と、前
記第１の入力信号と異なる電圧振幅を有する第２の入力
信号を受ける第２の端子と、前記第２の入力信号が供給
されているときに前記第１の入力信号に応じて、前記第
２の入力信号が選択出力されるべき出力端子と、前記第
１及び第２の端子にそれぞれソース及びゲートが接続さ
れ、前記出力端子にドレインが接続されたＰ型トランジ
スタと、前記Ｐ型トランジスタの前記ソース及び前記ゲ
ートの間に形成され前記第２の入力信号が供給されたと
き前記第２の入力信号の電圧振幅に応じて前記ゲートを
駆動する容量素子とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279776A JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279776A JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125525A JPH02125525A (ja) | 1990-05-14 |
| JP2550684B2 true JP2550684B2 (ja) | 1996-11-06 |
Family
ID=17615760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279776A Expired - Fee Related JP2550684B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550684B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| KR100570661B1 (ko) | 2004-04-29 | 2006-04-12 | 삼성에스디아이 주식회사 | 레벨 시프터 및 이를 이용한 평판 표시 장치 |
| KR101904811B1 (ko) | 2009-07-24 | 2018-10-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526044A (en) * | 1975-07-04 | 1977-01-18 | Toko Inc | Dynamic decoder circuit |
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
-
1988
- 1988-11-04 JP JP63279776A patent/JP2550684B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526044A (en) * | 1975-07-04 | 1977-01-18 | Toko Inc | Dynamic decoder circuit |
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125525A (ja) | 1990-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |