KR0170514B1 - 승압 전원을 갖는 반도체 메모리 장치 - Google Patents

승압 전원을 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR0170514B1
KR0170514B1 KR1019950042799A KR19950042799A KR0170514B1 KR 0170514 B1 KR0170514 B1 KR 0170514B1 KR 1019950042799 A KR1019950042799 A KR 1019950042799A KR 19950042799 A KR19950042799 A KR 19950042799A KR 0170514 B1 KR0170514 B1 KR 0170514B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
voltage
transistor
source
Prior art date
Application number
KR1019950042799A
Other languages
English (en)
Other versions
KR970029753A (ko
Inventor
최종현
황홍선
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950042799A priority Critical patent/KR0170514B1/ko
Priority to TW085113645A priority patent/TW307043B/zh
Priority to US08/755,477 priority patent/US5757714A/en
Priority to JP31247596A priority patent/JP3807799B2/ja
Publication of KR970029753A publication Critical patent/KR970029753A/ko
Application granted granted Critical
Publication of KR0170514B1 publication Critical patent/KR0170514B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Control Of Electrical Variables (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내부 전원 전압 IVcc과, Vss 및, IVcc보다 더 높은 레벨로 승압된 전압 Vpp를 사용하고, 웰 바이어스 전압으로서 Vpp가 제공되고, IVcc가 제공되는 소오스를 갖는 PMOS 트랜지스터를 적어도 하나 이상 구비하고 있는 반도체 메모리 장치에 있어서, 파워 업 초기에 내부 전원 전압 IVcc의 레벨이 승압 전압 Vpp의 레벨보다 높게 설정됨으로 인해, IVcc가 인가되는 소오스와 Vpp가 인가되는 웰 바이어스 노드 105를 갖는 PMOS 트랜지스터 MP1이 '래치 업'되는 것을 방지하기 위해서, 본 발명에 따른 반도체 메모리 장치는 트랜지스터 MP1의 소오스에 연결되는 NMOS 트랜지스터 MN3를 포함하고 있다.

Description

승압 전원을 갖는 반도체 메모리 장치(a semiconductor memory device with boosted power supply)
제1도는 승압 전원을 갖는 CMOS 반도체 메모리 장치의 전원 회로의 개략도.
제2도는 종래의 CMOS 반도체 메모리 장치의 차지 업/다운(charge up/down) 회로의 일 예를 나타낸 회로도.
제3도는 제2도의 회로의 동작 타이밍도.
제4도는 제2도의 트랜지스터 MP1에 대응되는 PMOS 소자의 단면도.
제5도는 제2도의 회로에서 파워 업(power up)시 각 전원 전압의 셋업(setup) 특성을 나타낸 도면.
제6도는 본 발명에 따른 CMOS 반도체 메모리 장치의 차지 업/다운 회로를 나타낸 회로도.
제7도는 제6도의 트랜지스터들 MP1 및 MN3에 대응되는 CMOS 소자의 단면도.
제8도는 제6도의 회로에서 파워 업시 각 전원 전압의 셋업 특성을 나타낸 도면.
제9도는 본 발명이 적용된 회로의 예를 나타낸 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩내에서 승압된 전원(on-chip boosted power supply)을 사용하는 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고속화 및 고집적화되면서, 반도체 메모리 장치는, 동작 전류를 줄이기 위해, 제1도를 참조하여, 내부 전원 전압 발생기(internal power supply)가 외부에서 인가되는 외부 전원 전압(이하,'EVcc'라 함)을 소정의 레벨로 클램핑(clamping)하여 공급하는 내부 전원 전압(이하,'IVcc'라 함), Vss 및, 승압 전압 발생기(boosted power supply)가 IVcc를 차지 펌핑(charge pumping)하여 공급하는 상기 IVcc보다 높은 소정의 승압 전원 전압(이하,'Vpp'라 함)을 사용한다. Vpp는, 예컨대, DRAM 장치에서, 안정적인 워드 라인 전압의 보장을 위해서 그리고 비트 라인 감지 증폭기(bit line sense amplifier) 회로에서 PMOS 래치와 NMOS 래치의 공유 구조를 구현하기 위해서 메모리 셀 어레이(memory cell array)와 감지 증폭기 회로를 분리하기 위한 분리 게이트 회로, DRAM 또는 SRAM 칩의 로우 드라이버(row driver) 회로 및 클럭 드라이버(clock driver) 회로 등에서 사용된다.
제2도에는 종래의 CMOS 반도체 메모리 장치의 차지 업/다운(charge up/down)회로의 일 예가 도시되어 있다. 이 회로에는 Vpp가 공급되는데, 신호 ΦA가 '로우 레벨(low level ; Vss)'로 되어 PMOS 트랜지스터 MP1이 도통되는 프리차지(precharge) 상태에는 노드 101이 IVcc 레벨을 유지하고, 신호 ΦB가 '로우 레벨(Vss)'로 되어 PMOS 트랜지스터 MP2가 도통되는 액 티브(active) 상태에는 상기 노드 101이 IVcc 레벨에서 Vpp 레벨로 천이한다.
제3도는 이와 같은 동작 특성을 갖는 회로의 동작 타이밍을 나타내고 있다. 이 기술에서는, 프리차지 상태일 때, 노드 101을 IVcc로 유지시켜 트랜지스터 MN1을 도통시킴으로써 IVcc보다 낮은 레벨의 노드 102및 103이 동등한 레벨로 되게 하는 반면, 액티브 상태일 때는, ΦA가 '하이 레벨(high level)'로 됨으로써 PMOS 트랜지스터 MP1은 부도통되고, ΦB와 ΦC에 의해 PMOS 트랜지스터 MP2와 NMOS 트랜지스터 MN2 중 어느 하나는 반드시 도통된다. 따라서, ΦC에 의한 트랜지스터 MN2의 도통으로 인해 노드 101이 Vss 레벨로 '디스차지(discharge)'된 후에 이어지는 프리차지 동작에서 Vpp에 의해 노드 101을 '차지 업'하면, 제1도에 도시된 Vpp 발생기는 그에 대응되는 큰 전원 공급 능력을 가져야 하는데, 이는 칩 사이즈의 증가를 초래한다. 제2도에 도시된 회로는 이와 같은 문제를 해결한다. 이 회로에서, 노드 101은 IVcc 레벨로 '프리차지'된 후, 액티브 상태에서 ΦB가 '로우 레벨'로 되면 노드 101의 전압 VN은 IVcc 레벨에서 Vpp 레벨로 천이되고 그리고 다시 프리차지 상태로 되면 Vpp 레벨에서 IVcc 레벨로 천이된다.
이상과 같은 동작 특성을 갖는 회로의 트랜지스터 MP1에 해당하는 PMOS트랜지스터 소자의 단면이 제4도에 도시되어 있다. 제4도에서, 제2도의 구성 부품들에 대응되는 구성 부품들은 제2도에서와 동일한 참조 번호 및 부호들로 표시되어 있다. 한편, 제5도에는, 반도체 메모리 칩에 공급되는 전원 전압을 소정의 시간 동안 소정의 레벨로 상승시키는 파워 업(power up)시에 전원 전압들의 셋업 특성(setup characteristic)이 도시되어 있다. 제5도에서, tl은 IVcc의 셋업 시작 시간을 나타내고, t2는 Vpp의 셋업 시작 시간을 나타낸다. 제5도를 참조하면, Vpp의 셋업이 IVcc의 셋업의 시작으로부터 소정의 시간이 경과된 후에 시작됨으로 인해, 파워 업의 초기(즉, t3 이전)에는 노드 104(즉, 트랜지스터 MP1의 소오스에 전기적으로 연결된 노드)에 인가되는 IVcc가 트랜지스터 MP1의 웰 바이어스 노드(well bias node)(즉, 트랜지스터 MP1의 벌크(bulk)와 전기적으로 연결된 노드) 105에 인가되는 Vpp보다 더 높아진다. 이는, 제1도에 도시된, 승압 전압 발생기가 내부 전원 전압 발생기로부터 IVcc를 제공받아 Vpp를 발생하기 때문이다.
따라서, 이와 같은 종래의 기술에 따르면, 파워 업 초기에, 제4도를 참조하여, IVcc와 Vpp사이에 전압차가 발생됨으로 인해 트랜지스터 MP1의 소오스 노드 104와 웰 바이어스 노드 105 사이의 P-N 접합(junction)은 '순방향 바이이스'된다. 그 결과, 파워 업 초기에, 트랜지스터 MP1에서 '래치 업(latch-up)'이 발생되어 칩의 오동작이 유발된다.
따라서, 본 발명의 목적은 '파워 업'시에 승압 전압 Vpp를 사용하는 반도체 메모리 회로에서의 '래치 업' 발생을 방지함으로써 회로를 안정화시키는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는: 제1전원 전압(IVcc)과, 제2전원 전압(Vss) 및, 상기 제1전원 전압보다 더 높은 레벨로 승압된 제3전원 전압(Vpp)을 사용하고; 웰 바이어스 전압으로서 상기 제3전원 전압이 제공되고, 상기 제1전원 전압이 제공되는 소오스를 갖는 PMOS 트랜지스터를 적어도 하나 이상 구비하고 있는 반도체 메모리 장치에 있어서: 상기 제1전원 전압이 제공되는 입력 단자와 상기 각 PMOS 트랜지스터의 상기 소오스에 연결되는 출력 단자를 갖고, '파워 업'시 상기 제1전원 전압의 레벨이 증가되는 것에 응답하여 상기 제3전원 전압의 레벨보다 적어도 소정의 전압만큼 더 낮은 레벨로 증가되는 전압을 상기 각 PMOS 트랜지스터의 상기 소오스로 제공하는 부하 수단을 포함하는데 그 특징이 있다.
상기 부하 수단은 상기 각 PMOS 트랜지스터의 상기 소오스에 연결되는 소오스와, 상기 제1전원 전압이 제공되는 드레인과, 상기 제3전원 전압이 제공되는 게이트를 갖는 NMOS 트랜지스터를 포함한다.
상기 NMOS 트랜지스터에는 웰 바이어스 전압으로서 상기 제3전원 전압을 사용하는 다수의 PMOS 트랜지스터들이 연결될 수도 있다.
이와 같은 구성을 갖는 본 발명의 반도체 메모리 장치에 따르면, 파워 업 초기에, 승압된 전원 전압으로 인해 PMOS 트랜지스터에서 '래치 업' 이 발생되는 것을 방지할 수 있게 된다.
이하, 첨부된 제6도 내지 제9도를 참조하면서 본 발명의 실시예들에 대해 상세히 설명하겠다.
본 발명에 따른 반도체 메모리 장치는, 파워 업 초기에 내부 전원 전압 IVcc의 레벨이 승압 전압 Vpp의 레벨보다 높게 설정됨으로 인해, IVcc가 인가되는 소오스와 Vpp가 인가되는 웰 바이어스 노드 105를 갖는 PMOS 트랜지스터 MP1이 '래치 업'되는 것을 방지하기 위해서, 제6도에 도시된 바와 같이, 상기 트랜지스터 MP1의 소오스에 연결되는 NMOS 트랜지스터 MN3를 포함하고 있다. 이 트랜지스터 MN3의 드레인과 게이트에는 IVcc와 Vpp가 각각 인가된다. 이 트랜지스터 MN3는, '파워 업'시, IVcc의 레벨이 증가되는 것에 응답하여, Vpp의 레벨보다 적어도 자신의 드레솔드 전압(VTN) 만큼 더 낮은 레벨로 증가되는 전압을 상기 PMOS 트랜지스터의 소오스로 제공하는 부하 수단으로서 작용한다.
제7도에는 트랜지스터들 MP1과 MN3에 대응되는 CMOS 소자의 수직 단면이 도시되어 있고, 제8도에는 파워 업시 트랜지스터 MP1의 소오스 전압(Vsource)과 각 전원 전압의 셋업 특성이 도시되어 있다. 다음에는 이들 도면과 제6도를 참조하면서 본 발명의 실시예에 대해 상세히 설명하겠다. 승압 전압 발생기라 내부 전원 전압 발생기로부터 IVcc를 제공받아 Vpp를 발생하므로 인해 '파워 업'의 초기에 Vpp가 IVcc보다 약간 늦게 '셋업'되어도, 트랜지스터 MN3의 게이트로 Vpp가 인가되므로 트랜지스터 MP1의 소오스에 연결된 노드 104의 전압(Vsource)은 트랜지스터 MN3에 의한 전압 강하(voltage drop) 때문에 Vpp-VTN이 된다. 따라서, 노드 104와 웰 바이어스 노드 105 사이의 P-N 접합은 '역방향 바이어스'되므로 래치 업이 발생되지 않는다. 이후, Vpp가 IVcc+2VTN이상으로 '셋업'되면(즉, Vpp가 포화되면), 트랜지스터 MN3에 의한 전압 강하가 없으므로 노드 104의 전압(Vsource)의 레벨은 IVcc의 포화 레벨과 동일하게 된다. 그러므로, 신호 ΦA가 '로우 레벨'로 천이하는 동작에서, IVcc가 노드 101로 전달된다. 한편, 제6도에는 상기 트랜지스터 MP1의 소오스에 연결된 하나의 NMOS트랜지스터만 도시되어 있으나, 적용되는 회로의 특성에 따라서, 하나의 PMOS 트랜지스터에 하나 이상의 NMOS 트랜지스터들이 연결될 수도 있는 반면, 하나의 NMOS 트랜지스터에 다수의 PMOS 트랜지스터들이 병렬로 연결될 수도 있다는 것을 이 기술 분야에서 통상적인 지식을 가진 자들은 잘 이해할 수 있을 것이다.
이상과 같이, NMOS 트랜지스터 MN3에 의해 상기 PMOS 트랜지스터 MP1의 소오스 전압(Vsource)(즉, 노드 104의 전압)의 셋업이 상기 승압전압(Vpp)의 셋업보다 소정의 시간동안 지연됨으로써 파워 업 초기에 승압 전압(Vpp)과 상기 PMOS 트랜지스터의 소오스 전압(Vsource) 사이에는, 제8도에 도시된 바와 같이, 적어도 상기 NMOS 트랜지스터의 드레솔드 전압(VTN) 이상의 전압차(△V)가 발생된다. 이로써, '파워 업'시 PMOS 트랜지스터에서의 래치 업 발생을 방지할 수 있게 된다.
제9도는 특정 노드가 Vss, IVcc, Vpp의 동작 전압 범위를 갖는 반도체 메모리 회로에 본 발명이 적용된 예를 보이고 있다. 이 도면에서, MP11~17은 PMOS 트랜지스터들을 나타내고, MN11~19는 NMOS 트랜지스터들을, C는 커패시터를, I1~5는 인버터들을, 그리고 N1은 노어 게이트를 각각 나타내며, 소자 심벌 내에 P가 기재된 구성 부품들은 전원으로서 Vpp를 사용함을 나타낸다. 제9도에서, NMOS 트랜지스터들 MN12, MN16, MN19는 그들과 각각 연결된 PMOS 트랜지스터들 MP13, MP14, MP17 각각의 부하 수단으로서 작용한다. 이 회로의 동작에 대해 구체적으로 설명하면 다음과 같다.
먼저, 신호 ΦE가 '로우 레벨'로 되고 신호 ΦF가 '하이 레벨'로 되는 프리차지 상태에서는, 신호 ΦE에 의해 트랜지스터들 MN11과 MN13이 부도통되고 트랜지스터 MP13이 도통되므로, 트랜지스터 MN14가 도통되어서 노드 201이 '로우 레벨(이하, L이라 함)'로 된다. 이로써, 트랜지스터 MN18의 게이트에는 'L'가 인가되므로 트랜지스터 MN18이 역시 부도통된다. 한편, 이때에는, 신호 ΦF는 '하이 레벨(이하, H라 함)'이므로, 노드 202는 'L'로, 노드 203은 'H'로 된다. 노드 203이 'H'로 되면, 트랜지스터들 MP15 및 MP16이 부도통된다. 이때, 노드 201과 노드 202는 각각 'L' 상태에 있으므로 노어 게이트 N1과 인버터 15에 의해 트랜지스터 MP17이 도통된다. 그 결과, 노드 204는 IVcc 레벨로 된다.
다음, 액티브 상태로 진입하여, ΦF가 'L'로 천이하면, 노드 202는 'H', 노드 203은 'L'로 된다. 그 결과, 트랜지스터들 MP15와 MP16은 도통되고, 트랜지스터 MP17은 부도통됨으로써, 노드 204는 Vpp 레벨로 상승한다.
다시 프리차지 상태로 되면, ΦF가 'H'로 천이되므로, 트랜지스터들 MP15 및 MP16은 부도통되고 트랜지스터 MP17은 도통됨으로써, 노드 204는 IVcc 레벨로 '프리차지'된다.
다른 경우의 액티브 상태에서, ΦE와 ΦF가 각각 'H'로 되면, 노드 201은 'H'로 되고 노드 202는 'L'로 됨으로써, 트랜지스터들 MP16, MP17은 각각 부도통된다. 이때, 노드 201이 'H'이므로, 트랜지스터 MN18이 도통된다. 그 결과, 노드 204는 Vss로 천이된다.
다시, 프리차지 상태로 되어 ΦE가 'L'로 되면, 노드 201이 'L'로 되므로 트랜지스터 MN18은 부도통된다. 이때, 노드 202는 'L'로 있으므로, 노어게이트 N1 및 인버터 15에 의해 트랜지스터 MP17이 도통된다. 그 결과, 노드 204는 Vss로부터 IVcc로 천이된다.
이상과 같이, 어떤 노드가 Vss, IVcc, Vpp의 동작 전압 범위를 갖는 회로에서, 웰 바이어스 전압 Vpp보다 낮은 전압이 소오스로 인가되는 PMOS 트랜지스터들 MP13, MP14, MP17의 소오스들에 NMOS 트랜지스터들 MN12, MN16, MN19의 소오스들을 각각 연결하고, NMOS 트랜지스터들 MN12, MN16, MN19의 드레인들에 Vpp보다 낮은 전압을 각각 인가하면 PMOS 트랜지스터들에서의 래치 업 발생을 방지할 수 있게 된다.

Claims (3)

  1. 제1전원 전압과, 제2전원 전압 및, 상기 제1전원 전압보다 더 높은 레벨로 승압된 제3전원 전압을 사용하고; 웰 바이어스 전압으로서 상기 제3전원 전압이 제공되고, 상기 제1전원 전압이 제공되는 소오스를 갖는 PMOS 트랜지스터를 적어도 하나 이상 구비하는 반도체 메모리 장치에 있어서; 상기 제1전원 전압이 제공되는 입력 단자와 상기 각 PMOS 트랜지스터의 상기 소오스에 연결되는 출력 단자를 갖고, '파워 업'시 상기 제1전원 전압의 레벨이 증가되는 것에 응답하여 상기 제3전원 전압의 레벨보다 적어도 소정의 전압만큼 더 낮은 레벨로 증가되는 전압을 상기 각 PMOS 트랜지스터의 상기 소오스로 제공하는 부하 수단을 포함하는 것을 특징으로 하는 승압 전원을 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 부하 수단은 상기 각 PMOS 트랜지스터의 상기 소오스에 연결되는 소오스와, 상기 제1전원 전압이 제공되는 드레인과, 상기 제3전원 전압이 제공되는 게이트를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 승압 전원을 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 부하 수단은 상기 각 PMOS 트랜지스터의 상기 소오스에 연결되는 소오스와, 상기 제1전원 전압이 제공되는 드레인과, 상기 제3전원 전압이 제공되는 게이트를 갖는 NMOS 트랜지스터를 포함하고; 상기 NMOS 트랜지스터의 상기 소오스에는 상기 제3전원 전압을 상기 웰 바이어스 전압으로서 각각 사용하는 다수의 PMOS 트랜지스터들의 소오스들이 각각 연결되는 것을 특징으로 하는 승압 전원을 갖는 반도체 메모리 장치.
KR1019950042799A 1995-11-22 1995-11-22 승압 전원을 갖는 반도체 메모리 장치 KR0170514B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950042799A KR0170514B1 (ko) 1995-11-22 1995-11-22 승압 전원을 갖는 반도체 메모리 장치
TW085113645A TW307043B (en) 1995-11-22 1996-11-08 A semiconductor memory device with on-chip boosted power supply voltage generator
US08/755,477 US5757714A (en) 1995-11-22 1996-11-22 Semiconductor memory device with on-chip boosted power supply voltage generator
JP31247596A JP3807799B2 (ja) 1995-11-22 1996-11-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950042799A KR0170514B1 (ko) 1995-11-22 1995-11-22 승압 전원을 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR970029753A KR970029753A (ko) 1997-06-26
KR0170514B1 true KR0170514B1 (ko) 1999-03-30

Family

ID=19435123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950042799A KR0170514B1 (ko) 1995-11-22 1995-11-22 승압 전원을 갖는 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US5757714A (ko)
JP (1) JP3807799B2 (ko)
KR (1) KR0170514B1 (ko)
TW (1) TW307043B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7248510B2 (en) 2005-02-15 2007-07-24 Samsung Electronics Co., Ltd. Circuits that generate an internal supply voltage and semiconductor memory devices that include those circuits
KR101145315B1 (ko) * 2009-12-29 2012-05-16 에스케이하이닉스 주식회사 내부전압발생회로

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW419828B (en) 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US6075733A (en) * 1998-11-23 2000-06-13 Lsi Logic Corporation Technique for reducing peak current in memory operation
KR100308197B1 (ko) * 1999-04-27 2001-10-29 윤종용 반도체 장치의 전압 부스팅 회로
US6563339B2 (en) * 2001-01-31 2003-05-13 Micron Technology, Inc. Multiple voltage supply switch
JP3754028B2 (ja) * 2003-03-24 2006-03-08 株式会社東芝 半導体装置
JP3947135B2 (ja) * 2003-05-30 2007-07-18 株式会社東芝 不揮発性半導体記憶装置
US7853044B2 (en) * 2005-01-13 2010-12-14 Nvidia Corporation Video processing system and method with dynamic tag architecture
US7672174B2 (en) 2005-09-29 2010-03-02 Hynix Semiconductor, Inc. Equalizing circuit for semiconductor memory device
KR100719171B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 반도체 메모리 장치
CN100536337C (zh) * 2005-10-12 2009-09-02 中芯国际集成电路制造(上海)有限公司 用于在高电压和低电压之间开关的***与方法
US7802113B2 (en) * 2005-12-13 2010-09-21 Silicon Laboratories Inc. MCU with on-chip boost converter controller
JP5041760B2 (ja) * 2006-08-08 2012-10-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
KR100897303B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 신호 발생장치
US20110199039A1 (en) * 2010-02-17 2011-08-18 Lansberry Geoffrey B Fractional boost system
JP6776502B2 (ja) * 2016-09-23 2020-10-28 日立オートモティブシステムズ株式会社 電動車両の制御装置、制御方法および制御システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5267201A (en) * 1990-04-06 1993-11-30 Mosaid, Inc. High voltage boosted word line supply charge pump regulator for DRAM
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5530640A (en) * 1992-10-13 1996-06-25 Mitsubishi Denki Kabushiki Kaisha IC substrate and boosted voltage generation circuits
US5315188A (en) * 1992-11-02 1994-05-24 Samsung Electronics Co., Ltd. High voltage switching circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7248510B2 (en) 2005-02-15 2007-07-24 Samsung Electronics Co., Ltd. Circuits that generate an internal supply voltage and semiconductor memory devices that include those circuits
KR101145315B1 (ko) * 2009-12-29 2012-05-16 에스케이하이닉스 주식회사 내부전압발생회로

Also Published As

Publication number Publication date
TW307043B (en) 1997-06-01
KR970029753A (ko) 1997-06-26
JP3807799B2 (ja) 2006-08-09
JPH09231769A (ja) 1997-09-05
US5757714A (en) 1998-05-26

Similar Documents

Publication Publication Date Title
KR0170514B1 (ko) 승압 전원을 갖는 반도체 메모리 장치
US4115710A (en) Substrate bias for MOS integrated circuit
US5469099A (en) Power-on reset signal generator and operating method thereof
US6937074B2 (en) Power-up signal generator in semiconductor device
KR0153603B1 (ko) 반도체 장치의 파워-업 리세트신호 발생회로
JP2869791B2 (ja) 半導体集積回路装置およびそれを応用した電子装置
JP2596685B2 (ja) メモリ装置
JP3846741B2 (ja) 半導体集積回路の電圧昇圧回路
KR940010837B1 (ko) Dram의 워드선 구동회로
JP2772530B2 (ja) 半導体集積回路装置
US5124574A (en) Semiconductor device for generating a voltage higher than power source potential or lower than grounding potential
JP3853088B2 (ja) 半導体メモリ装置の内部電源電圧発生回路及びその制御方法
JP2632112B2 (ja) 電圧発生回路
US5786719A (en) Mode setting circuit and mode setting apparatus used to select a particular semiconductor function
KR100347355B1 (ko) 승압회로및그구동방법
JP3875285B2 (ja) 半導体集積回路の中間電圧発生回路
KR100296612B1 (ko) 출력버퍼의출력전류를크게할수있는반도체기억장치
US6018252A (en) Dual-power type integrated circuit
JPH1126697A (ja) 半導体装置のバックバイアス発生器及びその発生方法
KR100605591B1 (ko) 반도체 소자의 승압전압 발생기
US4536720A (en) Programmable oscillator with power down feature and frequency adjustment
US6885232B2 (en) Semiconductor integrated circuit having a function determination circuit
KR100548557B1 (ko) 반도체 장치의 내부 전원발생장치
JP3865283B2 (ja) 半導体集積回路
KR100211759B1 (ko) 듀얼 백 바이어스 공급 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee