KR0181546B1

KR0181546B1 - 테스트 가능한 블록을 갖는 반도체 집적회로

Info

Publication number: KR0181546B1
Application number: KR1019950024872A
Authority: KR
Inventors: 아키라 모토하라; 사다미 다케오카; 데쯔지 기시; 마사이쯔 나카지마
Original assignee: 모리시다 요이치; 마쯔시다 덴키 산교 가부시키가이샤
Priority date: 1994-08-29
Filing date: 1995-08-11
Publication date: 1999-04-15
Also published as: KR960009092A; EP0699920A2; DE69526162D1; CN1122918A; CN1277361A; CN1200282C; CN1101552C; EP0699920A3; EP0699920B1; TW307927B; DE69526162T2

Abstract

1개의 LSI 내부에서 서로 종속 접속된 3개의 클록, 즉 입력모듈과 마크로모듈과 출력모듈의 개별 테스트를 실시한다. 마크로모듈과 출력모듈 사이에 설치된 제1 멀티플렉서와, 입력모듈과 마크로모듈 사이에 설치된 제2 멀티플렉서와 제1 제어 레지스터로 제1 테스트 회로를 구성한다. 제2 테스트 회로는 제3과 제4 멀티플렉서와 제2 제어 레지스터로 위와 같이 구성된다. 복수 비트의 테스트용 입력신호를 제1 멀티플렉서로, 제1 제어 레지스터의 유지신호를 제3 멀티플렉서로 각각 공급하고, 제2 제어 레지스터의 유지신호를 테스트용 출력신호로 관측한다. 이로써, 테스트용 부가회로가 작고 부가배선이 작은 반도체 집적회로의 테스트 기술이 제공된다.

Description

테스트 가능한 블록을 갖는 반도체 집적회로

제1도는 본 발명의 제1 실시예에 관한 반도체 집적회로의 구성을 나타내는 회로도.

제2도는 본 발명의 제2 실시예에 관한 반도체 집적회로의 구성을 나타내는 회로도.

제3도는 제2도중의 스캔플립플롭의 내부구성예를 나타내는 회로도.

* 도면의 주요부분에 대한 부호 설명

11 : 입력모듈 12 : 매크로모듈

13 : 출력모듈 20 : 제1 테스트 회로

30 : 제2 테스트 회로 23, 33 : 제어 레지스터

21, 22 : 멀티플렉서 60 : 비교회로

[발명의 배경]

본 발명은 반도체 집적회로, 특히 LSI(대규모 집적회로)의 테스트 기술에 관한 것이다.

LSI의 스캔 테스트 기술이나 다이렉트 액세스 테스트 기술이 저자 W. M. Needham의 Designer's Guide to Testable ASIC Devices Ch. 5, pp. 87-124, Van Nostrand Reinhold, New York 1991에 기재되어 있다. LSI의 테스트 기술에서는 모든 블록과 모든 신호 패스를 단시간에 테스트할 수 있는 것, 테스트용 부가회로가 작은 것, 테스트용 부가배선이 작은 것, 보통 모드의 동작 속도가 그다지 저하하지 않는 것이 바람직하다.

LSI 중 하나의 블록이 조합 회로와 복수의 플립플롭을 구비하고 있는 것으로 한다. 복수의 플립플롭은 조합 회로 중의 신호패스 상에 구성하여 두고, 보통 모드에서는 각각 조합 회로중의 대응하는 신호를 유지하는 것이다. 스캔 테스트 기술에 따르면, 스캔 모드에서는 상기 복수의 플립플롭이 1개의 스캔 체인(시프트 레지스터)을 구성하도록 서로 종속 접속된다. 스캔 모드로 LSI 외부에서 1비트씩 직렬로 공급된 테스트용 입력신호는 시프트 레지스터에 유지되고, 이 유지된 신호를 조합 회로로 보낼 수 있다. 각 플립플롭은 조합 회로의 테스트 결과를 보통 모드로 수거할 수 있다. 이렇게 하여 인출된 테스트 결과는 스캔 모드로 1비트씩 직렬로 시프트 레지스터에서 출력되어 LSI 외부에서 관측된다.

LSI가 복수의 블록을 갖는 경우에는 개개의 블록 테스트를 다른 블록에서 잘라내 실행할 수 있는 것이 효율적인 테스트로서 바람직하다. 스캔 테스트 기술에 의하면, 모든 블록의 주변(입력측과 출력측)에 각각 복수의 플립플롭이 부가 배치되고, 그 모든 플립플롭이 1개의 스캔 체인을 구성하도록 배선이 부가된다. 또, 다이렉트 액세스 테스트의 기술에 의하면, 외부에서 개개의 블록에 직접 테스트 입력을 설정할 수 있고, 개개의 블록 테스트 결과를 직접 외부에서 관측할 수 있도록 복수의 멀티플렉서가 부가 배치되고, 배선이 부가된다.

복수의 블록을 갖는 LSI에서 모든 블록 주변을 통과하는 스캔 체인을 부가배치하는 스캔 테스트 기술은 테스트용 부가배선이 적은 점에서 유리하다. 그러나, 테스트 입력의 설정과 테스트 결과의 관측이 각각 1 비트마다 행해지므로, 테스트에 긴 시간이 필요한 문제가 있다. 또, 테스트용 부가회로가 큰 것, 보통 모드에서의 동작 속도 저하가 큰 것도 문제였다.

복수 블록을 갖는 LSI에서 다이렉트 엑세스 테스트 기술은 테스트 입력의 설정과 테스트 결과의 관측이 각각 복수 비트 단위로 행해지므로, 테스트 시간이 단축되는 점에서 유리하다. 그러나, 테스트용 부가배선이 많다는 문제가 있다.

[발명의 개요]

본 발명의 목적은 테스트용 부가회로가 작고 부가배선이 적은 반도체 집적회로의 테스트 기술을 제공하기 위한 것이다.

본 발명에 관한 제1 반도체 집적회로는 서로 종속 접속된 제1, 제2 및 제3블록과, 이 제1, 제2 및 제3 블록의 테스트를 실행하기 위한 테스트 유닛을 갖는 것을 전제로 한 것이다. 또한 본 발명에 관한 제2 반도체 집적회로는 제1 및 제2 블록과, 이 제1 및 제2 블록의 테스트를 실행하기 위한 테스트 유닛을 갖는 것을 전제로 한 것이다.

본 발명에 관한 제1과 제2 반도체 집적회로는 어느 것이나 서로 종속 접속된 제1, 제2 및 제3 블록과, 이 제1, 제2 및 제3 블록 테스트를 실행하기 위한 테스트 유닛을 갖는 것을 전제로 한 것이다.

제1 반도체 집적회로중의 테스트 유닛은 제2 블록과 제3 블록 사이에 제1 멀티플렉서를, 제1 블록과 제2 블록 사이에 제2 멀티플렉서를, 제2 멀티플렉서와 제2 블록 사이에 제1 제어 레지스터를, 제2 블록과 제3 블록 사이에 제3 멀티플렉서를, 제1 블록과 제2 블록 사이에 제4 멀티플렉서를, 제4 멀티플렉서와 제2 블록 사이에 제2 제어 레지스터를 각각 설치한 것이다. 제1 멀티플렉서는 이 제1 반도체 집적회로의 외부에서 공급된 테스트용 입력신호와 제2 블록 출력신호의 일부 중 한쪽을 선택하고, 이 선택한 신호를 제3 블록으로 공급한다. 제2 멀티플렉서는 제1 멀티플렉서가 선택한 신호와 제1 블록의 출력신호 일부중 한쪽을 선택한다. 제1 제어 레지스터는 제2 멀티플렉서가 선택한 신호를 클록신호에 동기하여 유지하고, 이 유지한 신호를 제2 블록으로 공급한다. 제3 멀티플렉서는 제1 제어 레지스터에 유지된 신호와 제2 블록 출력신호의 다른 일부중 한쪽을 선택하고, 이 선택한 신호를 제3 블록으로 공급한다. 제4 멀티플렉서는 제3 멀티플렉서가 선택한 신호와 제1 블록 출력신호의 다른 일부 중 한쪽을 선택한다. 제2 제어 레지스터는 제4 멀티플렉서가 선택한 신호를 상기 클록 신호에 동기하여 유지하고, 이 유지한 신호를 제2 블록으로 공급하는 것이다.

상기 제1 반도체 집적회로에 따르면, 보통 모드에서는 제1 및 제3 멀티플렉서가 제2 블록 출력신호를 선택하고, 제2 및 제4 멀티플렉서가 제1 블록 출력신호를 선택한다. 제1 테스트 모드에서는 제1 제어 레지스터와 제2 제어 레지스터가 서로 종속 접속되도록 제1 및 제3 멀티플렉서가 제2 블록 출력신호가 아닌 쪽 신호를 각각 선택하고, 제2 및 제4 멀티플렉서가 제1 블록 출력신호가 아닌 쪽 신호를 각각 선택한다. 제2 테스트모드에서는 제2 블록 출력신호가 제1 및 제2 제어 레지스터에 유지할 수 있도록, 제1 및 제3 멀티플렉서가 제2 블록 출력신호를 선택하고, 제2 및 제4 멀티플렉서가 제1 블록의 출력신호가 아닌 쪽 신호를 각각 선택한다. 이들 보통 모드, 제1 테스트 모드 및 제2 테스트 모드의 조합에 의해 개개의 블록으로 테스트 입력을 설정하는 것과 개개의 블록 테스트 결과의 관측이 모두 복수 비트 단위로 짧은 시간 안에 실행된다. 예를 들면, 제2 블록의 테스트 입력은 각각 복수 비트의 제1 부분 입력과 제2 부분 입력으로 분할되고, 제1 테스트 모드에서 2클록 사이클에서 제2 블록으로 설정된다.

제2 반도체 집적회로는 제1 블록의 테스트 결과에 대한 기대값을 나타내는 신호를 제2 블록 중의 복수의 플립플롭으로 구성된 시프트 레지스터로 스캔 인하는 것으로 한 것이다. 제2 블록 테스트는 조합 회로중 신호 패스상에 형성된 복수의 플립플롭을 이용한 스캔 테스트 기술로 실시된다. 또, 제1 블록 테스트에 앞서 제1 블록 테스트 결과의 기대값을 나타낸 신호가 제2 블록 중의 시프트 레지스터로 기대값 입력으로서 스캔 입력된다. 그리고, 제1 블록의 테스트 결과는 상기 스캔 인된 기대값 입력과 비교되고, 1비트로 압축된 비교결과가 제2 반도체 집적회로의 외부에서 관측된다. 제1 블록과 제2 블록사이에 제3 블록이 종속 접속된 경우의 제3 블록 테스트는 다이렉트 액세스 테스트 기술로 실행된다.

[실시예]

이하, 본 발명에 관한 2개의 실시예에 대해 각각 도면을 참조하여 설명하기로 한다.

제1 실시예에 관한 LSI는 각 테스트 대상인 서로 종속 접속된 제1, 제2 및 제3 블록을 갖는 것이다.

제1 실시예에 관한 LSI 중 제2 블록은 「매크로 모듈」 이라 칭하는 회로 블록이다. 매크로 모듈은 산술논리 연산유닛, 승산기, ROM(Read Only Memory), RAM(Random Access Memory)등의 기능 블록을 의미한다. 제2 블록은 논리 게이트나 플립플롭으로 구성된 다른 종류의 회로 블록이어도 좋다. 제1 블록은 이 LSI의 외부핀에서 보낸 신호를 받아, 이것을 처리하여 매크로 모듈로 공급하기 위한 회로 블록이고, 이하의 설명에서는 편의상 「입력모듈」이라 부른다. 제3 블록은 매크로 모듈의 출력신호를 받고, 이것을 처리하여 이 LSI의 외부핀으로 출력하기 위한 회로 블록이고, 이하의 설명에서는 편의상 「출력모듈」 이라 부른다.

[실시예 1]

제1도는 본 발명의 제1 실시예에 관한 LSI구성을 나타내고 있다. 제1도에서 11은 입력모듈, 12는 매크로 모듈, 13은 출력모듈, 20은 제1 테스트 회로, 30 은 제2 테스트 회로이다. 입력모듈(11)은 이 LSI의 외부핀에서 보낸 64비트의 병렬 입력신호 P-IN을 받고, 이것을 처리하여 64비트의 신호를 매크로 모듈(12)로 공급한다. 매크로 모듈(12)은 입력모듈(11)에서 공급된 64비트의 신호를 받고, 이것을 처리하여 64비트의 신호를 출력모듈(13)로 공급한다. 출력모듈(13)은 매크로 모듈(12)에서 공급된 64비트의 신호를 받고, 이것을 처리하여 64비트의 병렬 출력신호 P-OUT을 이 LSI의 외부핀으로 공급한다. 제1 및 제2 테스트 회로(20, 30)는 입력모듈(11), 매크로 모듈(12), 출력모듈(13)을 따로 테스트하기 위한 테스트 모듈을 구성하는 것이다.

제1 테스트 회로(20)는 제1 멀티플렉서(21)와, 제2 멀티플렉서(22)와, 제1 제어 레지스터(23)로 구성되어 있다. 제1 멀티플렉서(21)는 이 LSI의 외부핀에서 보낸 32비트 테스트용 입력신호 T-IN과 매크로 모듈(12)의 출력신호 반부분을 구성하는 32비트의 부분출력신호 S7 중 한쪽을 신호 S9로 선택하고, 이 선택한 신호 S9를 출력모듈(13)로 공급한다. 제2 멀티플렉서(22)는 제1 멀티플렉서(21)가 선택한 신호 S9와 입력모듈(11)의 출력신호 반부분을 구성하는 32 비트의 부분출력 신호 S1 중 한쪽을 신호 S3으로 선택한다. 제1 제어 레지스터(23)는 제2 멀티플렉서(22)가 선택한 신호 S3을 이 LSI의 외부핀에서 보낸 클록신호 CLK에 동기하여 유지하고, 유지신호 S5를 매크로 모듈(12)에 공급하도록 32개의 D플립플롭으로 구성되어 있다.

제2 테스트 회로(30)는 제3 멀티플렉서(31)와, 제4 멀티플렉서(32)와, 제2 제어 레지스터(33)로 구성되어 있다. 제3 멀티플렉서(31)는 제1 제어 레지스터(23)의 유지신호 S5와 매크로 모듈(12)의 출력신호의 다른 반부분을 구성하는 32비트의 부분출력신호 S8 중 한쪽을 신호 S10으로 선택하고, 이 선택한 신호 S10을 출력모듈(13)로 공급한다. 제4 멀티플렉서(32)는 제3 멀티플렉서(31)가 선택한 신호 S10과 입력모듈(11)의 출력신호의 다른 반부분을 구성하는 32비트의 부분 출력신호 S2 중 한쪽을 신호S4로 선택한다. 제2 제어 레지스터(33)는 제4 멀티플렉서(32)가 선택한 신호 S4를 클록신호 CLK에 동기하여 유지하고, 유지신호 S6을 매크로 모듈(12)로 공급하도록 32개의 D플립플롭으로 구성되어 있다. 제2 제어 레지스터(33)의 유지신호 S6은 32비트의 테스트용 출력신호 T-OUT로서 이 LSI의 외부핀으로 공급된다.

제1도 중 SEL1은 이 LSI와 외부핀에서 제1 및 제3 멀티플렉서(21, 31)로부터 받은 모드 선택신호이다. SEL2는 이 LSI의 외부핀에서 제2 및 제4 멀티플렉서(22, 32)로 보낸 모드 선택신호이다.

보통 모드에서는 입력모듈(11) 한쪽의 32비트 부분출력신호 S1이 제2 멀티플렉서(22)로, 입력모듈(11)의 다른 쪽 32비트 부분출력신호 S2가 제4 멀티플렉서(32)로, 매크로 모듈(12)의 한쪽 32비트 부분출력신호 S7이 제1 멀티플렉서(21)로, 매크로 모듈(12)의 다른 쪽 32비트 부분출력신호 S8이 제3 멀티플렉서(31)에 의해 각각 선택된다. 이 결과, 입력모듈(11)의 64비트 출력신호 S1, S2가 제1 및 제2 제어 레지스터(23, 33)를 통해 매크로 모듈(12)로 공급되고, 매크로 모듈(12)의 64비트 출력신호 S7, S8이 출력모듈(13)로 공급된다.

매크로 모듈(12)의 64비트 테스트 입력은 32비트의 제1 부분입력과 32비트의 제2 부분입력으로 분할되고, 2클록 사이클로 매크로 모듈(12)에 설정된다. 자세하게는, 테스트용 입력신호 T-IN으로서 이 LSI의 외부핀에서 보낸 32비트의 제1 부분입력은 제1 및 제2 멀티플렉서(21, 22)를 지나, 제1 제어 레지스터(23)에 1클록 사이클로 저장된다. 그리고, 다음의 클록 사이클에서 상기 제1 부분입력은 제3과 제4 멀티플렉서(31, 32)를 지나 제2 제어 레지스터(33)에 저장되고, 다음의 테스트용 입력신호 T-IN으로서 이 LSI의 외부핀에서 보낸 32비트의 제2 부분 입력은 제1과 제2 멀티플렉서(21, 22)를 지나 제1 제어 레지스터(23)에 저장된다. 이 결과, 제1 및 제2 부분입력으로 이루어지는 64비트의 테스트 입력이 매크로 모듈(12)에 설정된다.

매크로 모듈(12)의 64비트 테스트 결과는 32비트의 제1 부분결과와 :32비트의 제2 부분 결과로 분할되고, 2클록 사이클로 관측된다. 자세하게는 1클록 사이클에서 제1 부분결과는 제1 및 제2 멀티플렉서(21, 22)를 지나 제1 제어 래지스터(23)에, 제2 부분결과는 제3 및 제4 멀티플렉서(31, 32)를 지나 제2 제어 레지스터(33)에 각각 저장된다. 이 때, 제2 제어 레지스터(33)의 출력, 즉 테스트용 출력신호 T-OUT로부터 제2 부분결과가 이 LSI의 외부핀에서 관측된다. 그리고, 다음의 클록 사이클에서 제1 부분결과는 제3 및 제4 멀티플렉서(31, 32)를 지나 제2 제어 레지스터(33)에 저장되고, 이 제2 제어 레지스터(33)의 출력에서 제1 부분 결과가 이 LSI의 외부핀에서 관측된다.

입력모들(11)로는 이 LSI의 외부핀에서 직접 64비트의 병렬 입력신호 P-IN이 테스트 입력으로 설정된다. 입력모듈(11)의 64비트 테스트 결과는 32비트의 제1 부분결과와 32비트의 제2 부분결과로 분할되고, 2클록 사이클로 관측된다. 자세하게는 1클록 사이클에서 제1 부분결과는 제2 멀티플렉서(22)를 지나 제1 제어 레지스터(23)에, 제2 부분결과는 제4 멀티플렉서(32)를 지나 제2 제어 레지스터(33)에 각각 저장된다. 이 때, 제2 제어 레지스터(33)의 출력 즉, 테스트용 출력신호 T-OUT에서 제2 부분결과가 이 LSI의 외부핀에서 관측된다. 그리고, 다음의 멀티플렉서에서 제1 부분결과는 제3 및 제4의 멀티플렉서(31, 32)를 지나 제2 제어 레지스터(33)에 저장되고, 이 제2 제어 레지스터(33)의 출력에서 나온 제1 부분결과가 LSI의 외부핀에서 관측된다.

출력모듈(13)의 64비트 테스트 입력은 32비트의 제1 부분입력과 32비트의 제2 부분입력으로 분할되어 출력모듈(13)에 설정된다. 자세하게는 테스트용 입력 신호 T-IN으로서 이 LSI의 외부핀에서 보낸 32비트의 제1 부분입력은 제1 및 제2 멀티플렉서(21, 22)를 지나 제1 제어 레지스터(23)에 1 클록 사이클로 저장된다. 이 제1 제어 레지스터(23)에 저장된 제1 부분입력은 제3 멀티플렉서(31)를 통해 출력모듈(13)로 공급된다. 다음 테스트용 입력신호 T-IN으로 이 LSI의 외부핀에서 32비트의 제2 부분입력을 보내면, 이 보낸 제2 부분입력은 제1 멀티플렉서(21)를 통해 출력모듈(13)로 공급된다. 이 때, 제1 제어 레지스터(23)는 제1 부분 입력을 저장한 채이다. 이 결과, 제1과 제2 부분입력으로 이루어지는 64비트의 테스트 입력이 출력모듈(13)에 설정된다. 출력모듈(13)의 테스트 결과는 64비트의 병렬 출력신호 P-OUT로부터 이 LSI의 외부핀에서 직접 관측된다.

이상과 같이, 본 실시예에 의하면 입력모듈(11), 매크로 모듈(12)과 출력모듈(13) 각각의 모듈로 테스트 입력을 설정하고 각각의 모듈의 테스트 결과를 관측하는 것이 각각 32비트 단위 또는 64비트 단위로 실행된다. 따라서, 종래 스캔 테스트 기술에 비해 테스트 시간이 큰 폭으로 단축된다. 또, 종래 스캔 테스트 기술에 의하면 매크로 모듈(12)과 출력모듈(13) 사이에 설치되는 64개의 D플립플롭이 본 실시예에 따르면 2개의 멀티플렉서(21, 31)로 치환되는 결과, 테스트용 부가회로가 삭감되고, 보통 모드의 동작속도의 저하가 억제된다. 더구나, 종래의 다이렉트 액세스 테스트 기술을 채용하는 경우에는 매크로 모듈(12)의 테스트 입력 설정용의 64개의 배선과, 출력 모듈(13)의 테스트 입력 설정용의 64개의 배선과, 입력모듈(11)의 테스트 결과 관측용의 64개의 배선과, 매크로 모듈(12)의 테스트 결과 관측용의 64개의 배선을 포함한 적어도 256개의 부가배선이 필요하나, 본 실시예에 의하면 외부로부터 테스트용 입력신호(T-IN)를 제1 멀티플렉서(21)로 공급하기 위한 32개의 배선과, 제1 멀티플렉서(21)에 의해 선택된 신호 S9를 제2 멀티플렉서(22)로 공급하기 위한 32개의 배선과, 제3 멀티플렉서(31)에 의해 선택된 신호(S10)를 제4 멀티플렉서(32)로 공급하기 위한 32개의 배선과, 제2 제어 레지스터(33)의 유지신호(S6)를 테스트용 출력신호(T-OUT)로서 외부로 공급하기 위한 32개의 배선과, 모드 선택신호(SEL1, SEL2) 및 클록신호(CLK)의 공급을 위한 3개의 배선으로 되는 합계 163개의 배선을 통상의 배선에 부가하면 되고 테스트용 부가 배선이 큰 폭으로 삭감된다.

또, 2개의 테스트 회로(20, 30)를 갖는 제1도의 구성은 3개 이상의 테스트 회로를 갖는 구성으로 변형할 수 있다. 또, 입력모듈(11), 매크로 모듈(12)과 출력모듈(13) 각각의 입력신호와 출력신호의 비트수는 64로 한정되지 않고 임의로 할 수 있다.

[실시예 2]

제2도는 본 발명의 제2 실시예에 관한 LSI의 구성을 나타내고 있다. 제2도에서 11은 입력모듈, 12는 매크로 모듈, 13은 출력모듈, 41은 제1 멀티플렉서, 42는 제2 멀티플렉서이다. 입력모듈(11)은 이 LSI의 외부핀에서 받은 병렬 입력신호 P-IN에서 3비트의 출력신호 S21을 생성한다. 제1 멀티플렉서(41)는 이 LSI의 외부핀에서 받은 3비트 테스트용 입력신호 T-IN과 입력모듈(11) 3비트의 출력신호 S21 중 한쪽을 신호 S22로 선택하고, 이 선택한 신호 S22를 매크로 모듈(12)로 공급한다. 매크로 모듈(12)은 복수 비트의 신호 S23을 출력모듈(13)로 공급하고, 출력모듈(13)은 복수비트 신호 S24를 출력한다. 제2 멀티플렉서(42)는 매크로 모듈(12)의 출력신호 S23과 출력모듈(13)의 출력신호 S24 중 한쪽을 선택하고, 선택한 신호를 병렬 출력신호 P-OUT로 하여 이 LSI의 외부핀으로 공급한다. SEL3과 SEL5는 LSI의 외부핀에서 공급되는 모드 선택신호이고, SEL3은 제1 멀티플렉서(41)로, SEL5는 제2 멀티플렉서(42)로 각각 제공된다.

출력모듈(13)은 조합 회로(51)와 이 LSI의 외부핀에서 클록신호 CLK와 모드 선택신호 SEL4를 공통으로 공급받는 3개의 스캔 플립플롭(52, 53, 54)을 구비하고 있다. 3개의 스캔 플립플롭(52, 53, 54)은 조합 회로(51) 중 신호패스상에 조합되고, 보통 모드에서는 각각 조합 회로(51) 중 대응하는 신호를 클록신호 CLK에 동기하여 유지하는 것이다. 스캔모드에서는 3개의 스캔 플립플롭(52, 53, 54)이 하나의 스캔 체인(시프트 레지스터)을 구성하도록 서로 종속 접속된다. 스캔 모드에서 이 LSI 외부핀에서 1비트씩 직렬로 공급된 스캔 인 신호 S-IN은 클록신호 CLK에 동기하여 시프트 레지스터에 유지되고, 이 유지된 신호가 조합 회로(51)에 제공된다. 3개의 스캔 플립플롭(52, 53, 54)은 각각 조합 회로(51)의 테스트 결과를 보통 모드로 수거할 수 있다. 이렇게 하여 수거된 테스트 결과는 스캔 모드에서 클록신호CLK에 동기하여 1비트씩 직렬로 스캔 아웃 신호 S-OUT로서 시프트 레지스터에서 출력되고, 이 LSI의 외부핀에서 관측된다.

제3도는 1개의 스캔 플립플롭(52)의 내부구성을 나타내고 있다. 스캔 플립플롭(52)은 1비트의 포트 A와 1비트의 포트 B를 갖는 멀티플렉서(57)와, 이 멀티플렉서(57)의 출력을 받는 D플립플롭(58)으로 구성되어 있다. 다른 2개의 스캔 플립플롭(53, 54)의 내부구성도 제3도와 같다.

제2도 중 60은 제1 멀티플렉서(41)가 선택한 3비트 신호 S22와 출력모듈(13) 중 3개의 스캔 플립플롭(52, 53, 54)에서 공급된 3비트의 신호를 비교하여 1비트의 테스트용 출력 신호 T-OUT를 이 LSI의 외부핀으로 공급하도록, 3개의 배타적 OR게이트(61, 62, 63)와 OR게이트(64)로 구성된 비교회로이다. 제1 및 제2 멀티플렉서(41, 42)와, 출력모듈(13) 중 3개의 스캔 플립플롭(52, 53, 54)으로 구성된 시프트 레지스터와, 비교회로(60)는 입력모듈(11), 매크로 모듈(12)과 출력모듈(13)의 개별 테스트를 실행하기 위한 테스트 유닛을 구성하고 있다.

보통 모드에서는 입력모듈(11)의 출력신호 S21은 제1 멀티플렉서(41)에 의해, 출력모듈(13)의 출력신호 S24는 제2 멀티플렉서(42)에 의해 각각 선택된다. 출력모듈(13) 중 3개의 스캔 플립플롭(52, 53, 54)은 각각 조합회로(51) 중 신호패스상에 조합된 D플립플롭으로 동작하도록, 조합회로(51) 중 대응하는 신호를 클록신호 CLK에 동기하여 유지한다.

출력모듈(13)의 테스트는 3개의 스캔 플립플롭(52, 53, 54)으로 구성된 시프트 레지스터를 이용한 스캔 테스트 기술로 실시된다. 매크로 모듈(12)의 테스트는 제1 및 제2 멀티플렉서(41, 42)를 이용한 다이렉트 액세스 테스트 기술로 실시된다.

입력모듈(11)의 테스트는 아래와 같이 실시된다. 우선, 입력모듈(11)의 테스트에 앞서, 이 입력모듈(11)의 테스트 결과 기대값을 나타낸 3비트의 데이터 신호가 출력모듈(13) 중 3개의 스캔 플립플롭(52, 53, 54)으로 구성된 시프트 레지스터에 3 클록 사이클로 설정된다. 이 때, 데이터 신호는 스캔 인 신호 S-IN으로 클록신호 CLK에 동기하여 1비트씩 직렬로 시프트 레지스터로 공급된다. 그리고, 이 LSI의 외부핀에서 직접 병렬 입력신호 P-IN이 입력모듈(11)에 테스트 입력으로 설정되고, 이 입력모듈(11)의 테스트 결과가 제1 멀티플렉서(41)를 통해 비교회로(60)에 공급된다. 비교회로(60)는 입력모듈(11)의 3비트 테스트 결과와 3개의 스캔 플립플롭(52, 53, 54)에서 공급된 3비트의 데이터 신호를 비교하고, 1비트의 테스트용 출력신호 T-OUT를 출력한다. 이 테스트용 출력신호 T-OUT는 입력모듈(11)의 1비트로 압축된 테스트 결과로서 이 LSI의 외부핀으로 관측된다. 입력모듈(11)의 내부 구성 정보를 받으면, 이 입력모듈(11)의 내부 고장을 검출하기 위해 받아야 할 테스트 입력 패턴과 이 입력모듈(11)의 테스트 결과의 기대값을 나타낸 데이터 신호 패턴은 공지의 검사계열 생성 알고리즘으로 쉽게 얻을 수 있다. 편저 D.K. Pradhen 의 FAULT-TOLERANT COMPUTING : Theory and Techniques, vol. 1, Ch, pp. 1-94, Prentice-Hall, 1986에 검사계열 생성 알고리즘의 예가 기재되어 있다.

이상과 같이 본 실시예에 의하면, 입력모듈(11)의 테스트 결과를 1비트 테스트용 출력신호 T-OUT로 압축하였으므로, 종래 다이렉트 액세스 테스트의 기술에 비해 테스트 결과 관측을 위한 부가 배선이 삭감된다. 더욱이, 출력모듈(13)에 내장된 3개의 스캔 플립플롭(52, 53, 54)을 이 출력모듈(13)의 테스트를 위한 스캔 인신호 S-IN의 유지와, 입력모듈(11)의 테스트 기대값을 나타낸 스캔 인 신호 S-IN의 유지에 겸용하였으므로, 테스트용 부가회로가 삭감된다. 또, 종래 스캔 테스트 기술의 비교에서는 본 실시예에 의하면 입력모듈(11)과 매크로 모듈(12) 사이와 매크로 모듈(12)과 출력모듈(13) 사이에 각각 플립플롭을 설치할 필요가 전혀 없으므로, 테스트 시간이 단축되고, 테스트용 부가회로가 삭감되고, 보통 모드의 동작속도 저하가 억제되는 이점을 얻을 수 있다.

더욱이, 제2 멀티플렉서(42)의 설치를 생략하고, 매크로 모듈(12)과 출력모듈(13) 사이에 매크로 모듈(12)의 테스트 결과를 스캔방식으로 관측하기 위한 복수 플립플롭을 설치해도 좋다. 또, 입력모듈(11)의 출력신호 즉, 매크로 모듈(12)의 입력신호 비트수는 3으로 한정되지 않고 임의로 할 수 있다.

Claims

서로 종속 접속된 제1, 제2와 제3 블록과, 이 제1, 제2와 제3 블록 테스트를 실행하기 위한 테스트 유닛을 갖는 반도체 집적회로에 있어서, 상기 테스트 유닛은, 상기 반도체 집적회로의 외부에서 공급된 테스트용 입력신호와 상기 제2 블록 출력신호의 일부 중 한쪽을 선택하고, 이 선택한 신호를 상기 제3 블록으로 공급하기 위한 제1 멀티플렉서와, 상기 제1 멀티플렉서가 선택한 신호와 상기 제1 블록의 출력신호 일부 중 한쪽을 선택하기 위한 제2 멀티플렉서와, 상기 제2 멀티플렉서가 선택한 신호를 클록신호에 동기하여 유지하고, 이 유지한 신호를 상기 제2 블록으로 공급하기 위한 제1 제어 레지스터와, 상기 제1 제어 레지스터에 유지된 신호와 상기 제2 블록 출력신호의 다른 일부 중 한쪽을 선택하고, 이 선택한 신호를 상기 제3 블록으로 공급하기 위한 제3 멀티플렉서와, 상기 제3 멀티플렉서가 선택한 신호와 상기 제1 블록 출력신호의 다른 일부 중 한쪽을 선택하기 위한 제4 멀티플렉서와, 상기 제4 멀티플렉서가 선택한 신호를 상기 클록신호에 동기하여 유지하고, 이 유지한 신호를 상기 제2 블록으로 공급하기 위한 제2 제어 레지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
제1 및 제2 블록과, 이 제1 및 제2 블록의 테스트를 실행하기 위한 테스트 유닛을 갖는 반도체 집적회로에 있어서, 상기 제2 블록은, 조합 회로와, 보통 모드에서는 각각 상기 조합 회로 중 대응하는 신호를 유지하도록 클록신호에 동기하여 동작하는 복수의 플립플롭을 구비하고, 상기 시프트 레지스터는 상기 조합회로의 테스트용의 입력신호로서 상기 조합 회로로 공급될 제1 스캔 인 신호를 유지하는 기능과, 상기 테스트 유닛으로 상기 제1 블록의 테스트 결과의 기대치로서 공급될 제2 스캔 인 신호를 유지하는 기능을 가지며, 상기 제1 및 제2 스캔 인 신호는 상기 테스트 모드에서 상기 반도체 집적 회로의 외부핀으로서의 상기 클록신호에 동기하여 상기 시프트 레지스터로 입력되고, 상기 테스트 유닛은, 상기 제1 블록의 테스트용 입력신호를 상기 제1 블록으로 공급하기 위한 수단과, 상기 시프트 레지스터에 유지된 스캔 인 신호와 상기 제1 블록의 출력신호를 비교하고, 이 양신호가 일치하는지의 여부를 나타내는 출력신호를 생성하기 위한 비교회로를 구비한 것을 특징으로 하는 반도체 집적회로.
제2항에 있어서, 상기 반도체 집적회로는 상기 제1 블록과 상기 제2 블록 사이에 종속된 제3 블록을 추가로 구비하고, 상기 테스트 유닛은, 상기 제3 블록의 테스트용 입력신호와 상기 제1 블록의 출력신호 중 한쪽을 선택하고, 이 선택한 신호를 제3 블록으로 공급하기 위한 제1 멀티플렉서를 추가로 구비한 것을 특징으로 하는 반도체 집적회로.
제3항에 있어서, 상기 테스트 유닛은, 상기 제2 블록의 출력신호와 상기 제3 블록의 출력신호중 어느 한쪽을 선택하고, 이 선택한 신호를 외부로 출력하기 위한 제2 멀티플렉서를 추가로 구비한 것을 특징으로 하는 반도체 집적회로.