DE60223043T2 - Elektronischer schaltkreis und testverfahren - Google Patents

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Description

  • Die Erfindung bezieht sich auf einen elektronischen Schaltkreis und ein Verfahren zum Testen eines solchen elektronischen Schaltkreises.
  • Konventionell wird das Testen von elektronischen Schaltkreisen durchgeführt unter Verwendung von Grenz-Abtast-Schaltkreisanordnungen. Grenz-Abtast-Schaltkreisanordnungen erfordern jedoch die Verwendung von integrierten Schaltkreisen mit festgeschalteten Test-Pins, was nicht immer erwünscht ist.
  • Die PCT-Patentanmeldung Nr. WO 99/39218 beschreibt einen integrierten Schaltkreis, der das Testen von Schaltkreisen vorsieht ohne festgeschaltete Test-Kontakte zu verwenden, oder wenigstens weniger Test-Kontakte zu verwenden als für das Grenz-Abtast-Testen erforderlich (hier wird „Kontakte" als allgemeiner Begriff für jede Anschlussstelle verwendet, mit der der integrierte Schaltkreis mit äußeren Schaltkreisen verbunden werden kann, einschließlich beispielsweise Pins, Kontaktlager etc.).
  • Dieser bekannte integrierte Schaltkreis kann in einen Testmodus gewechselt werden, in welchem er auf einen Schaltkreis wechselt, der eine besondere Relation zwischen Signalen an seinen Eingabe- und Ausgabe-Kontakten realisiert. Diese besondere Relation ist ausgebildet, eine vollständige Gruppe von Fehlern in den Verbindungen zu und von dem integrierten Schaltkreis an den Ausgabekontakten beobachtbar zu machen, indem über diese Verbindungen eine Reihe von Eingabesignalen in den integrierten Schaltkreis eingespeist werden.
  • Bevorzugterweise beinhaltet die Gruppe von beobachtbaren Fehlern Fehler aufgrund „Feststehens" oder „UND"-Fehlern. Um auf solche Fehler zu testen, muss die besondere Relation so sein, dass für einige mögliche Eingabesignalwerte eine beobachtbare Abweichung von dem erwarteten fehlerfreien Signal an einer Ausgabe existiert, wenn das Signal an einem Eingabekontakt oder einer Verbindung von einem Ausgabekontakt an einem logischen Level feststeht, oder wenn sich sein logischer Level nicht unabhängig von dem der Signale auf anderen Eingabekontakten oder Verbindungen von den Ausgabekontakten ändert. Um diese Gruppe beobachtbar zu machen, offenbart WO 99/39218 die Verwendung von besonderen Relationen, welche die Erforderungen erfüllen, dass
    • (1) das Eingabesignal jedes Kontakts die Ausgabesignale von mindestens einem der Ausgabekontakte beeinflussen sollte,
    • (2) das Ausgabesignal auf jedem Ausgabekontakt als das „Exklusive-ODER" der Signale auf zwei oder mehr der Eingabekontakte variieren muss,
    • (3) die Ausgabesignale auf keinen zwei der Ausgabekontakten nur auf den Eingabesignalen von denselben Eingabekontakten abhängen sollten.
  • Diese Eingabe-/Ausgaberelation kann realisiert sein über eine Gruppe von untereinander verbundenen Exklusiv-ODER-Gates, oder über die Verwendung eines einfachen Speichers, der über Signale von den Eingabekontakten angesprochen wird, und dessen Datenausgaben zu den Ausgabekontakten des integrierten Schaltkreises im Testmodus gekoppelt sind. Dies ermöglicht es, die Verbindungen zu dem integrierten Schaltkreis zu testen, nachdem der integrierte Schaltkreis in einen elektronischen Schaltkreis montiert wurde, indem Treiber von anderen Schaltkreisen in dem elektronischen Schaltkreis verwendet werden, um Signale zu den Eingabekontakten einzuspeisen und die resultierende Antwort aus den Ausgabekontakten mit den anderen Schaltkreisen auszulesen.
  • Diese Technik sieht jedoch nicht die Möglichkeit vor, dass einige der Kontakte des integrierten Schaltkreises entweder als Eingabe oder als Ausgabe fungieren können, abhängig von dem elektronischen Schaltkreis, in den der integrierte Schaltkreis integriert ist. Dies ist beispielsweise der Fall mit Speichern, in welchen die Datenwortgröße anpassbar ist im Austausch mit Adressenbreite. Wenn eine größere Wortgröße verwendet wird, werden einige der Bits von jedem Wort auf Kontakten ausgegeben, die als Adresskontakte dienen, wenn eine große Anzahl von Worten mit kleiner Größe verwendet wird. In diesem Fall treiben einige der elektronischen Schaltkreise, in die der integrierte Schaltkreis integriert sein kann, die fraglichen Kontakte und andere dieser elektronischen Schaltkreise lesen lediglich Signale von diesen Kontakten aus. Wieder ein anderer elektronischer Schaltkreis kann jedoch nicht in der Lage sein, die Kontakte zu treiben zu einer Zeit, wenn der elektronische Schaltkreis andere Ausgaben des integrierten Schaltkreises ausliest (wenn der redefinierbare Kontakt beispielsweise als eine der Dateneingaben/-ausgaben eines Speichers verwendet wird).
  • In Schaltkreisen, wo der redefinierbare Kontakt als Ausgabe verwendet wird, sollte er als solcher von dem Testrasterkonverter verwendet werden, um einen vollständigen Test sicherzustellen, aber in Schaltkreisen, die den redefinierbaren Kontakt nicht als Ausgabe verwenden, können die Signale an den redefinierbaren Kontakt nicht beobachtet werden. Daher ist die Gruppe der Beobachtungen unvollständig und damit können einige Fehler in den Verbindungen unbeobachtbar bleiben in einigen elektronischen Schaltkreisen.
  • Das US-Patent US 5,155,733 offenbart eine Anordnung zum Testen digitaler Schaltkreisvorrichtungen mit bidirektionalen Ausgaben. Die Pins der digitalen Schaltkreise sind sequentiell angeordnet und in eine oder mehr Gruppen gruppiert, mit bidirektionalen Pins, die als Ausgabegins behandelt werden. Zu jedem der Pins einer Gruppe wird eine testunterstützende Schaltkreisanordnung hinzugefügt. Das Verhalten der testunterstützenden Schaltkreisanordnung während des Tests erleichtert die Bestimmung des korrekten Verhaltens der Pins in der Gruppe.
  • Unter anderem ist es ein Ziel der vorliegenden Erfindung, einen einzelnen integrierten Schaltkreis bereitzustellen, der das Testen von Verbindungen zu dem integrierten Schaltkreis erleichtert, sowohl wenn er in elektronischen Schaltungen verwendet wird, in welchen ein redefinierbarer Kontakt des integrierten Schaltkreises als Eingabe dient, als auch wenn der integrierte Schaltkreis in einem elektronischen Schaltkreis verwendet wird, indem der redefinierbare Kontakt als Ausgabekontakt während des Tests dient.
  • Die Erfindung sieht einen integrierten Schaltkreis gemäß Anspruch 1 vor. Dieser integrierte Schaltkreis sieht eine erste und zweite Eingabe-Ausgabe-Relation im Testmodus vor, wobei eine Relation in Abhängigkeit von der Schaltkreiskonfiguration ausgewählt wird. Die erste Eingabe-Ausgabe-Relation verwendet den redefinierbaren Kontakt als Eingabekontakt und die zweite Relation verwendet den redefinierbaren Kontakt als Ausgabekontakt. Die Relationen sind so ausgewählt, um das Testen von Fehlern aufgrund Feststehens und Kreuz-Verbindung unter Verwendung des redefinierbaren Kontakts als Eingabekontakt und Ausgabekontakt entsprechend zu ermöglichen.
  • Das heißt, jede der Relationen ist so, dass, für einige mögliche Signalwerte, die zu den Eingaben der Relation über die Verbindungen eingespeist werden können, eine beobachtbare Abweichung von dem erwarteten fehlerfreien Signal an der Verbindung von einer Ausgabe existiert, wenn das Signal an einem Eingabekontakt oder einer Verbindung von einem Ausgabekontakt an einem logischen Level feststeht, oder wenn der logische Level dieses Signals sich nicht unabhängig von dem der Signale auf anderen Eingabe- oder Ausgabekontakten verändert.
  • Es wird zu verstehen gegeben, dass der Anspruch auch die Situation abdeckt, wo der redefinierbare Kontakt einer von einer Vielzahl von redefinierbaren Kontakten ist, und die Eingabe-/Ausgabe-Relationen die Testbarkeit mit dieser Vielzahl, die als Eingabe oder Ausgabe entsprechend verwendet werden, vorsieht.
  • In einer Ausführungsform des integrierten Schaltkreises gemäß der Erfindung ist der Testrasterkonverter realisiert mit einer Gruppe von Exklusiv-ODER-Gates, welche dazu dienen, sowohl Eingabe- als auch Ausgaberelationen zu realisieren, wobei zwischen den implementierten Relationen gewechselt wird über eine steuerbare/regelbare Kopplung, wie einen Dreizustands-Treiber, der in Abhängigkeit von der Schaltkreiskonfiguration freigegeben wird. So wird Testbarkeit realisiert mit einer kleinen Menge von Schaltkreisanordnungen.
  • Bevorzugterweise, erfüllt der Testrasterkonverter die Bedingungen, dass
    • 1) jedes Eingabesignal, sowohl redefinierbare Eingaben und nicht redefinierbare Eingaben, mindestens ein nicht redefinierbares Ausgabesignal beeinflussen sollte,
    • 2) jede Ausgabe ein Signal haben sollte, das zumindest davon abhängt, ob es einen Unterschied zwischen zweien der Signale von nicht redefinierbaren Eingaben gibt,
    • 3) keine zwei Ausgaben ein Signal haben sollten, das auf die gleiche Weise von Signalen von den nicht redefinierbaren Eingaben abhängt,
    • 4) kein redefinierbares Ausgabesignal von dem redefinierbaren Eingabesignal abhängen sollte, zu dem es redefiniert sein könnte.
  • In einer anderen Ausführungsform ist der Testrasterkonverter über zwei Sub-Konverter realisiert, von denen einer ausgewählt ist, die Ausgabesignale, in Abhängigkeit von der Schaltkreiskonfiguration auszuliefern.
  • Diese und andere Ziele und vorteilhafte Aspekte des Schaltkreises und des Verfahrens gemäß der Erfindung werden detaillierter beschrieben unter Verwendung der folgenden Figuren.
  • 1 zeigt einen Teil eines elektronischen Schaltkreises;
  • 2 zeigt einen integrierten Schaltkreis;
  • 3 zeigt einen Testrasterkonverter;
  • 4 zeigt einen anderen Testrasterkonverter;
  • 5 zeigt noch einen anderen Testrasterkonverter.
  • 1 zeigt einen Teil eines elektronischen Schaltkreises, der einen ersten, zweiten und dritten integrierten Schaltkreis 10, 12, 14 umfasst. Der elektronische Schaltkreis hat eine Testschnittstelle TST/TDI/TDO, die mit dem ersten und dritten integrierten Schaltkreis 10, 14 verbunden ist. Der zweite integrierte Schaltkreis 12 hat binäre Logikeingaben 16 und binäre Logikausgaben 18, die mit dem ersten und dritten integrierten Schaltkreis 10, 14 entsprechend gekoppelt sind. Der Kontakt 17 des zweiten integrierten Schaltkreises 12 für eine der Eingaben 16 ist separat angegeben. Der zweite Schaltkreis 12 hat eine Konfigurationsauswahleingabe 13 zu einer Versorgungsspannung Vss gekoppelt. In einem Beispiel kann der zweite integrierte Schaltkreis 12 ein Flashspeicher sein, mit Adresseingaben 16 und Dateneingaben/-ausgaben 18. Es wird zu verstehen gegeben, dass 1 nur einen vereinfachten Teil des elektronischen Schaltkreises zeigt: In der Praxis können mehr unterschiedliche Verbindungen zwischen den integrierten Schaltkreisen 10, 12, 14 vorhanden sein und viel mehr integrierte Schaltkreise können in dem elektronischen Schaltkreis vorhanden sein, inklusive beispielsweise Zwischen-Treiber zwischen dem zweiten integrierten Schaltkreis 12 und dem ersten oder dritten integrierten Schaltkreis 10, 14. Bevorzugterweise umfasst der elektronische Schaltkreis eine bedruckte Leiterplatte, auf der die integrierten Schaltkreise 10, 12, 14 montiert sind.
  • Im Betrieb versorgt der erste integrierte Schaltkreis 10 den zweiten integrierten Schaltkreis 12 mit Signalen, wie Adresssignalen, und der zweite integrierte Schaltkreis 12 versorgt den dritten integrierten Schaltkreis 14 mit Signalen, wie Datensignalen. Der Kontakt 17 des zweiten integrierten Schaltkreises 12 hat eine definierbare Funktion. In dem elektronischen Schaltkreis von 1 dient er dazu, eine Eingabe zu verbinden, aber in anderen Schaltkreisen (nicht gezeigt) dient er dazu, eine Ausgabe zu verbinden. Die Auswahl zwischen Eingabe- und Ausgabebetrieb wird über die Spannung an der Konfigurationsauswahleingabe 13 vorgenommen. (Die externe Eingabe 13 ist nur ein Beispiel dafür, wie die Konfiguration ausgewählt werden kann. Beispielsweise kann auch eine Eingabe verwendet werden, die zu Vss oder einer anderen internen Stromversorgung Vdd kontaktiert ist, oder auf einen Chip über eine auslösbare Sicherung oder einen Leiter, der nur in Versionen des integrierten Schaltkreises für eine besondere Konfiguration beinhaltet ist, verbunden ist).
  • In dem Beispiel eines Flashspeichers, kann der Speicher beispielsweise als ein Speicher mit N Adressen mit 16-Bit-Worten, und ein Speicher mit 2N Adressen mit 8-Bit-Worten konfigurierbar sein. Der Kontakt 17 dient als eine Daten-Bit-Ausgabe in der 16-Bit-Wort-Konfiguration, und dient als eine Adressen-Bit-Eingabe in der 8-Bit-Wort-Konfiguration. Es ist ersichtlich, dass das Zeigen eines redefinierbaren Kontakts 17 lediglich ein Beispiel ist. In der Praxis können viel mehr solcher redefinierbaren Kontakte vorhanden sein. Beispielsweise werden, wenn ein Speicher Konfigurationen für N Adressen von 8 Bits und 8N Adressen von 1 Bit hat, drei der Datenbitausgaben der 8-Bit-Wort-Konfiguration als Adresseingaben von der 1-Bit-Wort-Konfiguration verwendet werden.
  • Der elektronische Schaltkreis kann in einem normalen Modus und in einem Testmodus betrieben werden. Im Testmodus werden Testsignale auf den ersten und dritten integrierten Schaltkreis 10, 14 geschrieben und ausgelesen. Der zweite integrierte Schaltkreis 12 hat jedoch keine Kontakte für eine Testschnittstelle. Um das Testen der Verbindungen 16, 18 zu und von dem zweiten integrierten Schaltkreis zu ermöglichen, müssen besondere Maßnahmen ergriffen werden.
  • 2 zeigt eine Ausführungsform des integrierten Schaltkreises 12. Der integrierte Schaltkreis 12 beinhaltet einen funktionalen Schaltkreis 20, einen Testrasterkonverter 22, einen Multiplexer 24, einen Dreizustands-Treiber 26 und einen Modus-Wechsel-Schaltkreis 28. Die Eingaben 16 sind zu dem funktionalen Schaltkreis 20 und dem Testrasterkonverter 22 gekoppelt. Der funktionale Schaltkreis 20 und der Testrasterkonverter 22 sind über den Multiplexer 24 zu den Ausgaben 18 gekoppelt. Ein Modus-Wechsel-Schaltkreis 28 erhält einige der Eingaben 16 und hat eine Ausgabe zu der Steuer-/Regeleingabe des Multiplexers 24 gekoppelt. Der Dreizustands-Treiber 26 ist zwischen eine der Ausgaben des Multiplexers 24 und den redefinierbaren Kontakt 17 gekoppelt. Die Konfigurationsauswahleingabe 13 ist zu einer Steuer-/Regeleingabe des Dreizustands-Treibers 26 und zu dem funktionalen Schaltkreis 20 gekoppelt. Der Dreizustands-Treiber 26 dient zur Steuerung/Regelung, ob oder ob nicht eine Treiberkopplung zum redefinierbaren Kontakt 17 existiert. Ein ähnliches Ergebnis kann mit vielen anderen Schaltkreisen erzielt werden, wie beispielsweise einem Schalter, der in Abhängigkeit von der Konfiguration geöffnet oder geschlossen ist.
  • Im Betrieb des normalen Betriebsmodus gibt der Moduswechselschaltkreis 28 ein Steuer-/Regelsignal an den Multiplexer 24, um Ausgabesignale von dem funktionalen Schaltkreis 20 an die Ausgaben 18 und den Dreizustands-Treiber 26 weiterzugeben. Der funktionale Schaltkreis 20 verwendet Eingabesignale von den Eingaben 16 als Eingabe. Ein Signal von der Konfigurationswahleingabe 13 bestimmt, ob der funktionale Schaltkreis 20 das Signal vom Kontakt 17 als Eingabe verwendet und ob eine Ausgabe 21 der funktionalen Einheit 20 als Ausgabe verwendet wird. Das Signal von Ausgabe 21 wird vom Multiplexer 24 an den Dreizustands-Treiber 26 weitergegeben. In der in 1 gezeigten Konfiguration gibt der Dreizustands-Treiber 26 dieses Signal nicht zu Kontakt 17 weiter. Wenn ein anderes Signal auf die Konfigurationsauswahleingabe 13 angewendet wird, versorgt der Dreizustands-Treiber 26 jedoch den Kontakt 17 mit dem Ausgabesignal von dem funktionalen Schaltkreis 20.
  • Der Schaltkreis 12 wird beispielsweise beim Einschalten in den Testmodus gebracht oder durch Anwendung einer normalerweise verbotenen Signalsequenz auf die Eingaben 16. Es ist nicht relevant für die Erfindung, welche Bedingungen verwendet werden, um in den Testmodus zu wechseln. Der Moduswechselschaltkreis 28 detektiert diese Bedingungen und gibt in Antwort Signale aus, die den Testmodus anzeigen. In diesem Modus gibt der Multiplexer 24 Ausgabesignale von dem Testrasterkonverter 22 zu den Ausgaben 18 und zu dem Dreizustands-Treiber 26 weiter. Wie im normalen Betriebsmodus, bestimmt das Signal an der Konfigurationsauswahleingabe 13, ob der Dreizustands-Treiber 26 den Kontakt 17 mit dem Ausgabesignal von dem Testschaltkreis 20 versorgt.
  • Der Testrasterkonverter 22 ist ausgebildet, um die Verbindungen zu und von dem integrierten Schaltkreis 12 auf Fehler aufgrund „Feststehens" und Kreuz-Verbindung zu testen. Ein Fehler aufgrund „Feststehens" ist ein Fehler, der eine Eingabe oder eine Ausgabe veranlasst, auf einem festen logischen Level zu bleiben, beispielsweise aufgrund eines Kurzschlusses zwischen einer Stromversorgungsverbindung und der Eingabe oder der Ausgabe. Ein Fehler aufgrund Kreuz-Verbindung ist ein Fehler, der es für die Signale auf zwei Eingaben, zwei Ausgaben oder einer Eingabe und einer Ausgabe unmöglich macht, eine bestimmte Kombination von Werten anzunehmen. Dies tritt beispielsweise auf, wenn die beiden Eingaben, Ausgaben oder Eingabe und Ausgabe in leitendem Kontakt stehen.
  • Während des Tests wird eine Reihe von Testsignalen von dem ersten integrierten Schaltkreis 10 auf den zweiten integrierten Schaltkreis 12 angewendet und die Ausgabesignale von dem zweiten integrierten Schaltkreis 12 in den zweiten integrierten Schaltkreis gelesen. Bevorzugterweise werden die Testsignale in den ersten integrierten Schaltkreis 10 transportiert und die resultierenden Ausgabesignale von dem dritten Schaltkreis 14 über die Testschnittstelle TST/TDI/TDO ausgelesen.
  • Fehler werden durch die Detektion von Abweichung zwischen den beobachteten, resultierenden Ausgabesignalen und den Ausgabesignalen, die auftreten sollten auf der Basis der Eingabe-/Ausgabe-Relation des Testrasterkonverters 22, detektiert. Die Eingabe-Ausgabe-Relation des Testrasterkonverters 22 ist ausgebildet, um es zu ermöglichen, alle möglichen Fehler aufgrund Feststehens und Kreuz-Verbindung in den Verbindungen zwischen dem zweiten integrierten Schaltkreis 12 und dem ersten und dritten integrierten Schaltkreis 10, 14 zu detektieren.
  • In Abwesenheit der Möglichkeit, alle Eingabe-/Ausgabe-Funktionen des redefinierbaren Kontakts 17 zu redefinieren, wird dies realisiert, wenn die Eingabe-Ausgabe-Relation drei Bedingungen erfüllt:
    • 1) Jedes Eingabesignal sollte mindestens ein Ausgabesignal beeinflussen.
    • 2) Jedes Ausgabesignal sollte mindestens davon abhängen, ob ein Unterschied zwischen zwei der Eingabesignale besteht.
    • 3) Keine zwei Ausgabesignale sollten auf die gleiche Weise von den Eingabesignalen abhängen.
  • Viele Schaltkreise erfüllen diese Bedingungen. Ein einfacher Weg, einen solchen Schaltkreis zu entwerfen, ist, eine Gruppe von Eingaben zu jeder Ausgabe zu bestimmen, so dass jede Gruppe zwei Eingaben enthält, die Gruppen für keine zwei Ausgaben identisch sind und jede Eingabe zumindest zu einer Gruppe gehört. Dann sind die Anforderungen realisiert durch einen Schaltkreis mit einem entsprechenden Sub-Schaltkreis für jede Gruppe, der die Exklusiv-ODER der Eingaben von der Gruppe berechnet und die Ergebnisse an die der Gruppe zugeordnete Ausgabe einspeist.
  • Um einen redefinierbaren Kontakt zu unterstützen, sind weitere Maßnahmen erforderlich. 3 zeigt eine erste Ausführungsform des Testrasterkonverters 22, um einen redefinierbaren Kontakt zu unterstützen. Der Konverter 22 umfasst einen Multiplexer 30 und einen Lesespeicher 32. Die Eingaben des Konverters 22 sind zu den Adresseingaben des Speichers 32 gekoppelt. Eine Eingabe 36 des redefinierbaren Kontakts 17 (nicht gezeigt) ist über eine erste Eingabe des Multiplexers 30 zu einer Adresseingabe gekoppelt. Eine zweite Eingabe des Multiplexers 30 ist zu einem vorgegebenen logischen Level Vss gekoppelt. Eine Konfigurationsauswahleingabe 34 ist zu einer Steuer-/Regeleingabe des Konverters 22 und zu einer Adresseingabe des Speichers 32 gekoppelt.
  • Im Betrieb speichert der Speicher 32 zwei Eingabe-/Ausgabe-Relationen, eine für jede mögliche Konfiguration des redefinierbaren Kontakts 17. Eine erste der Eingabe-/Ausgabe-Relationen erfüllt die Bedingungen zur Erfüllung der Testbarkeit, mit N = 8 Eingaben und M = 4 Ausgaben, die zweite der Relationen erfüllt die Bedingungen zur Testbarkeit mit N – 1 = 7 Eingaben und M + 1 = 5 Ausgaben. Ein Konfi gurationsausgabesignal von der Konfigurationsauswahleingabe 34 wählt aus, welche der Eingabe-/Ausgabe-Relationen verwendet wird, um die Ausgabesignale des Speichers zu bestimmen. In der Konfiguration, wo der redefinierbare Kontakt als Eingabe dient, wird das Signal vom redefinierbaren Kontakt 17 über den Multiplexer 30 zu der Adresseingabe des Speichers 32 eingespeist. In der Konfiguration, wo der redefinierbare Kontakt als Ausgabe dient, ersetzt ein vorgegebenes Signal Vss das Signal von dem redefinierbaren Kontakt als Adresssignal.
  • Es ist ersichtlich, dass anstelle des Lesespeichers 32 andere Schaltkreise zur Realisierung der erforderlichen Eingabe-/Ausgabe-Relation verwendet werden können, wie eine festgeschaltete Logik oder eine Gruppe von untereinander verbundenen Exklusiv-ODER-Gates. Auf den Multiplexer 30 kann verzichtet werden (Speicher 32 wird nur von dem Signal von Eingabe 34 versorgt), wenn die Ausgabe des Speichers 32 nicht von der Eingabe 34 abhängt, wenn die Konfiguration zum Testen von N – 1 Eingaben ausgewählt ist.
  • 4 zeigt eine andere Ausführungsform des Konverters 22 zur Realisierung der Testbarkeit von redefinierbaren Kontakten. Der Konverter 22 umfasst einen ersten und zweiten Subkonverter 40, 42 und einen Multiplexer. Die Eingaben des integrierten Schaltkreises sind zu beiden Subkonvertern gekoppelt, die Eingabe 46 des redefinierbaren Kontakts 17 (nicht gezeigt) ist nur zu dem ersten Subkonverter 40 gekoppelt. Die Eingabe-/Ausgabe-Relationen der beiden Subkonverter 40, 42 sind ausgebildet, um die Erforderungen zu erfüllen, um das Testen auf Fehler in den Verbindungen zu dem integrierten Schaltkreis zu ermöglichen, jeder in einer entsprechenden der Konfigurationen des redefinierbaren Kontakts 17. Der erste Subkonverter 40 ist ausgebildet für N(= 8) Eingaben und M(= 4) Ausgaben und der zweite Subkonverter 42 ist ausgebildet für N – 1 Eingaben und M + 1 Ausgaben. Die Ausgaben von beiden Subkonvertern 40, 42 sind zu den Eingaben des Multiplexers 44 gekoppelt. Der erste Subkonverter 40 hat eine Ausgabe weniger als der zweite Subkonverter 42. Der Multiplexer 44 wird mit einem vorgegebenen Signal Vss anstelle dieser Ausgabe versorgt. Die Ausgabe des Multiplexers 44 stellt die Ausgabe des Konverters 22 dar.
  • Im Betrieb steuert/regelt ein Konfigurationsauswahlsignal von einer Konfigurationsauswahleingabe 48 den Multiplexer 44 so, dass die Ausgabe des ersten Subkonverters 40 (versorgt mit dem vorgegebenen Signal) oder des zweiten Sub konverters 42 an die Ausgabe des Konverters 22 weitergegeben wird, in Abhängigkeit von der Konfiguration.
  • 5 zeigt noch eine andere Ausführungsform des Konverters 50 (in dieser Ausführungsform mit einer größeren Zahl von Eingaben) mit Eingabe 54 und Ausgabe 56 für einen redefinierbaren Kontakt 17 (nicht dargestellt). In dieser Ausführungsform realisiert eine Gruppe von Exklusiv-ODER-Gates 52a–i die erforderliche Eingabe-/Ausgabe-Relation für beide Konfigurationen. Daher ist dieser Schaltkreis ein Multifunktionskonverter. Um die Erfordernisse für beide Konfigurationen zu erfüllen, ist ein solcher Multifunktionskonverter ausgebildet mit einer Eingabe-Ausgabe-Relation, die modifizierte Erfordernisse erfüllt:
    • 1) jedes Eingabesignal, sowohl von redefinierbaren Eingaben 54 als auch nicht redefinierbaren Eingaben 58, sollte zumindest ein nicht redefinierbares Ausgabesignal 59 beeinflussen,
    • 2) jede Ausgabe 56, 59 sollte zumindest ein Signal haben, das davon abhängt, ob ein Unterschied zwischen zweien der Signale der nicht redefinierbaren Eingaben 58 vorliegt,
    • 3) keine zwei Ausgaben 56, 59 sollten ein Signal haben, dass auf dieselbe Weise von Signalen von den nicht redefinierbaren Eingaben 58 abhängt,
    • 4) kein redefinierbares Ausgabesignal 56 sollte von der redefinierbaren Eingabe 54 abhängen, zu welcher es redefiniert sein könnte.
  • Letztere Bedingung verhindert, dass der Schaltkreis Speichereffekte aufweist. Im Betrieb realisiert ein solcher Schaltkreis die erforderliche Eingabe-/Ausgabe-Relation, welche das Testen für Fehler in den Verbindungen zu dem integrierten Schaltkreis in beiden Konfigurationen ermöglicht. Nur ein Dreizustands-Treiber 26 ist erforderlich, um die Konfiguration zu wechseln. Testen ist auch möglich, wenn Bedingung 4) nicht erfüllt ist, aber ein solches Testen involviert das Feststellen des Speicherzustands des Testrasterkonverters als Teil des Testens und ist daher komplizierter.
  • Viele Schaltkreise erfüllen diese Erfordernisse. Ein einfacher Weg, solche Schaltkreise zu entwerfen, ist es, entsprechende Gruppen von Eingaben den Ausgaben zuzuordnen und die der Gruppe zugeordnete Ausgabe von den Exklusiv-ODER der Eingaben von jeder Gruppe zu versorgen. Jede Gruppe sollte zumindest zwei nicht redefinierbare Eingaben enthalten, keine zwei Gruppen sollten identisch sein bis auf ihre redefinierbaren Eingaben, jede Eingabe sollte zu mindestens einer Gruppe gehören, und keine redefinierbaren Eingaben sollten nicht zu der Gruppe der redefinierbaren Ausgabe gehören, zu welcher sie redefiniert sein können.
  • 5 zeigt einen Schaltkreis, der diese Erforderungen erfüllt. Die Ausgabe eines Exklusiv-ODER-Schaltkreises (oder äquivalent ein Exklusiv-nicht-ODER) hängt von der logischen Differenz zwischen ihren Eingabesignalen ab. Es ist einfach zu sehen, dass jede Ausgabe 56, 59 von der Ausgabe eines Exklusiv-ODER nicht-redefinierbarer Eingaben 58 abhängt, dass jede Eingabe 54, 56 wenigstens eine nicht redefinierbare Ausgabe 59 beeinflusst und dass keine zwei Ausgaben die gleiche Abhängigkeit von den Eingaben haben. Es ist ersichtlich, dass der in 5 gezeigte Schaltkreis nur ein Beispiel eines Schaltkreises ist, der verwendet werden kann, um die Erfordernisse zu erfüllen.
  • Es ist weiterhin ersichtlich, dass die Anzahl von Eingaben und Ausgaben, sowohl der redefinierbaren Art als auch der nicht redefinierbaren Art wie in den Figuren gezeigt, nur beispielsweise ausgewählt wurden. Ohne von der Erfindung abzuweichen, können andere Anzahlen ausgewählt werden.

Claims (11)

  1. Integrierter Schaltkreis, der zwischen einem normalen Betriebsmodus und einem Testmodus schaltbar ist, und Eingabekontakte (16), Ausgabekontakte (18) und einen redefinierbaren Kontakt (17), der eine in Abhängigkeit von einer Schaltkreiskonfiguration ausgewählte Eingabe- oder Ausgabefunktion hat, besitzt, wobei der Schaltkreis umfasst: einen funktionalen Schaltkreis (20) und einen Testrasterkonverter (22), die beide zwischen die Eingabekontakte (16), die Ausgabekontakte (18) und den redefinierbaren Kontakt (17) gekoppelt sind; wobei der funktionale Schaltkreis und der Testrasterkonverter (22) die Ausgabekontakte (18) und, abhängig von der Schaltkreiskonfiguration, den redefinierbaren Kontakt (17) im funktionalen Modus und entsprechend im Testmodus steuern, dadurch gekennzeichnet, dass: der Testrasterkonverter (22) ausgebildet ist, um eine erste und zweite Relation zwischen Signalen an den Eingabekontakten (16) und den Ausgabekontakten (18) bereitzustellen, wobei die erste Relation ausgewählt ist, um das Testen von Fehlern aufgrund Feststehens und Kreuz-Verbindung unter Verwendung des redefinierbaren Kontakts (17) als Eingabekontakt zu ermöglichen und die zweite Relation ausgewählt ist, um das Testen von Fehlern aufgrund Feststehens und Kreuz-Verbindung unter Verwendung des redefinierbaren Kontakts als Ausgabekontakt zu ermöglichen, und die Verwendung des redefinierbaren Kontakts von der Schaltkreiskonfiguration abhängt.
  2. Integrierter Schaltkreis nach Anspruch 1, umfassend eine steuer-/regelbare Kopplung (26), die durch die Schaltkreiskonfiguration freigegeben oder gesperrt ist, wobei der Testrasterkonverter (22) über die steuer-/regelbare Kopplung (26) erste Eingaben zu den Eingabekontakten gekoppelt hat, erste Ausgaben zu den Ausgabekontakten gekoppelt hat, eine zweite Eingabe zu dem redefinierbaren Kontakt (17) gekoppelt hat und eine zweite Ausgabe zu dem redefinierbaren Kontakt (17) gekoppelt hat.
  3. Integrierter Schaltkreis gemäß Anspruch 2, wobei der Testrasterkonverter eine Kollektion von Exklusiv-ODER und/oder Exklusiv-NICHT-ODER- /ODER-Schaltkreisen (52a–j) umfasst, die zwischen den ersten und zweiten Eingaben und den ersten und zweiten Ausgaben gekoppelt sind, so dass das Signal bei jeder Ausgabe von einem Exklusiv-ODER von Signalen von einer entsprechenden Gruppe von ersten und zweiten Eingaben abhängt, wobei jede Gruppe zumindest zwei der Eingabekontakte enthält, keine zwei Gruppen identisch oder bis auf die zweite Eingabe identisch sind, und jede der ersten und zweiten Eingaben zumindest zu einer dieser Gruppen gehört.
  4. Integrierter Schaltkreis gemäß Anspruch 4, wobei die der zweiten Ausgabe zugeordnete Gruppe nicht die zweite Eingabe enthält.
  5. Integrierter Schaltkreis gemäß Anspruch 3, umfassend einen ersten und zweiten Subkonverter (40, 42) und einen Multiplexer (44), wobei der erste und zweite Subkonverter (40, 42) jeweils die entsprechende erste und zweite Eingabe-/Ausgaberelation besitzen, und die Ausgaben des ersten und zweiten Subkonverters (40, 42) zu den Ausgabekontakten und der Eingabe der steuer-/regelbaren Kopplung gekoppelt sind, Eingaben des ersten Subkonverters (40) zu den Eingabekontakten und dem redefinierbaren Kontakt (17) gekoppelt sind, und Eingaben des zweiten Subkonverters (42) zu den Eingabekontakten gekoppelt sind.
  6. Elektronischer Schaltkreis, umfassend: – einen integrierten Schaltkreis (12) wie in Anspruch 1 beansprucht; – einen oder mehrere weitere integrierte Schaltkreise (10, 14) mit ersten und zweiten Kontakten und einer Testschnittstelle zum Schreiben und Lesen von Testdaten zu den entsprechenden ersten Kontakten und zweiten Kontakten; und – Verbindungen zwischen den ersten Kontakten und den Eingabekontakten (16) des zweiten integrierten Schaltkreises (12), zwischen den zweiten Kontakten und den Ausgabekontakten (18) des zweiten integrierten Schaltkreises (12) und zwischen dem redefinierbaren Kontakt (17) des zweiten integrierten Schaltkreises (12) und des ersten oder des zweiten Kontakts.
  7. Elektronischer Schaltkreis gemäß Anspruch 6, umfassend eine steuer-/regelbare Kopplung, die von der Schaltkreiskonfiguration freigegeben oder gesperrt ist, wobei der Testrasterkonverter über die steuer-/regelbare Kopplung (26) erste Eingaben, die zu den Eingabekontakten (16) gekoppelt sind, erste Ausgaben, die zu den Ausgabekontakten gekoppelt sind, eine zweite Eingabe, die zu dem redefinierbaren Kontakt (17) gekoppelt ist und eine zweite Ausgabe, die zu dem redefinierbaren Kontakt (17) gekoppelt ist, besitzt.
  8. Elektronischer Schaltkreis gemäß Anspruch 7, wobei der Testrasterkonverter eine Kollektion von Exklusiv-ODER und/oder Exklusiv-NICHT-ODER-Schaltkreisen (52a–j) umfasst, gekoppelt zwischen den ersten und zweiten Eingaben und den ersten und zweiten Ausgaben, so dass das Signal bei jeder Ausgabe von einem Exklusiv-ODER von Signalen von einer entsprechenden Gruppe der ersten und zweiten Eingaben abhängt, wobei jede Gruppe zumindest zwei der Eingabekontakte enthält, keine zwei Gruppen identisch oder bis auf den zweiten Kontakt identisch sind, und jede der ersten und zweiten Eingaben zumindest zu einer der Gruppen gehören.
  9. Elektronischer Schaltkreis gemäß Anspruch 8, wobei: – die der zweiten Ausgabe zugeordnete Gruppe nicht die zweite Eingabe enthält.
  10. Elektronischer Schaltkreis gemäß Anspruch 7, umfassend einen ersten und zweiten Subkonverter (40, 42) und einen Multiplexer (44), wobei der erste und zweite Subkonverter (40, 42) jeweils die entsprechende erste und zweite Eingabe-/Ausgaberelation besitzen, und Ausgaben des ersten und zweiten Subkonverters zu den Ausgabekontakten und der Eingabe der steuer-/regelbaren Kopplung gekoppelt sind, Eingaben des ersten Subkonverters zu den Eingabekontakten und dem redefinierbaren Kontakt gekoppelt sind, und Eingaben des zweiten Subkonverters zu den Eingabekontakten gekoppelt sind.
  11. Verfahren zum Testen eines elektronischen Schaltkreises, der einen integrierten Schaltkreis (12) umfasst, der zwischen einem normalen Betriebs modus und einem Testmodus schaltbar ist, und der integrierte Schaltkreis (12) Eingabekontakte (16), Ausgabekontakte (18), und einen redefinierbaren Kontakt (17), der eine in Abhängigkeit von einer Schaltkreiskonfiguration ausgewählte Eingabe- oder Ausgabefunktion hat, umfasst, und der integrierte Schaltkreis (12) ausgebildet ist, um im Testmodus eine erste und zweite Relation zwischen Signalen an den Eingabekontakten (16) und den Ausgabekontakten (18) bereitzustellen, wobei die erste Relation ausgewählt ist, um das Testen von Fehlern aufgrund Feststehens und Kreuz-Verbindung unter Verwendung des redefinierbaren Kontakts (17) als Eingabekontakt zu ermöglichen, und die zweite Relation ausgewählt ist, um das Testen von Fehlern aufgrund Feststehens und Kreuz-Verbindung unter Verwendung des redefinierbaren Kontakts als Ausgabekontakt zu ermöglichen, wobei die Verwendung des redefinierbaren Kontakts von der Schaltkreiskonfiguration abhängt; wobei die Verfahren umfasst – Schalten des integrierten Schaltkreises (12) zwischen der ersten und zweiten Relation; – Aufbringen eines Satzes von aufeinanderfolgenden Eingabesignalen auf die Eingabekontakte (16) und, abhängig von der Schaltkreiskonfiguration, auf den redefinierbaren Kontakt (18), so dass, wenn der integrierte Schaltkreis (12) ohne Fehler verbunden ist, jede Eingabe und Ausgabe alle möglichen logischen Werte in dem Satz der Eingabesignale mit ihren resultierenden Ausgabesignalen annimmt und jede Differenz zwischen Signalen bei jedem Eingabepaar, jedem Ausgabepaar und jedem Paar, das aus sowohl einer Eingabe und einer Ausgabe besteht, alle möglichen logischen Werte in dem Satz der Eingabesignale mit ihren resultierenden Ausgabesignalen annimmt; – Beobachten der Ausgabesignale in Antwort auf die Eingabesignale – Bestimmen, ob Abweichungen von den Ausgabesignalen existieren, die auftreten sollten, wenn der integrierte Schaltkreis ohne Fehler verbunden ist.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6971045B1 (en) * 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
JP3901151B2 (ja) * 2003-12-25 2007-04-04 セイコーエプソン株式会社 ドライバic並びにドライバic及び出力装置の検査方法
US7685483B1 (en) * 2005-06-20 2010-03-23 Lattice Semiconductor Corporation Design features for testing integrated circuits
CN100417098C (zh) * 2005-08-04 2008-09-03 上海华为技术有限公司 E1/t1连接错误检测方法
DE102010002460A1 (de) * 2010-03-01 2011-09-01 Robert Bosch Gmbh Verfahren zum Testen eines integrierten Schaltkreises
FR3051285B1 (fr) * 2016-05-13 2018-05-18 Zodiac Aerotechnics Circuit electronique a fonctions modifiables

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658225A (en) * 1984-07-05 1987-04-14 Hewlett-Packard Company Amplitude insensitive delay lines in a transversal filter
US4703484A (en) * 1985-12-19 1987-10-27 Harris Corporation Programmable integrated circuit fault detection apparatus
EP0358376B1 (de) 1988-09-07 1995-02-22 Texas Instruments Incorporated Integrierte Prüfschaltung
US5392297A (en) * 1989-04-18 1995-02-21 Vlsi Technology, Inc. Method for automatic isolation of functional blocks within integrated circuits
US5155733A (en) * 1990-12-26 1992-10-13 Ag Communication Systems Corporation Arrangement for testing digital circuit devices having bidirectional outputs
US5481471A (en) * 1992-12-18 1996-01-02 Hughes Aircraft Company Mixed signal integrated circuit architecture and test methodology
TW307927B (de) * 1994-08-29 1997-06-11 Matsushita Electric Ind Co Ltd
JPH08147110A (ja) * 1994-11-18 1996-06-07 Sony Corp データ記録媒体管理方法、データ記録媒体管理装置およびデータ記録媒体
JP3673027B2 (ja) * 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
US6087968A (en) * 1997-04-16 2000-07-11 U.S. Philips Corporation Analog to digital converter comprising an asynchronous sigma delta modulator and decimating digital filter
KR100574119B1 (ko) 1998-02-02 2006-04-25 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 회로와, 제 1 및 제 2 전자 회로간의 상호접속부들을 테스트하는 방법
US6378090B1 (en) 1998-04-24 2002-04-23 Texas Instruments Incorporated Hierarchical test access port architecture for electronic circuits including embedded core having built-in test access port
US6499125B1 (en) * 1998-11-24 2002-12-24 Matsushita Electric Industrial Co., Ltd. Method for inserting test circuit and method for converting test data
US6456961B1 (en) * 1999-04-30 2002-09-24 Srinivas Patil Method and apparatus for creating testable circuit designs having embedded cores
DE10066260B4 (de) 1999-04-30 2013-11-14 Fujitsu Semiconductor Ltd. Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte
JP3483130B2 (ja) * 1999-11-29 2004-01-06 松下電器産業株式会社 集積回路の検査方法

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Publication number Publication date
TWI223094B (en) 2004-11-01
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