CN1101552C - 具有可测试部件块的半导体集成电路 - Google Patents

Abstract

分别对一个LSI内部相互串联连接的3个程序块(即输入组件、宏组件及输出组件)进行测试。由宏组件及输出组件之间增设的第1多路转换器、输入组件与宏组件之间增设的第2多路转换器及第1控制寄存器构成第1测试电路。第2测试电路由第3、第4多路转换器及第2控制寄存器同样构成。将多比特的测试用输入信号供给第1多路转换器、第1控制寄存器所保持的信号供给第3多路转换器，以第2控制寄存器保持的信号作测试用信号进行观测。

Description

具有可测试部件块的半导体集成电路

本发明涉及半导体集成电路，特别涉及LSI(大规模集成电路)的测试技术。

LSI的扫描测试技术及直接存取测试技术在作者W.M.Necd-ham的“Desingner’s Guide to Testable ASIC Device”，Ch.5，pp87-124，Van Nostrand Reinhold，New York 1991中已有记载。关于LSI测试技术，希望最好在短时间内可测试全部部件块及全部信号通路、测试用的附加电路最好是小的、测试用的附加布线最好是少的、而操作速度不应低于通常模式的操作速度。

假定，LSI中的一个部件块(block)具备组合电路及多个触发电路。把多个触发电路编排在组合电路中的信号通路上，在通常模式中应该保持各自对应组合电路中的信号。根据扫描测试技术，在扫描模式中，把前述多个触发电路互相串联连接，构成一个扫描链(移位寄存器)。按扫描模式，把从LSI外部每1比特连续提供的测试用的输入信号保持在移位寄存器内，将该保持的信号供给组合电路。各触发电路可按通常模式把组合电路的测试结果取入。按扫描模式每1比特串行地从移位寄存器输出这样取入的测试结果，在LSI外部进行观测。

在LSI有多个部件块的场合，最好能把各个部件块的测试与其余部件块分开，进行高效率的测试。根据扫描测试技术，在全部部件块***(输入侧及输出侧)各自附加配置多个触发电路，给这些触发电路附加布线而构成一个扫描链。另外，根据直接存取测试技术，可以直接从外部为各个部件块设定测试输入，且直接在外部观测各个部件块的测试结果，为此要附加配置多个多路转换器，且要附加布线。

利用组合电路中信号通路上编排的多个触发电路的扫描测试技术的优点是测试用的附加电路小、且测试用的附加布线少。可是，在测试对象的部件块中混合有多个与脉冲信号上升沿同步操作型(正沿型)触发电路及多个与部件块信号下降沿同步操作型(负沿型)触发电路的场合，测试信号往往不能正确地扫描输入。作为其解决办法，在特开平2-21897号公报所记载的技术中，将正沿型的所有触发电路定位在负沿型的所有触发电路后面而构成扫描链。可是，这存在着扫描链的构成自由度显著低的问题。

所谓的在有多个部件块的LSI中附加配置沿全部部件块的***排列的扫描链的扫描测试技术，其优点是在测试用的附加布线少。可是，因为测试输入的设定及测试结果的观测要每1比特地分别进行，故存在需要长的测试时间的问题。另外，还有测试用的附加电路大、在通常模式中操作速度大为下降的问题。

在有多个部件块的LSI中的直接存取技术，测试输入的设定及测试结果的观测各自按多比特单位进行，在缩短测试时间这一点上是有利的。可是，却有测试用附加布线多的问题。

本发明的目的在于提供一种测试用的附加电路小且附加布线少的半导体集成电路测试技术。

本发明的半导体集成电路是以具有相互串联连接的第1、第2和第3部件块以及用于测试该第1、第2及第3部件块的测试单元为前提的。

第1半导体集成电路中的测试单元使第1多路转换器介于第2部件块与第3部件块之间、使第2多路转换器介于第1部件块与第2部件块之间、使第1控制寄存器介于第2多路转换器与第2部件块之间、使第3多路转换器介于第2部件块与第3部件块之间、使第4多路转换器介于第1部件块与第2部件块之间、并使第2控制寄存器介于第4多路转换器与第2部件块之间。第1多路转换器在从该第1半导体集成电路外供给的测试用的输入信号和第2部件块的输出信号之一部分中选择出一种信号，再把该选定的信号供给第3部件块。第2多路转换器从被第1多路转换器选定的信号及第1部件块的输出信号之一部分中选择一种信号。第1控制寄存器使被第2多路转换器选定的信号与时钟信号保持同步，且把该保持的信号供给第2部件块。第3多路转换器从第1控制寄存器中所保持的信号与第2部件块的输出信号的另一部分中选择一种信号，且把该选定的信号供给第3部件块。第4多路转换器从被第3多路转换器选定的信号与第1部件块的输出信号的另一部分中选择一种信号。第2控制寄存器使被第4多路转换器选定的信号与前述的时钟信号保持同步，且将该保持的信号供给第2部件块。

根据上述第1半导体集成电路，按通常模式，第1及第3多路转换器选择第2部件块的输出信号，第2及第4多路转换器选择第1部件块的输出信号。在第1测试模式中，第1控制寄存器与第2控制寄存器相互串联连接，使第1及第3多路转换器各自选择非第2部件块的输出信号的那一部分信号，第2及第4多路转换器各自选择非第1部件块的输出信号的那一部分信号。按第2测试模式，第1及第3多路转换器选择第2部件块的输出信号，第2及第4多路转换器各自选择非第1部件块的输出信号的那一部分信号，以使第2部件块输出信号能保持在第1及第2控制寄存器中。通过通常模式、第1测试模式以及第2测试模式的组合，对各个部件块的测试输入进行设定和对各个部件块的测试结果进行观测都可在短时间内以多比特单位进行。例如，将第2部件块的测试输入分成各个多比特的第1部分输入与第2部分输入，在第1测试模式中，在两个时钟周围中由第2部件块设定。

第2半导体集成电路将表示第1部件块测试结果的预期值的信号扫描输入到由第3部件块中的多个触发电路构成的移位寄存器。第3部件块的测试是以采用编排在组合电路中的信号通路上的多个触发电路的扫描测试技术来实施的。另外，在测试第1部件块之前，将表示该第1部件块的测试结果的预期值的信号作为预期值扫描输入到第3部件块中的移位寄存器。然后，再把第1部件块的测试结果与前述的扫描输入的预期值输入相比较，可在该第2半导体集成电路外部观测压缩为1比特的比较结果。可以采用直接存取测试技术来实施第2部件块的测试。

在一个部件块中混合有正沿型的触发电路与负沿型的触发电路的场合，根据本发明的第3半导体集成电路的结构要使测试模式中构成一个扫描链(移位寄存器)的全部触发电路作为单一型的触发电路操作来构成。

图1是表示根据本发明第1实施例的半导体集成电路结构的电路图。

图2是表示根据本发明第2实施例的半导体集成电路结构的电路图。

图3是表示图2中的扫描触发电路内部结构例的电路图。

图4是表示根据本发明第3实施例的半导体集成电路结构的电路图。

图5是表示根据本发明第4实施例的半导体集成电路结构的电路图。

下面，参照各自附图说明根据本发明的4个实施例。

根据第1实施例的LSI应该具有作为各个测试对象的相互串联连接的第1、第2及第3程序块。第2实施例的LSI也是相同的。第3及第4实施例的LSI应分别至少有一个测试对象部件块。

第1实施例的LSI中的第2部件块是称作“宏组件”的电路块。宏组件是指算述逻辑运算单元、乘法器、ROM(只读存储器)、RAM(随机存取存储器)等功能块。第2部件块是由逻辑门及触发电路构成的其它种类电路块也行。第1部件块是用来接收并处理由该LSI外部引线送来的信号、再将其供给宏组件的电路块，在以下说明中，为方便起见称作“输入组件”。第3部件块是用于接收并处理宏组件的输出信号、再将其输出到该LSI外部引线的电路块，在以下说明中为方便起见称作“输出组件”。

(实施例1)

图1表示本发明第1实施例的LSI的结构。图1中，标号11是输入组件、12是宏组件、13是输出组件、20是第1测试电路、30是第2测试电路。输入组件11接收并处理由该LSI外部引线送来的64比特并行输入信号P-IN，再将64比特信号供给宏组件12。宏组件12接收并处理由输入组件11供给的64比特信号，将64比特信号供给输出组件13。输出组件13接收由宏组件12供给的64比特信号，经过处理后将64比特的并行输出信号P-OUT供给该LSI的外部引线第1及第2测试电路20、30是为对输入组件11、宏组件12及输出组件13一个个进行测试的测试单元构成的。

第1测试电路20由第1多路转换器21、第2多路转换器22及第1控制寄存器23构成。第1多路转换器21从由该LSI外部引线送来的32比特测试用的输入信号T-IN与由宏组件12的输出信号一半构成的32比特部分输出信号S7之中选择一种作为S9信号，再将该选定的信号S9供给输出组件13。第2多路转换器22从被第1多路转换器21选定的信号S9与由输入组件11的输出信号的一半构成的32比特的部分输出信号S1之中选择一种作为信号S3。第1控制寄存器23由32个D触发器构成，以使由第2多路转换器22选定的信号S3与由该LSI外部引线送来的时钟信号CLK保持同步，再将所保持的信号S5供给宏组件12。

第2测试电路30由第3多路转换器31、第4多路转换器32及第2控制寄存器33构成。第3多路转换器31从第1控制寄存器23的保持信号S5与由宏组件12的输出信号的另一半构成的32比特的部分输出信号S8中选择一种作为信号S10，再将该选定的信号S10供给输出组件13。第4多路转换器32从被第3多路转换器31选定的信号S10与由输入组件11的输出信号的另一半构成的32比特的部分输出信号S2中选择一种作为信号S4。第2控制寄存器33由32个D触发器构成，以使被第4多路转换器选定的信号S4与时钟信号CLK保持同步，再将所保持的信号S6供给宏组件12。以第2控制寄存器33的保持信号S6作为32比特的测试用的输出信号供给该LSI的外部引线。

图1中的SEL1是来自该LSI外部引线送给第1、第3多路转换器21、31的模式选择信号。SEL2是来自该LSI外部引线送给第2、第4多路转换器22、32的模式选择信号。

按通常模式，输入组件11一边的32比特部分输出信号S1被第2多路转换器22选择；输入组件11另一边的32比特部分输出信号S2被第4多路转换器32选择；宏组件12的一边的32比特部分输出信号S7被第1多路转换器21选择；宏组件12另一边的32比特部分输出信号S8被第3多路转换器31选择。其结果，输入组件11的64比特的输出信号S1、S2经过第1及第2控制寄存器23、33供给宏组件12，宏组件12的64比特的输出信号S7、S8供给输出组件13。

宏组件12的64比特的测试输入被分成32比特的第1部分输入与32比特的第2部分输入，由宏组件12按两个时钟周期设定。详细地讲，作为测试用的输入信号T-IN，从该LSI外部引线送来的32比特的第1部分输入经过第1及第2多路转换器21、22，在1个时钟周期内寄存在第1控制寄存器23中。然后，在下一时钟周期，使上述第1部分输入经过第3及第4多路转换器31、32寄存在第2控制寄存器33中，而且作为下一个测试用的输入信号T-IN，从该LSI外部引线送来的32比特的第2部分输入，经过第1及第2多路转换器21、22寄存在第1控制寄存器23内。其结果，由第1及第2部分输入构成的64比特的测试输入成为由宏组件12所设定。

宏组件12的64比特的测试结果被分割成32比特的第1部分结果及32比特的第2部分结果，在两个时钟周期内进行观测。详细地讲，在1个时钟周期内，第1部分结果经过第1及第2多路转换器21、22寄存于第1控制寄存器23，第2部分结果，经过第3及第4多路转换器31、32寄存于第2控制寄存器33内。此时，可在该LSI外部引线上观测来自第2控制寄存器33的输出(即测试用的输出信号T-OUT)的第2部分结果。然后在下一时钟周期，使第1部分结果经过第3及第4多路转换器31、32寄存于第2控制寄存器33，在该LSI的外部引线上观测来自该第2控制寄存器33输出的第1部分结果。

将从该LSI的外部引线直接送至输入组件11的64比特并行输入信号P-IN设定为测试输入。将输入组件11的64比特的测试结果分割成32比特的第1部分结果与32比特的第2部分结果，在2个时钟周期内进行观测。详细地讲，在1个时钟周期内，将第1部分结果经过第2多路转换器22寄存于第1控制寄存器23；而将第2部分结果经过第4多路转换器32寄存于第2控制寄存器33。此时，在该LSI的外部引线上观测第2控制寄存器33的输出(即来自测试用的输出信号T-OUT)的第2部分结果。然后，在下一时钟周期内，使第1部分结果经过第3及第4多路转换器31、32寄存于第2控制寄存器33，在该LSI的外部引线上观测来自该第2控制寄存器33的输出的第1部分结果。

输出组件13的64比特测试输入被分为32比特的第1部分输入与32比特的第2部分输入，由输出组件13设定。详细地讲，作为测试用输入信号T-IN的由该LSI的外部引线送来的32比特的第1部分输入，经过第1及第2多路转换器21、22，在1个时钟周期内寄存于第1控制寄存器23。该第1控制寄存器23寄存的第1部分输入，经过第3多路转换器31供给输出组件13。作为下一个测试用的输入信号T-IN的由该LSI的外部引线送来32比特的第2部分输入后，该送来的第2部分输入经过第1多路转换器21供给输出组件13。此时，将第1部分输入原封不动地寄存于第1控制寄存器23。其结果，将由第1及第2部分输入构成的64比特的测试输入变成被输出组件13所设定的结果。根据64比特的并行输出信号P-OUT在该LSI的外部引线上直接观测输出组件13的测试结果。

通过以上说明，根据本发明，对输入组件11、宏组件12及输出组件13等各个组件的测试输入的设定及对各个组件的测试结果的观测可以分别按32比特为单位或按64比特为单位进行。因而，与常规的扫描测试技术相比，大大的缩短了测试时间。另外，根据常规的扫描测试技术，将设置在宏组件12与输出组件13之间的64个D触发器置换成根据本实施例的两个多路转换器21、31之结果，是削减了测试用的附加电路，且在通常模式中抑制了动作速度的低下。而且，若根据常规的直接存取技术，64比特的测试用输入信号是必要的，但是在本实施例中，该比特数减半，使测试用的附加布线大大减少。

再有，有两个测试电路20、30的图1的结构可以变为有3个以上的测试电路的结构。另外，输入组件11、宏组件12及输出组件13的各个输入信号及输出信号的比特数不限于64，可以是任意的。

(实施例2)

图2表示本发明第2实施例的LSI的结构。在图2中，标号11是输入组件，12是大型组件，13是输出组件，41是第1多路转换器，42是第2多路转换器。输入组件11根据该LSI的外部引线送来的并行输入信号P-IN生成3比特的输出信号S21。第1多路转换器41从该LSI的外部引线送来的3比特测试用输入信号T-IN与输入组件11的3比特输出信号S21中选择一种作为信号S22，再将该选定的信号S22供给宏组件12。宏组件12将多比特的信号S23供给输出组件13，输出组件13输出多比特的信号S24。第2多路转换器42从宏组件12的输出信号S23与输出组件13的输出信号S24中选择一种信号，再把该选定的信号作为并行输出信号P-OUT供给该LSI的外部引线。SEL3及SEL5是从该LSI的外部引线送来的模式选择信号，SEL3送往第1多路转换器41，而SEL5送往第1多路转换器42。

输出组件13具有组合电路51、由该LSI的外部引线送来的时钟信号CLK与共同供给模式选择信号SEL4的3个扫描触发电路52、53、54。3个扫描触发电路52、53、54排列组合电路51中的信号通路上，按通常模式，应将组合电路51中的各个对应信号与时钟信号CLK保持同步。按扫描模式，3个扫描触发电路52、53、54互相串联连接，以便构成1个扫描链(移位寄存器)。按扫描模式，使从该LSI的外部引线每1比特串行供给的扫描输入信号S-IN与时钟信号同步保持在移位寄存器中，将该保持的信号提供给组合电路51。3个扫描触发电路52、53、54可按通常模式分别读取组合电路51的测试结果。使这样读取的测试结果按扫描模式与时钟信号CLK同步，作为每1比特的串行扫描输出信号从移位寄存器输出，在该LSI的外部引线上进行观测。

图3表示1个扫描触发电路52的内部结构。扫描触发电路52由具有1比特的入口A和1比特的入口B的多路转换器57及接收其输出的D触发器58构成。另外两个扫描触发电路53、54的内部结构也与图3相同。

图2中的60是由3个异或门61、62、63和1个或门64构成的比较电路，以将被第1多路转换器41选定的3比特信号S22与由输出组件13中的3个扫描触发电路52、53、54供给的3比特信号做比较，向该LSI的外部引线供给1比特的测试用输出信号T-OUT。第1及第2多路转换器41、42、由输出组件13中的3个扫描触发电路52、53、54构成的移位寄存器以及比较电路60构成了对输入组件11、宏组件12及输出组件13进行单个测试的测试单元。

按通常模式，由第1多路转换器41选择输入组件11的输出信号S21，由第2多路转换器42选择输出组件13的输出信号S24。为使输出组件13中的3个扫描触发电路52、53、54分别作为编排在组合电路51中的信号通路上的D触发器而动作，须将组合电路51中的对应信号与时钟信号CLK保持同步。

以使用由3个扫描触发电路52、53、54所构成的移位寄存器的扫描测试技术来实施输出组件13的测试。以使用第1及第2多路转换器41、42的直接存取测试技术来实施宏组件12的测试。

按以下方式对输入组件11实施测试。首先，在测试输入组件11之前，先将代表该输入组件11测试结果的预期值的3比特数据信号，在3个时钟周期内设定在由输出组件13中的3个扫描触发电路52、53、54构成的移位寄存器内。此时，以数据信号作为扫描输入信号，与时钟信号CLK同步，每次1比特串行供给移位寄存器。然后，将直接来自该LSI的外部引线的并行输入信号P-IN设定为供给输入组件11的测试输入，再将该输入组件11的测试结果经由第1多路转换器41供给比较电路60。比较电路60对输入组件11的3比特的测试结果与由3个扫描触发电路52、53、54供给的3比特的数据信号进行比较，输出1比特的测试用的输出信号T-OUT。可以在该LSI的外部引线观测该测试用的输出信号T-OUT，作为输入组件11的压缩成1比特的测试结果。若给出输入组件11的内部结构信息，根据公知的检查系列生成算法可以容易求出为检出该输入组件11的内部故障必须提供的测试输入图与代表该输入组件11的测试结果的预期值的数据信号图。作者D.K.Pradhan的“FAULT-TOLERANT COMPUTING：Theory and Technigues”刊于Vol.1，Ch.1，pp1-94，Prentice-Hall，1986记载了检查系列生成算法的实例。

按以上的说明，根据本实施例，因为将输入组件11的测试结果压缩为1比特的测试用的输出信号T-OUT，与常规的直接存取测试技术相比，可削减用于观测测试结果的附加布线。而且，因为输出组件13内设的3个扫描触发电路52、53、54既被用来保持测试该输出组件13用的扫描输入信号S-IN，又被用来保持代表输入组件11的测试预期值的扫描输入信号S-IN，故也可削减测试用的附加电路。另外，与常规的扫描测试技术相比，因为根据本实施例，完全没有必要在输入组件11与大型组件12之间及在宏组件12与输出组件13之间分别增设触发电路，而能获得缩短测试时间、削减测试用的附加电路，并抑制通常模式中动作速度低等优点。

再有，省去了设置的第2多路转换器42也可增设用作以扫描方式观测大型组件12与输出组件13之间的宏组件的测试结果的多个触发电路。另外，输入组件11的输出信号(即宏组件12的输入信号)的比特数，不必限于3，可以是任意数。

(实施例3)

图4表示本发明第3实施例的LSI中的1个部件块结构。图4的部件块具备组合电路71、4个正沿型的扫描触发电路72、73、74、75及2个异或非门76、77。组合电路71从前级部件块接收输入信号IN，经过处理后再把输出信号OUT供给下级部件块。4个扫描触发电路72、73、74、75编排在组合电路71中的信号通路上，按通常模式分别保持对应于组合电路中的信号。这4个扫描触发电路72、73、74、75的内部结构与图3相同。由该LSI的外部引线提供用于通常模式/测试模式切换的模式设定信号MOD、用于通常模式/扫描模式切换的模式选择信号SEL及时钟信号CLK。将模式设定信号MOD供给两个异或非门76、77的各自一边的输入端子。模式选择信号SEL是为4个扫描触发电路72、73、74、75选择各自入口的信号。时钟信号CLK在供给两个扫描触发电路72、74的各自时钟输入端子之间时也供给两个异或非门76、77的各自的另一边的输入端子。异或非门76的输出经由路径86供给扫描触发电路73的时钟输入端子，异或非门77的输出经由路径87供给扫描触发电路75的时钟输入端子。

按通常模式，将模式设定信号MOD及模式选择信号SEL均设定为“L”电平。此时，由两个异或非门76、77将各个时钟信号CLK的倒相信号供给扫描触发电路73、75。从而，使两个扫描触发电路72、74与时钟信号CLK的上升边同步，使另两个扫描触发电路73、75与时钟信号CLK的下降边同步操作，以便各自保持着组合电路71中所对应的信号。

在测试模式中，将模式设定信号MOD设定为“H”电平。此时，由两个异或非门76、77将各自时钟信号CLK原封不动供给扫描触发电路73、75。因而，4个扫描触发电路72、73、74、75均与时钟信号CLK的上升边同步操作。

测试模式的详细操作如下。首先，将模式选择信号SEL设定为“H”电平。因此，选择4个扫描触发电路72、73、74、75的扫描模式，将这些扫描触发电路相互串联连接，以便构成1个扫描链(移位寄存器)。在这种扫描模式中，由该LSI的外部引线每次1比特串行供给的扫描输入信号S-IN与时钟信号CLK的上升边同步，真正保持在移位寄存器内，将该保持的信号送至组合电路71。然后，将模式选择信号SEL设定为“L”电平。因此，选择4个扫描触发电路72、73、74、75的通常模式，这些触发电路各自读取组合电路71的测试结果。将如此读取的测试结果，按扫描模式，与时钟信号CLK的上升边同步，每一次1比特串行地，作为扫描输出信号S-OUT从移位寄存器输出，可在该LSI的外部引线上进行观测。

从以上说明可知，分别由异或非门76与扫描触发电路73构成1个边沿可变型的触发电路83，由异或非门77与扫描触发电路75构成另一个边沿可变型触发电路。这些边沿可变型触发电路83、85，在模式设定信号MOD为“L”电平时，作为负沿型扫描触发电路操作，而当模式设定信号MOD为“H”时，作为正沿型触发电路操作。

按以上的说明，根据本实施例，按通常模式，有正沿型触发电路72、74与负沿型触发电路83、85混合存在，在测试模式中，构成1个扫描链的4个触发电路72、83、74、85全部作为正沿型触发电路操作而构成，因此一面能确保与扫描链内的触发电路连接顺序有关的高自由度，一面可真正地扫描输入测试用的信号。而且，可以保存利用编排在组合电路中的信号通路上的多个触发电路的扫描测试技术的优点，即测试用的附加电路小、测试用的附加布线少等优点。

再有，在边沿可变型之一的触发电路83中，路径86可缩短的量由硅片上异或非门76及扫描触发电路73各自的布局决定。由于到这个边沿可变型的触发电路83中的异或非门76的时钟路径是单一不分岔的，因而有关时钟路径的定时设计及布局设计是容易的。至于另一个边沿可变型的触发电路85也是相同的。对于定时设计来讲，把两个触发电路83、85各自当做一个功能逻辑元件单位(即宏硬件(ハ-ドマクロ))对待，进行电路设计，以使两个边沿可变型触发电路83、85的内部构造搞成完全相同，是很方便的。

分别对通常模式设定在“H”电平，对测试模式设定在“L”电平的模式设定信号是由该LSI的外部引线供给的场合，可将两个异或非门76、77分别换成异或门。

(实施例4)

图5表示本发明的第4实施例的LSI中的1个部件块。图5的结构是将图4中的4个正沿型扫描触发电路72、73、74、75与两个异或非门76、77分别换成4个负沿型的扫描触发电路72a、73a、74a、75a与两个异或门76a、77a的结构。而且，在图5的结构中，把模式设定信号IMOD分别对通常模式设定在“H”电平，对测试模式设定在“L”电平。其余各点与图4的情况相同，故省去详细说明。

图5中的异或门76a与扫描触发电路73a构成1个边沿可变型的触发电路83，异或门77a与扫描触发电路75a构成1个边沿可变型的触发电路85。芝些边沿可变型的触发电路83a、85a，当模式设定信号IMOD为“H”电平时，由于两个异或门76a、77a各自将时钟信号CLK倒相而作为正沿型的扫描触发电路操作，当模式设定信号IMOD为“L”电平时，由于2个异或门76a、77a各自使时钟信号CLK原封不动地通过而作为负沿型的触发电路操作。在边沿可变型的触发电路83a、85a中，自异或门76a至扫描触发电路73a的路径86a及自异或门77a至扫描触发电路75a的路径87a的可缩短的程度，要由硅片上的异或门76a、77a及扫描触发电路73a、75a各个布局决定。

根据本实施例，按通常模式，有负沿型触发电路72a、74a以及正沿型触发电路83a、85a混合存在。在测试模式中，构成1个扫描链的4个触发电路72a、83a、74a、85a全部作为负沿型触发电路操作而构成，因而一面能确保与扫描链内的触发电路连接顺序有关的高自由度，同时可真正地扫描输入测试用的信号。其余优点，与第3实施例相同。

再有，对通常模式设定在“L”电平，对测试模式设定在“H”电平的模式设定信号是由该LSI的外部引线供给的场合，可将两个异或门76a、77a分别换成异或非门。

Claims (1)

1.一种具有相互串联连接的第1、第2及第3部件块和用于对该第1、第2及第3部件块进行测试的测试单元的半导体集成电路，其特征在于所述测试单元具备：

介于所述第2和第3部件块之间的第1多路转换器，用于从由所述半导体集成电路的外部供给的测试用输入信号和所述第2部件块的输出信号的一部分中选择一种信号，再将该选定的信号供给所述第3部件块；

介于所述第1和第2部件块之间的第2多路转换器，用于从被所述第2多路转换器选定的信号和所述第1部件块的输出信号的一部分中选择一种信号；

介于所述第2多路转换器与第2部分块之间的第1控制寄存器，用于使被所述第2多转换器选定的信号保持与时钟信号同步，再将该保持同步的信号供给所述第2部件块；

介于所述第2和第3部件块之间的第3多路转换器，用于从保持在所述第1控制寄存器的信号和所述第2部件块的输出信号的另一部分中选择一种信号，再将该选定的信号供给所述第3部件块；

介于所述第1和第2部分块之间的第4多路转换器，用于从被所述第3多路转换器选定的信号和所述第1部件块的输出信号的另一部分中选择一种信号，以及

介于所述第4多路转换器和第2部件块之间的第2控制寄存器，用于使被所述第4多路转换器选定的信号和所述时钟信号保持同步，再将该保持的信号供给所述第2部件块；

其中，按通常模式，第1及第3多路转换器选择第2部件块的输出信号，第2及第4多路转换器选择第1部件块的输出信号；按第1测试模式，第1和第2控制寄存器相互串联连接，使第1及第3多路转换器各自选择非第2部件块的输出信号的那部分信号，第2及第4多路转换器各自第非第一部件块的输出信号的那部分信号；以及按第2测试模式，第1及第3多路转换器选择第1部分块的输出信号，第2及第4多路转换器各自非第1部件块的输出信号的那部分信号，以使第2部件块的输出信号能保持在第1及第2控制寄存器中。

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