KR0175112B1

KR0175112B1 - 펄스폭 신장회로

Info

Publication number: KR0175112B1
Application number: KR1019950018700A
Authority: KR
Inventors: 요시히로 투끼다데
Original assignee: 세끼자와 다다시; 후지쓰 가부시끼가이샤
Priority date: 1994-07-18
Filing date: 1995-06-30
Publication date: 1999-04-01
Also published as: KR960006307A; JPH0832422A; US5646565A; JP3444975B2

Abstract

본 발명은 입력되는 펄스신호의 펄스폭을 신장하여 된 펄스신호를 발생하는 펄스폭신장회로, 예를들어 SRAM에 있어서 ATD신호의 펄스폭을 신장하고, 이것을 센스앰프 활성화신호로서 센스앰프에 공급하는 펄스폭 신장회로에 관한 것으로, ATD회로로부터 노이즈 등에 준한 펄스폭이 짧은 비정상 ATD신호의 출력에 의한 센스앰프의 오동작을 회피할 수 있고, ATD회로로부터 펄스폭이 정상인 ATD신호가 출력된 경우에만 NOR회로(41)의 출력(S41)을 L레벨로부터 H레벨로 반전시켜 D플립플롭(42)을 클리어하고, L레벨(활성레벨)에 있는 센스앰프 활성화신호(SE)를 출력하는 것이다.

Description

펄스폭 신장회로

제1도는 본 발명의 원리설명도.

제2도는 본 발명의 실시예 1을 나타낸 회로도.

제3도는 본 발명의 실시예 1의 동작을 나타낸 파형도.

제4도는 본 발명의 실시예 1의 동작을 나타낸 파형도.

제5도는 본 발명의 실시예 2를 나타낸 회로도.

제6도는 본 발명의 실시예 3을 나타낸 회로도.

제7도는 종래의 펄스폭 신장회로의 일례를 나타낸 회로도.

제8도는 제7도에 나타낸 펄스폭 신장회로의 동작을 나타낸 파형도.

제9도는 제7도에 나타낸 펄스폭 신장회로의 동작을 나타낸 파형도.

본 발명은 입력되는 펄스신호의 펄스폭을 신장하여 되는 펄스신호를 발생하는 펄스폭 신장회로에 관한 것이다.

종래 펄스폭 신장회로로는, 예를 들어 스태틱 랜덤억세스 메모리(이하 SRAM라 함)에 있어서, 어드레스신호의 천이를 검출하는 어드레스천이 검출회로(이하, ATD회로라함)로부터 출력되는 어드레스천이 검출신호(이하 ATD신호라 함)의 펄스폭을 신장시켜, 이들을 센스앰프 활성화신호로서 센스앰프에 공급하는 펄스폭 신장회로가 알려져 있고, 제7도는 그 일례를 나타내고 있다.

제7도에서 1은 ATD회로로부터 출력되는 ATD신호가 입력되는 ATD신호 입력단이고, 2는 전에지의 지연시간보다도 후에지의 지연시간이 길어지도록 ATD신호를 지연하는 지연회로이다.

이 지연회로(2)에 있어서, 3∼8은 종렬접속된 인버터이고, 이들 인버터(3~8)중 인버터(3,5,7)는 그 입력임계전압이 비교적 낮게 설정되고, 인버터(4,6,8)는 그 입력임계전압이 비교적 높게 설정되어 있다.

또 9, 10, 11은 전원 전압(VCC)을 공급하는 전원선이고, 12, 13, 14는 전원선(9,10,11)과 인버터(3,5,7)의 전원전압 입력단과의 사이에 접속된 저항이고, 인버터(4,6,8)의 전원전압 입력단은 직접 전원선에 접속되어 있다.

또 15, 16, 17은 인버터(3,5,7)의 출력단과 접지 사이에 접속된 캐패시터이다.

여기서 인버터(3)는 저항(12)과 캐패시터(15)로 되는 RC지연회로에 의해서 그 출력신호의 상승시간이 비교적 크게 설정되고, 인버터(5)는 저항(13)과 캐패시터(16)로 되는 RC지연회로에 의해서, 그 출력신호의 상승시간이 비교적 크게 설정되고, 인버터(7)는 저항(14)과 캐패시터(17)로 되는 RC지연회로에 의해서 그 출력신호의 상승시간이 비교적 크게 설정된다.

또 18은 센스앰프 활성화신호(SE)를 출력하는 NOR회로이고, 한쪽의 입력단은 ATD신호 입력단(1)에 접속되고, 다른쪽 입력단은 인버터(8)의 출력단에 접속되어 있다.

제8도는 ATD회로로부터 어드레스신호의 천이에 기인한 펄스폭이 정상인 ATD신호가 출력된 경우에 있어서의 제7도에 나타낸 펄스폭 신장회로의 동작을 나타낸 파형도이고, 제8a도는 ATD신호이고, 제8b도는 인버터(3)의 출력(S3)이고, 제8c도는 인버터(4)의 출력(S4)이고, 제8d도는 인버터(5)의 출력(S5)이고, 제8e도는 인버터(6)의 출력(S6)이고, 제8f도는 인버터(7)의 출력(S7)이고, 제8g도는 인버터(8)의 출력(S8)이고, 제8h도는 센스앰프 활성화신호(SE)를 나타내고 있다.

즉, 제7도에 나타낸 펄스폭 신장회로에서는 ATD회로로부터 ATD신호가 출력되지 않고, ATD신호 입력단(1)의 레벨=L레벨로 되어 있는 경우에는 인버터(3)의 출력(S3)=H레벨, 인버터(4)의 출력(S4)=L레벨, 인버터(5)의 출력(S5)=H레벨, 인버터(6)의 출력(S6)=L레벨, 인버터(7)의 출력(S7)=H레벨, 인버터(8)의 출력(S8)=L레벨로 되고, 센스앰프 활성화신호(SE)=H레벨(비활성레벨)로 된다.

그다음 ATD회로로부터 ATD신호가 출력되고, ATD신호 입력단(1)의 레벨=H레벨로 되면, 센스앰프 활성화신호(SE)=L레벨(활성 레벨)로 되는 동시에 인버터(3)의 출력(S3)=L레벨, 인버터(4)의 출력(S4)=H레벨, 인버터(5)의 출력(S5)=L레벨, 인버터(6)의 출력(S6)=H레벨, 인버터(7)의 출력(S7)=L레벨, 인버터(8)의 출력(S8)=H레벨로 된다.

여기서 인버터(3,5,7)는 그 입력임계전압이 비교적 낮게 설정되고, 인버터(4,6,8)는 그 입력임계전압이 비교적 높게 설정되어 있으므로 인버터(8)의 출력(S8)의 L레벨로부터 H레벨로의 변화는 ATD신호가 상승한 후에 비교적 짧은 시간에 발생한다.

그다음에 ATD신호가 하강하여 ATD신호 입력단(1)=L레벨로 되면 인버터(3)의 출력(S3)=H레벨, 인버터(4)의 출력(S4)=L레벨, 인버터(5)의 출력(S5)=H레벨, 인버터(6)의 출력(S6)=L레벨, 인버터(7)의 출력(S7)=H레벨, 인버터(8)의 출력(S8)=L레벨로 되고, 센스앰프 활성화신호(SE)=H레벨(비활성레벨)로 복귀한다.

여기서 인버터(3,5,7)가 출력신호의 상승시간이 비교적 크게 설정되고, 또 인버터(4,6,8)는 입력임계전압이 비교적 높게 설정되어 있으므로 인버터(8)의 출력(S8)의 H레벨에서 L레벨로의 변화는 ATD신호가 하강한 후에 비교적 장시간을 경과하여 일어난다.

따라서 제7도에 나타낸 펄스폭 신장회로에 있어서는 ATD회로로부터 출력되는 ATD신호의 펄스폭을 신장하여 되는 센스앰프 활성화신호(SE)를 얻을 수 있다.

제9도는 ATD회로에서 노이즈 등에 기인한 펄스폭이 짧은 비정상 ATD신호가 출력된 경우에 있어서의 제7도에 나타낸 펄스폭 신장회로와 동작을 나타낸 파형도이고, 제9a도는 ATD신호이고, 제9b도는 인버터(3)의 출력(S3)이고, 제9c도는 인버터(4)의 출력(S4)이고, 제9d도는 인버터(5)의 출력(S5)이고, 제9e도는 인버터(6)의 출력(S6)이고, 제9f도는 인버터(7)의 출력(S7)이고, 제9g도는 인버터(8)의 출력(S8)이고, 제9h도는 센스앰프 활성화신호(SE)를 나타내고 있다.

즉 제7도에 나타낸 펄스폭 신장회로에서는 제9도에 나타낸 바와 같이 ATD회로에서 노이즈 등에 기인한 펄스폭이 짧은 비정상적인 ATD신호가 출력되면 센스앰프를 정상으로 동작시키기에 충분하지 못한 펄스폭의 센스앰프 활성화신호(SE)가 출력되어 버리고 센스앰프가 오동작을 일으키는 문제점이 있었다.

본 발명은 이러한 점에 비추어서 입력펄스신호의 펄스폭이 소정폭보다도 짧은 경우에는 이 입력펄스신호의 펄스폭을 신장하여 되는 출력 펄스신호가 출력되지 않도록 하고 다음단 회로가 오동작을 일으키지 않도록 한 펄스폭 신장회로를 제공하는 것을 목적으로 한다.

본 발명에 의한 펄스폭 신장회로는 제1도에 그 원리 설명도를 나타낸 바와 같이 지연회로(20)와 펄스폭 검출회로(21)와 출력 펄스신호 발생회로(22)를 구비하여 구성된다.

여기서 지연회로(20)는 입력펄스신호를 지연하는 것이나, 이 지연회로(20)는 예를 들어 전에지의 지연시간이 후에지의 지연시간보다도 길어지도록 입력펄스신호를 지연하도록 구성된다.

또, 펄스폭 검출회로(21)는 입력펄스신호의 펄스폭을 검출하고, 입력펄스신호의 펄스폭이 소정폭 이상의 경우에만 전에지와 지연회로(20)에 의해서 지연된 입력펄스신호의 후에지와의 간격을 입력펄스신호의 폭보다도 길게하는 펄스폭 검출신호를 출력하는 것이다.

이 펄스폭 검출회로(21)는 예를 들어 지연회로(20)내의 소정의 복수 부분의 전위를 논리처리함으로써 입력펄스신호의 펄스폭을 검출하도록 구성할 수 있다.

또, 출력 펄스신호 발생회로(22)는 펄스폭 검출신호와 지연회로(20)에 의해서 지연되어 되는 입력펄스신호가 공급되고, 펄스폭 검출신호가 공급된 경우에는 출력단(22A)의 전위를 반전시켜 보지하고, 지연회로(20)에 의해서 지연된 입력펄스신호의 후에지가 공급된 경우에는 출력단(22A)의 전위를 복귀시켜 보지함으로써 출력단(22A)으로 입력펄스신호의 펄스폭을 신장하여 되는 출력신호를 출력하는 것이다.

본 발명에 있어서는 펄스폭 검출회로(21)는 입력펄스신호의 펄스폭이 소정폭보다도 짧은 경우에는 펄스폭 검출신호를 출력하지 않으므로 이 경우에 출력펄스신호 발생회로(22)는 입력펄스신호의 펄스폭을 신장하여 되는 출력펄스신호를 발생하지 않는다.

이하 제2도 내지 제6도를 참조하여, SRAM에 있어서 ATD회로로부터 출력되는 ATD신호의 펄스폭을 신장하고, 이들을 센스앰프 활성화신호로서 센스앰프에 공급하는 펄스폭 신장회로에 적용한 경우를 예로 들어, 본 발명의 실시예 1 내지 실시예 3에 대해서 설명하겠다.

[실시예 1(제2도~제4도)]

제2도는 본 발명의 실시예 1을 나타낸 회로도이고, 제2도중 24는 ATD회로로부터 출력된 ATD신호가 입력되는 ATD신호 입력단이고, 25는 전에지의 지연시간보다도 후에지의 지연시간이 길어지도록 ATD신호를 지연 하는 지연회로이다.

이 지연회로(25)에 있어서, 26∼31은 종렬접속된 인버터이고, 이들 인버터(26~31)중, 인버터(26,28,30)는 그 입력임계전압이 비교적 낮게 설정되고, 인버터(27,29,31)는 그 입력임계전압이 비교적 높게 설정되어 있다.

또 32, 33, 34는 전원전압(VCC)을 공급하는 전원선이고, 35, 36, 37은 전원선(32,33,34)과 인버터(26,28,30)의 전원전압 입력단과의 사이에 접속된 저항이고, 인버터(27,29,31)의 전원전압 입력단은 직접 전원선에 접속되어있다.

또 38, 39, 40은 인버터(26,28,30)의 출력단과 접지 사이에 접속된 캐패시터이다.

여기서 인버터(26)는 저항(35) 및 캐패시터(38)로 구성되는 RC지연회로에 의해서 그 출력신호의 상승시간이 비교적 크게 설정되고, 인버터(28)는 저항(36) 및 캐패시터(39)로 구성되는 RC지연회로에 의해서 그 출력신호의 상승시간이 비교적 크게 설정되고 인버터(30)는 저항(37) 및 캐패시터(40)로 구성되는 RC지연회로에 의해서 그 출력신호의 상승시간이 비교적 크게 설정된다.

또 41은 ATD신호의 펄스폭을 검출하는 NOR회로이고, 제1입력단은 인버터(26)의 출력단에 접속되고, 제2입력단은 인버터(28)의 출력단에 접속되고, 제3입력단은 인버터(30)의 출력단에 접속되어 있다.

또, 42는 ATD신호의 펄스폭을 신장하여 되는 센스앰프 활성화신호(SE)를 발생하는 네가티브 에지형의 D플립플롭회로이고, 데이타 입력단자(D)가 전원선(43)에 접속되고, 클록입력단자(CK)가 인버터(31)의 출력단자에 접속되고, 클리어단자(CLR)는 NOR회로(41)의 출력단에 접속되고, 정상출력단자(Q)로 센스앰프 활성화신호(SE)를 얻을 수 있도록 되어 있다.

제3도는 ATD회로로부터 어드레스신호의 천이에 기인한 펄스폭의 정상 ATD신호가 출력된 경우에 있어서의 실시예 1의 동작을 나타낸 파형도이고, 제3a도는 ATD신호이고, 제3b도는 인버터(26)의 출력(S26)이고, 제3c도는 인버터(27)의 출력(S27)이고, 제3d도는 인버터(28)의 출력(S28)이고, 제3e도는 인버터(29)의 출력(S29)이고, 제3f도는 인버터(30)의 출력(S30)이 고, 제3g도는 인버터(31)의 출력(S31)이고, 3h도는 NOR회로(41)의 출력(S41)이고, 제3i도는 센스앰프 활성화신호(SE)를 나타내고 있다.

즉, 실시예 1에 있어서는 ATD회로로부터 ATD신호가 출력되지 않고, ATD신호 입력단(24)의 레벨=L레벨로 되어 있는 경우에는 인버터(26)의 출력(S26)=H레벨, 인버터(27)의 출력(S27)=L레벨, 인버터(28)의 출력(S28)=H레벨, 인버터(29)의 출력(S29)=L레벨, 인버터(30)의 출력(S30)=H레벨, 인버터(31)의 출력(S31)=L레벨, NOR회로(41)의 출력(S41)=L레벨로 되어있다.

이 결과 D플립플롭회로(42)에 있어서는 데이타입력단자(D)에 공급되어 있는 전원전압(VCC)을 래치하고 있는 상태가 유지되고 센스앰프 활성화신호(SE)=H레벨(비활성레벨)로 된다.

그후에 ATD회로로부터 ATD신호가 출력되고, ATD신호 입력단(24)의 레벨=H레벨로 되면, 인버터(26)의 출력(S26)=L레벨, 인버터(27)의 출력(S27)=H레벨, 인버터(28)의 출력(S28)=L레벨, 인버터(29)의 출력(S29)=H레벨, 인버터(30)의 출력(S30)=L레벨, 인버터(31)의 출력(S31)=H레벨로 된다.

여기서 인버터(26,28,30)는 그 입력임계전압이 비교적 낮게 설정되고, 인버터(27,29,31)는 그 입력임계전압이 비교적 높게 설정되어 있으므로 인버터(31)의 출력(S31)의 L레벨로부터 H레벨로의 변화는 ATD신호가 상승한 후, 비교적 짧은 시간에 일어난다.

이 경우에 있어서 인버터(30)의 출력(S30)이 H레벨에서 L레벨로 된때에는 인버터(26,28)의 출력(S26,S28)은 L레벨에 있으므로 NOR회로(41)의 출력(S41)은 L레벨에서 H레벨로 반전한다.

환원하면 펄스폭의 정상 ATD신호가 ATD신호 입력단(24)으로 입력된 경우에 있어서, 인버터(30)의 출력(S30)이 H레벨에서 L레벨로 된 때에는 인버터(26.28)의 출력(S26, S28)이 L레벨에 있도록 인버터(26∼30)의 지연시간이 설정된다.

여기서 NOR회로(41)의 출력(S41)이 L레벨에서 H레벨로 반전하면 D플립플롭회로(42)는 클리어되고, 센스앰프 활성화신호(SE)는 H레벨(비활성레벨)에서 L레벨(활성레벨)로 된다.

그후에 ATD신호가 하강하여 ATD신호 입력단(24)=L레벨로 되면, 인버터(26)의 출력(S26)=H레벨, 인버터(27)의 출력(S27)=L레벨, 인버터(28)의 출력(S28)=H레벨, 인버터(29)의 출력(S29)=L레벨, 인버터(30)의 출력(S30)=H레벨, 인버터(31)의 출력(S31)=L레벨로 된다.

이 결과 D플립플롭회로(42)에 있어서는 클록입력단자(CK)=L레벨로 되고, 전원전압(VCC)은 래치되고, 센스앰프 활성화신호(SE)=H레벨(비활성 레벨)로 복귀한다.

여기서 인버터(26,28,30)는 출력신호의 상승시간이 비교적 크게 설정되고 또 인버터(27,29,31)는 입력임계전압이 비교적 높게 설정되어 있으므로, 인버터(31)의 출력(S31)의 H레벨로부터 L레벨로의 변화는 ATD신호가 하강한 후, 비교적 장시간 경과하여 일어난다.

이와 같이 이 실시예 1에 의하면 ATD회로로부터 펄스폭의 정상 ATD신호가 출력되면 이 ATD신호의 펄스폭을 신장하여 되는 센스앰프 활성화신호(SE)를 얻을 수 있다.

또 ATD신호의 펄스폭을 tP, ATD신호의 상승에지로부터 인버터(31)의 출력(S31)이 상승하기까지의 시간, 즉 지연회로(25)에 있어서의 ATD신호의 전에지의 지연시간을 tS, ATD신호의 하강에지로부터 인버터(31)의 출력(S31)이 하강하기까지의 시간, 즉 지연회로(25)에 있어서의 ATD신호의 후에지의 지연시간을 tD로 하면, 센스앰프 활성화신호(SE)의 펄스폭은 tD+tP-tS로 된다.

또 제4도는 ATD회로로부터 노이즈 등에 기인한 펄스폭이 짧은 비정상 ATD신호가 출력된 경우에 있어서의 실시예 1의 동작을 나타낸 파형도이고, 제4a도는 ATD신호이고, 제4b도는 인버터(26)의 출력(S26)이고, 제4c도는 인버터(27)의 출력(S27)이고, 제4d도는 인버터(28)의 출력(S28)이고, 제4e도는 인버터(29)의 출력(S29)이고, 제4f도는 인버터(30)의 출력(S30)이고, 제4g도는 인버터(31)의 출력(S31)이고, 제4h도는 NOR회로(41)의 출력(S41)이고, 제4i도는 센스앰프 활성화신호(SE)를 나타내고 있다.

여기서 ATD회로로부터 ATD신호가 출력되지 않고, ATD신호 입력단(24)의 레벨=L레벨로 되어있는 경우에는 전술한 바와 같이 인버터(26)의 출력(S26)=H레벨, 인버터(27)의 출력(S27)=L레벨, 인버터(28)의 출력(S28)=H레벨, 인버터(29)의 출력(S29)=L레벨, 인버터(30)의 출력(S30)=H레벨, 인버터(31)의 출력(S31)=L레벨, NOR회로(41)의 출력(S41)=L레벨로 되어 있다.

이 결과 D플립플롭회로(42)에 있어서는 데이타 입력단자(D)에 공급되어 있는 전원 전압(VCC)은 래치하고 있는 상태가 유지되고, 센스앰프 활성화신호(SE)=H레벨(비활성레벨)로 된다.

그후에 ATD회로로부터 노이즈 등에 기인한 펄스폭의 짧은 비정상 ATD신호가 출력되고, ATD신호 입력단(24)의 레벨=H레벨로 되면, 인버터(26)의 출력(S26)=L레벨, 인버터(27)의 출력(S27)=H레벨, 인버터(28)의 출력(S28)=L레벨, 인버터(29)의 출력(S29)=H레벨, 인버터(30)의 출력(S30)= L레벨, 인버터(31)의 출력 =H레벨로 된다.

여기서 인버터(26,28,30)는 그 입력임계전압이 비교적 낮게 설정되고, 인버터(27,29,31)은 그 입력임계전압이 비교적 높게 설정되어 있으므로 인버터(31)의 출력의 L레벨로부터 H레벨로의 변화는 ATD신호가 상승한 후 비교적 짧은 시간에 일어난다.

그러나 이 경우에는 ATD신호가 상승후 바로 하강하므로 이것에 대응하여 인버터(26)의 출력(S26)=H레벨, 인버터(27)의 출력(S27)=L레벨, 인버터(28)의 출력(S28)=H레벨, 인버터(29)의 출력(S29)=L레벨, 인버터(30)의 출력(S30)=H레벨, 인버터(31)의 출력(S31)=L레벨로 된다.

이 경우에 있어서, 인버터(30)의 출력(S30)이 L레벨로 된 때, 인버터(26)의 출력(S26)은 이미 H레벨에 있으므로 NOR회로(41)의 출력(S41)=L레벨이 유지된다.

환원하면 이 실시예 1에 있어서는 ATD신호의 펄스폭이 제3도에 나타낸 정상 펄스폭(tP)보다도 짧은 경우에는 인버터(30)의 출력(S30)이 L레벨로 변환한 때에 인버터(26)의 출력(S26)은 이미 H레벨에 있도록 인버터(26)의 지연시간이 설정된다.

또, 환원하면 NOR회로(41) 및 D플립플롭회로(42)의 동작에 필요한 지연시간을 α로 하면, ATD신호의 펄스폭이 제3도에 나타낸 지연시간(tS)+α보다도 짧은 경우에는 인버터(30)의 출력(S30)이 L레벨로 변화한 때에 인버터(26)의 출력(S26)은 H레벨에 있으므로, NOR회로(41)의 출력(S41)=L레벨을 유지하게 된다.

그 결과 이 경우에는 D플립플롭회로(42)는 클리어 되지 않고, 센스앰프 활성화신호(SE)는 H레벨(비활성레벨)을 유지하게 된다.

이와 같이 이 실시예 1에 의하면 ATD회로로부터 노이즈 등에 의한 펄스폭이 짧은 비정상 ATD신호가 출력되었다 해도 이 ATD신호의 펄스폭을 신장하여 되는 L레벨(활성 레벨)에 있는 센스앰프 활성화신호(SE)가 출력되지 않아 센스앰프의 오동작을 회피할 수 있다.

[실시예 2(제5도)]

제5도는 본 발명의 실시예 2를 나타낸 회로도이고, 이 실시예 2에 있어서는 AND회로(44)가 구비되고, NOR회로(41)의 출력(S41)과 ATD신호를 AND처리하여 되는 신호(S44)를 D플립플롭회로(42)의 클리어단자(CLR)에 공급하도록 구성되어 있고, 기타에 대해서는 실시예 1과 동일하게 구성되어 있다.

여기서 실시예 1에 있어서 ATD회로로부터 노이즈등에 기인한 펄스폭이 짧은 비정상 ATD신호가 출력된 경우, 인버터(26)의 상승시간이 설계치 이상으로 긴 경우에는 인버터(30)의 출력(S30)이 L레벨로 된 때에 인버터(26)의 출력(S26)이 NOR회로(41)의 입력임계전압이 아직 L레벨에 있어 NOR회로(41)의 출력(S41)이 H레벨로 반전되고, D플립플롭회로(42)가 클리어되어 L레벨(활성레벨)에 있는 센스앰프 활성화신호(SE)가 출력될 우려가 있다.

그러나 이 실시예 2에 있어서는 ATD신호가 H레벨로부터 L레벨로 하강하면 AND회로(44)는 비활성으로 되고, 그 출력(S44)이 L레벨로 고정되므로 인버터(26)의 상승시간이 설계치 이상으로 긴 경우에 있어서 NOR회로(41)의 출력(S41)=H레벨로 된 때에도 D플립플롭회로(42)는 클리어되지 않아 활성레벨에 있는 센스앰프 활성화신호(SE)가 출력되는 일은 없다.

따라서 이 실시예 2에 의하면 ATD회로로부터 노이즈 등에 기인한 펄스폭이 짧은 비정상 ATD신호가 출력되는 것에 의한 센스앰프의 오동작을 실시예 1보다 확실하게 회피할 수 있다.

[실시예 3(제6도)]

제6도는 본 발명의 실시예 3을 나타낸 회로도이고, 이 실시예 3에 있어서는 제5도에 나타낸 3입력의 NOR회로(41)대신에 4입력의 NOR회로(46)가 설비되어 있다.

이 NOR회로(46)는 제1입력단이 ATD신호 입력단(24)에 접속되고, 제2입력단은 인버터(26)의 출력단에 접속되고, 제3입력단은 인버터(28)의 출력단에 접속되고, 제4입력단은 인버터(30)의 출력단에 접속되어 있다.

또 ATD신호 입력단(24)과 인버터(26)의 사이에 인버터(47)가 구비되고, ATD신호를 반전한 신호가 인버터(26)에 공급되도록 구성되어 있다. 기타에 대해서는 제2도에 나타낸 실시예 1과 동일하게 구성되어 있다.

이 실시예 3에 있어서 지연회로(25)에는 인버터(47)에서 반전된 ATD신호가 공급되는 동시에 ATD신호 입력단(24)이 H레벨인 경우에 NOR회로(46)의 출력(S46)=L레벨로 고정된다.

따라서 이 실시예 3에 의하면 ATD신호가 L레벨의 신호인 경우에 대해서 실시예 2와 동일하게 ATD회로로 부터 노이즈 등에 기인한 펄스폭이 짧은 비정상 ATD신호의 출력에 의한 센스앰프의 오동작을 실시예 1보다도 확실하게 회피할 수 있다.

이상과 같이 본 발명에 의하면 입력펄스신호의 펄스폭이 소정 폭보다도 짧은 경우에는 입력펄스신호의 펄스폭을 신장하여 되는 출력펄스신호를 출력하지 않으므로 다음단 회로의 오동작을 회피할 수 있고, 이것을 예를 들어 SRAM에 있어서 ATD신호의 펄스폭을 신장하여 되는 센스앰프 활성화신호를 생성하는 펄스폭 신장회로에 적용하는 경우에는 ATD회로로부터 노이즈 등에 기인한 펄스폭이 짧은 비정상 ATD신호의 출력에 의한 센스앰프의 오동작을 회피할 수 있다.

Claims

입력펄스신호의 펄스폭보다 큰 펄스폭을 가진 신장된 펄스신호를 발생하는 제1의 수단과; 상기 입력펄스신호의 펄스폭이 소정의 펄스폭 이상인지 여부를 검출하는 제2의 수단과; 상기 입력펄스신호의 펄스폭이 소정의 펄스폭 이상인 경우에는 상기 신장된 펄스신호를 출력펄스신호로서 출력하고, 상기 입력펄스신호의 펄스폭이 소정의 펄스폭보다 작은 경우에는 상기 신장된 펄스신호가 상기 출력 펄스신호로서 출력되지 않도록 하는 제3의 수단을 포함하여 이루어진 것을 특징으로 하는 펄스폭 신장회로.
제1항에 있어서, 상기 제1의 수단은 입력펄스신호의 후에지의 지연시간이 전에지의 지연시간보다 길게 되도록 입력 펄스신호를 지연하는 지연회로(25)로 구성되며, 상기 제2의 수단은 상기 지연회로(25)로부터 적어도 하나의 출력신호를 수신하여 상기 입력펄스신호의 펄스폭을 검출하고, 상기 입력펄스신호의 펄스폭이 소정의 펄스폭 이상인 경우에 펄스폭 검출신호를 발생하는 펄스폭 검출 회로(41,44,46)로 구성되며, 상기 제3의 수단은 상기 펄스폭 검출회로(41,44,46)로 부터 상기 펄스폭 검출신호가 공급되는 경우에 는 상기 지연회로(25)로부터 입력된 지연된 입력펄스신호에 대응하여 출력 펄스신호를 발생하고, 펄스폭 검출신호가 공급되지 않는 경우에는 상기 출력 펄스신호가 출력되지 않도록 하는 출력펄스신호 발생회로(42)로 구성되는 것을 특징으로 하는 펄스폭 신장회로.
제2항에 있어서, 상기 출력펄스신호 발생회로(42)는 상기 펄스폭 검출신호가 공급되는 경우에, 상기 지연회로(25)로부터의 상기 지연된 입력펄스신호의 후에지에 응하여 반전된 출력 전위를 발생하는 것을 특징으로 하는 펄스폭 신장회로.
제3항에 있어서, 상기 지연회로(25)는 제1의 임계전압을 각각 갖는 복수의 제1의 인버터(26,28,30)와, 상기 제1의 임계전압보다 높은 제2의 임계전압을 각각 갖는 복수의 제2의 인버터(27,29,31)를 포함하며, 상기 제1의 인버터(26,28,30) 및 제2의 인버터(27,29,31)는 1개씩 교호로 종렬접속된 것을 특징으로 하는 펄스폭 신장회로.
제3항에 있어서, 상기 펄스폭 검출회로(41,44.46)는 상기 지연회로(25)로부터 복수의 출력신호를 수신하여, 상기 복수의 출력신호의 전위를 논리 처리함으로써 상기 입력펄스신호의 펄스폭을 검출하는 것을 특징으로 하는 펄스폭 신장회로.
제3항에 있어서, 상기 출력펄스신호 발생회로(42)는 플립플롭회로로 구성된 것을 특징으로 하는 펄스폭 신장회로.
제6항에 있어서, 상기 플립플롭회로는 상기 펄스폭 검출신호가 공급되는 클리어 단자와, 상기 지연회로(25)로부터 상기 지연된 입력펄스신호가 공급되는 클록입력단자와, 상기 출력펄스신호를 발생하는 출력단자를 구비한 것을 특징으로 하는 펄스폭 신장회로.
제3항에 있어서, 상기 펄스폭 검출회로(41,44,46)는 상기 입력펄스신호의 후에지가 상기 지연회로(25)에 가해진 경우에, 상기 펄스폭 검출신호가 상기 출력펄스신호 발생회로(42)로 공급되는 것을 차단하는 수단을 더 포함하는 것을 특징으로 하는 펄스폭 신장회로.
제3항에 있어서, 상기 입력펄스신호는 어드레스신호의 천이를 검출하는 어드레스천이 검출회로로부터 발생되는 어드레스천이 검출신호이며, 상기 출력펄스신호는 메모리 셀로부터 독출된 데이타를 증폭하는 센스앰프를 활성화하는 센스앰프 활성화신호인 것을 특징으로 하는 펄스폭 신장회로.
입력펄스신호의 펄스폭이 소정의 펄스폭 이상인 경우에는 상기 입력펄스신호의 펄스폭에 비하여 신장된 펄스폭을 갖는 출력펄스신호를 발생하고, 입력펄스신호의 펄스폭이 소정의 펄스폭보다 작은 경우에는 출력펄스신호를 발생하지 않는 펄스폭 신장회로와; 상기 펄스폭 신장회로에 상기 입력펄스신호를 출력하는 제1의 회로와; 상기 펄스폭 신장회로로부터 상기 출력펄스신호를 수신하는 제2의 회로를 포함하여 이루어진 것을 특징으로 하는 전자장치.
제10항에 있어서, 상기 펄스폭 신장회로는 입력펄스신호의 후에지의 지연시간이 전에지의 지연시간보다 길게 되도록 상기 입력펄스신호를 지연하는 지연회로(25)와; 상기 지연회로(25)로부터 적어도 하나의 출력신호를 수신하여 상기 입력펄스신호의 펄스폭을 검출하고, 상기 입력펄스신호의 펄스폭이 소정의 펄스폭 이상인 경우에 펄스폭 검출신호를 발생하는 펄스폭 검출회로(41,44,46)와; 상기 펄스폭 검출회로(41,44,46)로부터 상기 펄스폭 검출신호가 공급되는 경우에는 상기 지연회로(25)로부터 입력된 지연된 입력펄스신호에 대응하여 상기 출력펄스신호를 발생하고, 펄스폭 검출신호가 공급되지 않는 경우에는 동일한 출력전위를 유지하는 출력펄스신호 발생회로(42)를 포함하여 이루어지는 것을 특징으로 하는 전자장치.
제11항에 있어서, 상기 출력펄스신호 발생회로(42)는 상기 펄스폭 검출신호가 공급되는 경우에, 상기 지연회로(25)로부터 상기 지연된 입력펄스신호의 후에지에 응하여 반전된 출력전위를 발생하는 것을 특징으로 하는 전자장치.
제11항에 있어서, 메모리를 더 구비하며, 상기 제1의 회로는 상기 메모리의 어드레스신호의 천이를 검출하여 어드레스천이 검출신호를 상기 펄스폭 신장회로의 상기 입력펄스신호로서 출력하는 어드레스천이 검출회로이며, 상기 제2의 회로는 상기 펄스폭 신장회로로부터의 출력펄스신호에 의해 활성화되어 상기 메모리로부터의 데이타를 증폭하는 센스앰프이며, 상기 센스앰프는 상기 어드레스천이 검출신호의 펄스폭이 상기 소정의 펄스폭보다 작은 경우에는, 활성화되지 않는 것을 특징으로 하는 전자장치.