JPH09223952A - 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 - Google Patents
可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路Info
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- JPH09223952A JPH09223952A JP8028070A JP2807096A JPH09223952A JP H09223952 A JPH09223952 A JP H09223952A JP 8028070 A JP8028070 A JP 8028070A JP 2807096 A JP2807096 A JP 2807096A JP H09223952 A JPH09223952 A JP H09223952A
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Abstract
(57)【要約】
【課題】 各ディレイゲートによる遅延を等しくするに
は、それぞれの配線の長さを一定にすればよいが、ゲー
ト配置などによる制限によって、長さを一定にするのは
困難であり、また長さを一定にしたとしても可変遅延回
路の占有面積が大きくなるという問題点があった。 【解決手段】 入力端子ＩＮに入力された被遅延信号が
入力されるインバータＩＮＶと、インバータＩＮＶの出
力Ｎ０が入力されるインバータＸ１ａ及びインバータＸ
１ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲー
トＸ１ｂとで構成されるディレイゲートＸ１と、ディレ
イゲートＸｉ−１の出力Ｎｉ−１と制御信号Ｓｉを入力
にもつディレイゲートＸｉと、インバータＩＮＶの出力
Ｎ０とディレイゲートＸｉの出力Ｎｉを入力とするｎ入
力ＮＯＲゲートの論理ゲートＸＳと、論理ゲートＸＳの
出力端子ＯＵＴによって構成されている。
は、それぞれの配線の長さを一定にすればよいが、ゲー
ト配置などによる制限によって、長さを一定にするのは
困難であり、また長さを一定にしたとしても可変遅延回
路の占有面積が大きくなるという問題点があった。 【解決手段】 入力端子ＩＮに入力された被遅延信号が
入力されるインバータＩＮＶと、インバータＩＮＶの出
力Ｎ０が入力されるインバータＸ１ａ及びインバータＸ
１ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲー
トＸ１ｂとで構成されるディレイゲートＸ１と、ディレ
イゲートＸｉ−１の出力Ｎｉ−１と制御信号Ｓｉを入力
にもつディレイゲートＸｉと、インバータＩＮＶの出力
Ｎ０とディレイゲートＸｉの出力Ｎｉを入力とするｎ入
力ＮＯＲゲートの論理ゲートＸＳと、論理ゲートＸＳの
出力端子ＯＵＴによって構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル回路
を用いて、所望のタイミング信号を得るための可変遅延
回路と、これを用いたリング発振器及びパルス幅可変回
路に関するもので、特にゲートチェーンとセレクタで構
成された可変遅延回路の性能向上についてのものであ
る。
を用いて、所望のタイミング信号を得るための可変遅延
回路と、これを用いたリング発振器及びパルス幅可変回
路に関するもので、特にゲートチェーンとセレクタで構
成された可変遅延回路の性能向上についてのものであ
る。
【０００２】
【従来の技術】図１５は、従来のｎｂｉｔ可変遅延回路
の構成を示す図である。図１５において、Ｗ０〜Ｗｎ−
１は、互いに直列接続されたゲートチェーンを形成する
ｎ個のゲート、ＷＳはゲートＷ０〜Ｗｎ−１の各接続点
からの信号Ｎ０〜Ｎｎ−１を選択するｎ：１のセレクタ
である。また、ＩＮは被遅延信号が入力されるゲートチ
ェーンの入力端子、ＯＵＴはセレクタＷＳから遅延信号
を出力する出力端子である。図１６は、従来の４ｂｉｔ
の可変遅延回路の構成を示す図であり、（ａ）は、図１
５のｎｂｉｔの可変遅延回路におけるｎ＝４の場合を示
し、（ｂ）は、セレクタ回路を示している。図１６にお
いて、Ｅ０、Ｅ１はセレクタＷＳが、各ゲートＷ０〜Ｗ
３の接続点からの信号Ｎ０〜Ｎ３を選択するセレクト信
号である。ＩＮは被遅延信号が入力されるゲートチェー
ンの入力端子、ＯＵＴはセレクタＷＳから遅延信号を出
力する出力端子である。
の構成を示す図である。図１５において、Ｗ０〜Ｗｎ−
１は、互いに直列接続されたゲートチェーンを形成する
ｎ個のゲート、ＷＳはゲートＷ０〜Ｗｎ−１の各接続点
からの信号Ｎ０〜Ｎｎ−１を選択するｎ：１のセレクタ
である。また、ＩＮは被遅延信号が入力されるゲートチ
ェーンの入力端子、ＯＵＴはセレクタＷＳから遅延信号
を出力する出力端子である。図１６は、従来の４ｂｉｔ
の可変遅延回路の構成を示す図であり、（ａ）は、図１
５のｎｂｉｔの可変遅延回路におけるｎ＝４の場合を示
し、（ｂ）は、セレクタ回路を示している。図１６にお
いて、Ｅ０、Ｅ１はセレクタＷＳが、各ゲートＷ０〜Ｗ
３の接続点からの信号Ｎ０〜Ｎ３を選択するセレクト信
号である。ＩＮは被遅延信号が入力されるゲートチェー
ンの入力端子、ＯＵＴはセレクタＷＳから遅延信号を出
力する出力端子である。
【０００３】このような従来の可変遅延回路において
は、図１５に示すごとく、ゲートチェーンの入力端子Ｉ
Ｎから入力されたパルス信号は、各々のゲートＷ０〜Ｗ
ｎ−１で遅延を受けながらゲートチェーン中を伝搬して
いく。セレクタＷＳにセレクト信号を与えることによ
り、セレクタＷＳの出力端子ＯＵＴには、入力端子ＩＮ
に入力したパルスに対して、 （遅延時間）＝ｋ×ｔｄｇ＋ｔｄｓ （１≦ｋ≦
ｎ） 但し、 ｔｄｇ：ゲート１段当たりの遅延時間 ｔｄｓ：セレクタの遅延時間 の遅延を持ったパルスが得られる。
は、図１５に示すごとく、ゲートチェーンの入力端子Ｉ
Ｎから入力されたパルス信号は、各々のゲートＷ０〜Ｗ
ｎ−１で遅延を受けながらゲートチェーン中を伝搬して
いく。セレクタＷＳにセレクト信号を与えることによ
り、セレクタＷＳの出力端子ＯＵＴには、入力端子ＩＮ
に入力したパルスに対して、 （遅延時間）＝ｋ×ｔｄｇ＋ｔｄｓ （１≦ｋ≦
ｎ） 但し、 ｔｄｇ：ゲート１段当たりの遅延時間 ｔｄｓ：セレクタの遅延時間 の遅延を持ったパルスが得られる。
【０００４】
【発明が解決しようとする課題】上述のような従来の可
変遅延回路では、以下に図１６を用いて述べる問題点が
ある。可変遅延回路の入力から出力までには、入力端
子ＩＮからゲートまでの配線による遅延、ゲートによ
る遅延、ゲートの出力負荷（配線など）による遅延、
セレクタ１段目の３入力ＮＯＲゲートによる遅延、
３入力ＮＯＲゲートの出力負荷（配線など）による遅
延、セレクタ２段目の４入力ＮＯＲゲートによる遅
延、セレクタ２段目の４入力ＮＯＲゲートから出力端
子ＯＵＴまでの配線による遅延が存在する。この回路の
遅延時間は、
変遅延回路では、以下に図１６を用いて述べる問題点が
ある。可変遅延回路の入力から出力までには、入力端
子ＩＮからゲートまでの配線による遅延、ゲートによ
る遅延、ゲートの出力負荷（配線など）による遅延、
セレクタ１段目の３入力ＮＯＲゲートによる遅延、
３入力ＮＯＲゲートの出力負荷（配線など）による遅
延、セレクタ２段目の４入力ＮＯＲゲートによる遅
延、セレクタ２段目の４入力ＮＯＲゲートから出力端
子ＯＵＴまでの配線による遅延が存在する。この回路の
遅延時間は、
【０００５】
【数１】
【０００６】である。ただし、ここではセレクタＷＳに
よって、ｋ段目のゲート（Ｗｋ−１）の出力を選択して
いる。遅延時間のリニアリティをよくする（可変幅を一
定にする）ためには、ｔｄｉ、ｔｄｉ、ｔｄｉ、
ｔｄｉそれぞれの１≦ｉ≦４の値を等しくすればよ
い。この中で、ゲートの出力負荷（配線など）による
遅延、３入力ＮＯＲゲートの出力負荷（配線など）に
よる遅延、の２つは配線のレイアウトパターンによって
変わる。ｔｄｉ、ｔｄｉそれぞれの１≦ｉ≦４の値
を等しくするには、、それぞれの配線の１≦ｉ≦４
の長さを等しくすればよいが、ゲート配置などによる制
限によって、長さを等しくするのは困難である。また長
さを等しくしたとしても可変遅延回路の占有面積が大き
くなるという問題点があった。
よって、ｋ段目のゲート（Ｗｋ−１）の出力を選択して
いる。遅延時間のリニアリティをよくする（可変幅を一
定にする）ためには、ｔｄｉ、ｔｄｉ、ｔｄｉ、
ｔｄｉそれぞれの１≦ｉ≦４の値を等しくすればよ
い。この中で、ゲートの出力負荷（配線など）による
遅延、３入力ＮＯＲゲートの出力負荷（配線など）に
よる遅延、の２つは配線のレイアウトパターンによって
変わる。ｔｄｉ、ｔｄｉそれぞれの１≦ｉ≦４の値
を等しくするには、、それぞれの配線の１≦ｉ≦４
の長さを等しくすればよいが、ゲート配置などによる制
限によって、長さを等しくするのは困難である。また長
さを等しくしたとしても可変遅延回路の占有面積が大き
くなるという問題点があった。
【０００７】この発明は上述のような課題を解決するた
めになされたもので、配線数、ゲート数の少ない簡単な
構成の可変遅延回路を得ることを第一の目的としてい
る。また、複数の遅延時間分解能をもつ可変遅延回路を
得ることを第二の目的としている。また、このような可
変遅延回路を用いたリング発振器を得ることを第三の目
的としている。さらに、このような可変遅延回路を用い
たパルス幅可変回路を得ることを第四の目的としてい
る。
めになされたもので、配線数、ゲート数の少ない簡単な
構成の可変遅延回路を得ることを第一の目的としてい
る。また、複数の遅延時間分解能をもつ可変遅延回路を
得ることを第二の目的としている。また、このような可
変遅延回路を用いたリング発振器を得ることを第三の目
的としている。さらに、このような可変遅延回路を用い
たパルス幅可変回路を得ることを第四の目的としてい
る。
【０００８】
【課題を解決するための手段】この発明に係わる可変遅
延回路においては、被遅延信号が入力される入力端子に
接続された遅延ゲートへの入力及び遅延ゲートの出力を
用いて、論理ゲートが形成する遅延信号を出力する出力
端子を備え、遅延ゲートを制御するための制御信号を入
力するものである。また、入力端子に入力された被遅延
信号を入力し、順次出力を次段に入力するよう直列に接
続されたｎ段（ｎは２以上の正の整数）の遅延ゲートの
各段の出力を用いて、論理ゲートが形成する一つの遅延
信号を出力する出力端子を備え、遅延ゲートの少なくと
も一つに、この遅延ゲートを制御するための制御信号を
入力するものである。また、ｎ段目の遅延ゲートには、
負荷ゲートを設けたものである。さらに、ｎ段の遅延ゲ
ートを、少なくとも２系統設けたものである。また、一
つの系統の遅延ゲートの各段には、負荷ゲートを設けた
ものである。
延回路においては、被遅延信号が入力される入力端子に
接続された遅延ゲートへの入力及び遅延ゲートの出力を
用いて、論理ゲートが形成する遅延信号を出力する出力
端子を備え、遅延ゲートを制御するための制御信号を入
力するものである。また、入力端子に入力された被遅延
信号を入力し、順次出力を次段に入力するよう直列に接
続されたｎ段（ｎは２以上の正の整数）の遅延ゲートの
各段の出力を用いて、論理ゲートが形成する一つの遅延
信号を出力する出力端子を備え、遅延ゲートの少なくと
も一つに、この遅延ゲートを制御するための制御信号を
入力するものである。また、ｎ段目の遅延ゲートには、
負荷ゲートを設けたものである。さらに、ｎ段の遅延ゲ
ートを、少なくとも２系統設けたものである。また、一
つの系統の遅延ゲートの各段には、負荷ゲートを設けた
ものである。
【０００９】また、制御信号が入力される遅延ゲート
は、ＯＲゲートであり、論理ゲートは、ＡＮＤゲートで
あるものである。加えて、制御信号が入力される遅延ゲ
ートは、インバータ及び制御信号が入力されるＮＯＲゲ
ートを有し、論理ゲートは、ＮＯＲゲートであるもので
ある。また、制御信号が入力される遅延ゲートは、イン
バータ及びそれぞれ制御信号が入力される二つのＮＯＲ
ゲートを有し、論理ゲートは、ＮＯＲゲートであるもの
である。また、入力端子と遅延ゲートの間に、インバー
タを設け、インバータの出力を論理ゲートに入力させる
ものである。さらにまた、論理ゲートは、入力端子に入
力された被遅延信号を入力し、論理ゲートと出力端子の
間に、インバータを設けたものである。
は、ＯＲゲートであり、論理ゲートは、ＡＮＤゲートで
あるものである。加えて、制御信号が入力される遅延ゲ
ートは、インバータ及び制御信号が入力されるＮＯＲゲ
ートを有し、論理ゲートは、ＮＯＲゲートであるもので
ある。また、制御信号が入力される遅延ゲートは、イン
バータ及びそれぞれ制御信号が入力される二つのＮＯＲ
ゲートを有し、論理ゲートは、ＮＯＲゲートであるもの
である。また、入力端子と遅延ゲートの間に、インバー
タを設け、インバータの出力を論理ゲートに入力させる
ものである。さらにまた、論理ゲートは、入力端子に入
力された被遅延信号を入力し、論理ゲートと出力端子の
間に、インバータを設けたものである。
【００１０】また、この発明に係わるリング発振器にお
いては、可変遅延回路を、リング状に接続されたゲート
の一部として用いたものである。また、可変遅延回路
を、複数用いてリング状に直列に接続したものである。
さらに、この発明に係わるパルス幅可変回路において
は、可変遅延回路を、二つ直列に接続したものである。
いては、可変遅延回路を、リング状に接続されたゲート
の一部として用いたものである。また、可変遅延回路
を、複数用いてリング状に直列に接続したものである。
さらに、この発明に係わるパルス幅可変回路において
は、可変遅延回路を、二つ直列に接続したものである。
【００１１】
実施の形態１．図１は、この発明の実施の形態１による
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。図において、ＩＮは被遅延信号が入力され
る入力端子、Ｇ０は入力端子ＩＮからの信号を入力にも
つゲート、Ｘ１は、ゲートＧ０の出力と制御信号Ｓ１を
入力に持つ２入力ＯＲゲートのディレイゲート、ＸＳは
ゲートＧ０の出力Ｎ０とディレイゲートＸ１の出力Ｎ１
を入力に持つ２入力ＡＮＤの論理ゲートで、従来技術の
セレクタに相当する。ＯＵＴは論理ゲートＸＳに接続さ
れ、遅延信号を出力する出力端子である。
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。図において、ＩＮは被遅延信号が入力され
る入力端子、Ｇ０は入力端子ＩＮからの信号を入力にも
つゲート、Ｘ１は、ゲートＧ０の出力と制御信号Ｓ１を
入力に持つ２入力ＯＲゲートのディレイゲート、ＸＳは
ゲートＧ０の出力Ｎ０とディレイゲートＸ１の出力Ｎ１
を入力に持つ２入力ＡＮＤの論理ゲートで、従来技術の
セレクタに相当する。ＯＵＴは論理ゲートＸＳに接続さ
れ、遅延信号を出力する出力端子である。
【００１２】この回路の動作を以下に説明する。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 ディレイゲートＸ１の出力Ｎ１は常にＨであるので、出
力端子ＯＵＴからの出力波形は、被遅延信号の入力波形
に比べて、立ち上がり、立ち下がりエッジともＧ０＋Ｘ
Ｓの遅延時間分遅れる。
力端子ＯＵＴからの出力波形は、被遅延信号の入力波形
に比べて、立ち上がり、立ち下がりエッジともＧ０＋Ｘ
Ｓの遅延時間分遅れる。
【００１３】（２）制御信号Ｓ１がロー（Ｌ）の場合 ディレイゲートＸ１の出力Ｎ１は入力波形に比べて立ち
上がり、立ち下がりエッジともＧ０＋Ｘ１の遅延時間分
遅れる。従って、出力波形は次のようになる。 （ａ）立ち下がりエッジ 出力Ｎ０からの立ち下がりエッジが生きる。すなわち入
力波形に比べてＧ０＋ＸＳの遅延時間分遅れる。（制御
信号Ｓ１がＨの場合と同じ） （ｂ）立ち上がりエッジ 出力Ｎ１からの立ち上がりエッジが生きる。すなわち入
力波形に比べて、Ｇ０＋Ｘ１＋ＸＳの遅延時間分遅れ
る。（制御信号Ｓ１がＨの場合より、Ｘ１の遅延時間分
遅れる。） すなわち、立ち上がりエッジのみに注目すると、制御信
号をＨ→Ｌにすることによって、立ち上がりエッジをデ
ィレイゲートＸ１の遅延時間分遅らすことができる。
上がり、立ち下がりエッジともＧ０＋Ｘ１の遅延時間分
遅れる。従って、出力波形は次のようになる。 （ａ）立ち下がりエッジ 出力Ｎ０からの立ち下がりエッジが生きる。すなわち入
力波形に比べてＧ０＋ＸＳの遅延時間分遅れる。（制御
信号Ｓ１がＨの場合と同じ） （ｂ）立ち上がりエッジ 出力Ｎ１からの立ち上がりエッジが生きる。すなわち入
力波形に比べて、Ｇ０＋Ｘ１＋ＸＳの遅延時間分遅れ
る。（制御信号Ｓ１がＨの場合より、Ｘ１の遅延時間分
遅れる。） すなわち、立ち上がりエッジのみに注目すると、制御信
号をＨ→Ｌにすることによって、立ち上がりエッジをデ
ィレイゲートＸ１の遅延時間分遅らすことができる。
【００１４】実施の形態１では、配線の調整をする箇所
が、出力Ｎ０、Ｎ１の２カ所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。また、セレ
クタの構造を簡単にすることによって、ゲート数、消費
電力を低減することができる。
が、出力Ｎ０、Ｎ１の２カ所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。また、セレ
クタの構造を簡単にすることによって、ゲート数、消費
電力を低減することができる。
【００１５】実施の形態２．図２は、この発明の実施の
形態２によるｎｂｉｔ可変遅延回路の構成とタイミング
チャートを示す図である。この回路は、入力端子ＩＮか
らの信号を入力に持つゲートＧ０と、ゲートＧ０の出力
Ｎ０と制御信号Ｓ１を入力に持つ２入力ＯＲゲートのデ
ィレイゲートＸ１と、ディレイゲートＸｋ−１の出力Ｎ
ｋ−１と制御信号Ｓｋを入力に持つディレイゲートＸｋ
（３≦ｋ≦ｎ−１）と、ゲートＧ０の出力Ｎ０とディレ
イゲートＸｋの出力Ｎｋを入力に持つｎ入力ＡＮＤの論
理ゲートＸＳと、論理ゲートＸＳの出力端子ＯＵＴによ
って構成されている。
形態２によるｎｂｉｔ可変遅延回路の構成とタイミング
チャートを示す図である。この回路は、入力端子ＩＮか
らの信号を入力に持つゲートＧ０と、ゲートＧ０の出力
Ｎ０と制御信号Ｓ１を入力に持つ２入力ＯＲゲートのデ
ィレイゲートＸ１と、ディレイゲートＸｋ−１の出力Ｎ
ｋ−１と制御信号Ｓｋを入力に持つディレイゲートＸｋ
（３≦ｋ≦ｎ−１）と、ゲートＧ０の出力Ｎ０とディレ
イゲートＸｋの出力Ｎｋを入力に持つｎ入力ＡＮＤの論
理ゲートＸＳと、論理ゲートＸＳの出力端子ＯＵＴによ
って構成されている。
【００１６】この回路の動作を以下に示す。入力データ
の立ち上がりエッジは、実施の形態１同様制御信号によ
らず一定の遅延時間後に出力される。以下は立ち上がり
エッジについて示す。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 出力Ｎ１〜Ｎｎ−１は常にＨであるので、出力端子ＯＵ
Ｔからの出力波形の立ち上がりエッジは、Ｇ０＋ＸＳの
遅延時間分だけ遅れる。 （２）Ｓ１〜Ｓｋ−１＝Ｌ，Ｓｋ＝Ｈの場合（２≦ｋ≦
ｎ−１） 出力Ｎｋ〜Ｎｎ−１は常にＨ、出力Ｎ１〜Ｎｋ−１はそ
れぞれディレイゲートｋ−１段分の遅延がある。このと
き出力波形の立ち上がりエッジは、入力波形からＧ０＋
ディレイゲートｋ−１段分（Ｘ１〜Ｘｋ−１）＋ＸＳの
遅延時間分だけ遅れる。この回路の立ち上がりエッジの
遅延時間は、次のように示される。
の立ち上がりエッジは、実施の形態１同様制御信号によ
らず一定の遅延時間後に出力される。以下は立ち上がり
エッジについて示す。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 出力Ｎ１〜Ｎｎ−１は常にＨであるので、出力端子ＯＵ
Ｔからの出力波形の立ち上がりエッジは、Ｇ０＋ＸＳの
遅延時間分だけ遅れる。 （２）Ｓ１〜Ｓｋ−１＝Ｌ，Ｓｋ＝Ｈの場合（２≦ｋ≦
ｎ−１） 出力Ｎｋ〜Ｎｎ−１は常にＨ、出力Ｎ１〜Ｎｋ−１はそ
れぞれディレイゲートｋ−１段分の遅延がある。このと
き出力波形の立ち上がりエッジは、入力波形からＧ０＋
ディレイゲートｋ−１段分（Ｘ１〜Ｘｋ−１）＋ＸＳの
遅延時間分だけ遅れる。この回路の立ち上がりエッジの
遅延時間は、次のように示される。
【００１７】
【数２】
【００１８】但し、論理ゲートＸＳによって、ｋ段目の
ディレイゲート（Ｘｋ−１）の出力を選択するものとす
る。また、は入力端子ＩＮからゲートまでの配線によ
る遅延、はディレイゲートＸｉによる遅延、はディ
レイゲートＸｉの出力負荷（配線など）による遅延、
は論理ゲートＸＳによる遅延、は論理ゲートＸＳから
出力端子ＯＵＴまでの配線による遅延である。遅延時間
のリニアリティをよくする（可変幅を一定にする）ため
には、ｔｄｉ，ｔｄｉそれぞれの０≦ｉ≦ｎ−１の
値を等しくすればよい。実施の形態２では、配線の調整
をする箇所が、出力Ｎ０〜Ｎｉ−１のｉ箇所（従来例の
ゲートの出力部のみに相当）だけであるので、レイアウ
トパターンの制約が小さくなる。すなわち配線領域を小
さくし、遅延時間のリニアリティを向上することができ
る。またセレクタの構造を簡単にすることによって、ゲ
ート数、消費電力を低減することができる。
ディレイゲート（Ｘｋ−１）の出力を選択するものとす
る。また、は入力端子ＩＮからゲートまでの配線によ
る遅延、はディレイゲートＸｉによる遅延、はディ
レイゲートＸｉの出力負荷（配線など）による遅延、
は論理ゲートＸＳによる遅延、は論理ゲートＸＳから
出力端子ＯＵＴまでの配線による遅延である。遅延時間
のリニアリティをよくする（可変幅を一定にする）ため
には、ｔｄｉ，ｔｄｉそれぞれの０≦ｉ≦ｎ−１の
値を等しくすればよい。実施の形態２では、配線の調整
をする箇所が、出力Ｎ０〜Ｎｉ−１のｉ箇所（従来例の
ゲートの出力部のみに相当）だけであるので、レイアウ
トパターンの制約が小さくなる。すなわち配線領域を小
さくし、遅延時間のリニアリティを向上することができ
る。またセレクタの構造を簡単にすることによって、ゲ
ート数、消費電力を低減することができる。
【００１９】実施の形態３．図３は、この発明の実施の
形態３によるインバータゲート、ＮＯＲゲートを用いた
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、入力端子ＩＮと、ＩＮを入力
に持つインバータＩＮＶと、インバータＩＮＶの出力Ｎ
０が入力されるインバータＸ１ａ及び、インバータＸ１
ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲート
Ｘ１ｂで構成されるディレイゲートＸ１と、インバータ
ＩＮＶの出力Ｎ０とディレイゲートＸ１の出力Ｎ１を入
力に持つ２入力ＮＯＲの論理ゲートＸＳと、論理ゲート
ＸＳの出力端子ＯＵＴによって構成されている。
形態３によるインバータゲート、ＮＯＲゲートを用いた
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、入力端子ＩＮと、ＩＮを入力
に持つインバータＩＮＶと、インバータＩＮＶの出力Ｎ
０が入力されるインバータＸ１ａ及び、インバータＸ１
ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲート
Ｘ１ｂで構成されるディレイゲートＸ１と、インバータ
ＩＮＶの出力Ｎ０とディレイゲートＸ１の出力Ｎ１を入
力に持つ２入力ＮＯＲの論理ゲートＸＳと、論理ゲート
ＸＳの出力端子ＯＵＴによって構成されている。
【００２０】この回路の動作を以下に示す。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 ２入力ＮＯＲゲートＸ１ｂの出力Ｎ１は常にＬであるの
で、出力端子ＯＵＴからの出力波形は、入力波形から、
立ち上がり、立ち下がりエッジともＩＮＶ＋ＸＳの遅延
時間分遅れる。 （２）制御信号Ｓ１がロー（Ｌ）の場合 ２入力ＮＯＲゲートＸ１ｂの出力Ｎ１は入力波形から、
立ち上がり、立ち下がりエッジともＩＮＶ＋Ｘ１ａ＋Ｘ
１ｂの遅延時間だけ遅れる。従って、出力波形は次のよ
うになる。 （ａ）立ち下がりエッジ インバータＸ０からの立ち下がりエッジが生きる。すな
わち入力波形からＩＮＶ＋ＸＳの遅延時間分遅れる。
（制御信号Ｓ１がＨの場合と同じ。） （ｂ）立ち上がりエッジ 出力Ｎ１からの立ち上がりエッジが生きる。すなわち入
力波形からＩＮＶ＋Ｘ１ａ＋Ｘ１ｂ＋ＸＳの遅延時間分
遅れる。（制御信号Ｓ１がＨの場合よりＸ１ａ＋Ｘ１ｂ
の遅延時間分遅れる。） すなわち、立ち上がりエッジのみに注目すると、制御信
号Ｓ１をＨ→Ｌにすることによって、入力波形の立ち上
がりエッジをインバータ＋２入力ＮＯＲゲートの遅延時
間分遅らすことができる。
で、出力端子ＯＵＴからの出力波形は、入力波形から、
立ち上がり、立ち下がりエッジともＩＮＶ＋ＸＳの遅延
時間分遅れる。 （２）制御信号Ｓ１がロー（Ｌ）の場合 ２入力ＮＯＲゲートＸ１ｂの出力Ｎ１は入力波形から、
立ち上がり、立ち下がりエッジともＩＮＶ＋Ｘ１ａ＋Ｘ
１ｂの遅延時間だけ遅れる。従って、出力波形は次のよ
うになる。 （ａ）立ち下がりエッジ インバータＸ０からの立ち下がりエッジが生きる。すな
わち入力波形からＩＮＶ＋ＸＳの遅延時間分遅れる。
（制御信号Ｓ１がＨの場合と同じ。） （ｂ）立ち上がりエッジ 出力Ｎ１からの立ち上がりエッジが生きる。すなわち入
力波形からＩＮＶ＋Ｘ１ａ＋Ｘ１ｂ＋ＸＳの遅延時間分
遅れる。（制御信号Ｓ１がＨの場合よりＸ１ａ＋Ｘ１ｂ
の遅延時間分遅れる。） すなわち、立ち上がりエッジのみに注目すると、制御信
号Ｓ１をＨ→Ｌにすることによって、入力波形の立ち上
がりエッジをインバータ＋２入力ＮＯＲゲートの遅延時
間分遅らすことができる。
【００２１】実施の形態３では、配線の調整をする箇所
が、出力Ｎ０〜Ｎ１の２箇所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。またセレク
タの構造を簡単にすることによって、ゲート数、消費電
力を低減することができる。
が、出力Ｎ０〜Ｎ１の２箇所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。またセレク
タの構造を簡単にすることによって、ゲート数、消費電
力を低減することができる。
【００２２】実施の形態４．図４は、この発明の実施の
形態４によるインバータゲート、ＮＯＲゲートを用いた
ｎｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、入力端子ＩＮと、入力端子Ｉ
Ｎからの信号を入力に持つインバータＩＮＶと、インバ
ータＩＮＶの出力Ｎ０と制御信号Ｓ１を入力に持ち、出
力Ｎ０が入力されるインバータＸ１ａ及び、インバータ
Ｘ１ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲ
ートＸ１ｂで構成されるディレイゲートＸ１と、ディレ
イゲートＸｉ−１の出力Ｎ−１と制御信号Ｓｉを入力に
持つディレイゲートＸｉと、インバータＩＮＶの出力Ｎ
０とディレイゲートＸｉの出力Ｎｉを入力とするｎ入力
ＮＯＲの論理ゲートＸＳと、論理ゲートＸＳの出力端子
ＯＵＴによって構成されている。
形態４によるインバータゲート、ＮＯＲゲートを用いた
ｎｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、入力端子ＩＮと、入力端子Ｉ
Ｎからの信号を入力に持つインバータＩＮＶと、インバ
ータＩＮＶの出力Ｎ０と制御信号Ｓ１を入力に持ち、出
力Ｎ０が入力されるインバータＸ１ａ及び、インバータ
Ｘ１ａの出力及び制御信号Ｓ１を受ける２入力ＮＯＲゲ
ートＸ１ｂで構成されるディレイゲートＸ１と、ディレ
イゲートＸｉ−１の出力Ｎ−１と制御信号Ｓｉを入力に
持つディレイゲートＸｉと、インバータＩＮＶの出力Ｎ
０とディレイゲートＸｉの出力Ｎｉを入力とするｎ入力
ＮＯＲの論理ゲートＸＳと、論理ゲートＸＳの出力端子
ＯＵＴによって構成されている。
【００２３】この回路の動作を以下に示す。入力データ
の立ち下がりエッジは実施の形態１、２、３と同様、制
御信号によらず一定の遅延時間後に出力される。以下は
入力データの立ち上がりエッジについて示す。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 出力Ｎ１〜Ｎｎ−１は常にＬであるので、出力端子ＯＵ
Ｔからの出力波形の立ち上がりエッジは、ＩＮＶ＋ＸＳ
の遅延時間分だけ遅れる。 （２）Ｓ０〜Ｓｋ−１＝Ｌ，Ｓｋ＝Ｈの場合（２≦ｋ≦
ｎ） 出力Ｎｋ〜Ｎｎ−１は常にＨ、Ｎ０〜Ｎｋ−１はインバ
ータＩＮＶ＋２入力ＮＯＲｋ−１段分の遅延がある。よ
って出力波形の立ち上がりエッジは、Ｎｋ−１のデータ
が生きて、入力波形からＩＮＶ＋（インバータ＋２入力
ＮＯＲ）ｋ−１段分＋ＸＳの遅延時間分だけ遅れる。こ
の回路の立ち上がりエッジの遅延時間は、次のように示
される。
の立ち下がりエッジは実施の形態１、２、３と同様、制
御信号によらず一定の遅延時間後に出力される。以下は
入力データの立ち上がりエッジについて示す。 （１）制御信号Ｓ１がハイ（Ｈ）の場合 出力Ｎ１〜Ｎｎ−１は常にＬであるので、出力端子ＯＵ
Ｔからの出力波形の立ち上がりエッジは、ＩＮＶ＋ＸＳ
の遅延時間分だけ遅れる。 （２）Ｓ０〜Ｓｋ−１＝Ｌ，Ｓｋ＝Ｈの場合（２≦ｋ≦
ｎ） 出力Ｎｋ〜Ｎｎ−１は常にＨ、Ｎ０〜Ｎｋ−１はインバ
ータＩＮＶ＋２入力ＮＯＲｋ−１段分の遅延がある。よ
って出力波形の立ち上がりエッジは、Ｎｋ−１のデータ
が生きて、入力波形からＩＮＶ＋（インバータ＋２入力
ＮＯＲ）ｋ−１段分＋ＸＳの遅延時間分だけ遅れる。こ
の回路の立ち上がりエッジの遅延時間は、次のように示
される。
【００２４】
【数３】
【００２５】但し、セレクタによってｋ段目のディレイ
ゲート（Ｘｋ−１）の出力を選択するものとし、は入
力端子ＩＮからインバータＩＮＶまでの配線による遅
延、はディレイゲートＸｉによる遅延、はディレイ
ゲートＸｉの出力負荷（配線など）による遅延、は論
理ゲートＸＳによる遅延、は論理ゲートＸＳから出力
端子ＯＵＴまでの配線による遅延である。遅延時間のリ
ニアリティをよくする（可変幅を一定にする）ために
は、ｔｄｉ，ｔｄｉそれぞれの０≦ｉ≦ｎ−１の値
を等しくすればよい。実施の形態４では、配線の調整を
する箇所が、出力Ｎ０〜Ｎｉ−１のｉ箇所（従来例のゲ
ートの出力部のみに相当）だけであるので、レイアウト
パターンの制約が小さくなる。すなわち配線領域を小さ
くし、遅延時間のリニアリティを向上する子とができ
る。またセレクタの構造を簡単にすることによって、ゲ
ート数、消費電力を低減することができる。
ゲート（Ｘｋ−１）の出力を選択するものとし、は入
力端子ＩＮからインバータＩＮＶまでの配線による遅
延、はディレイゲートＸｉによる遅延、はディレイ
ゲートＸｉの出力負荷（配線など）による遅延、は論
理ゲートＸＳによる遅延、は論理ゲートＸＳから出力
端子ＯＵＴまでの配線による遅延である。遅延時間のリ
ニアリティをよくする（可変幅を一定にする）ために
は、ｔｄｉ，ｔｄｉそれぞれの０≦ｉ≦ｎ−１の値
を等しくすればよい。実施の形態４では、配線の調整を
する箇所が、出力Ｎ０〜Ｎｉ−１のｉ箇所（従来例のゲ
ートの出力部のみに相当）だけであるので、レイアウト
パターンの制約が小さくなる。すなわち配線領域を小さ
くし、遅延時間のリニアリティを向上する子とができ
る。またセレクタの構造を簡単にすることによって、ゲ
ート数、消費電力を低減することができる。
【００２６】実施の形態５．図５は、この発明の実施の
形態５によるインバータゲート、ＮＯＲゲートを用いた
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、実施の形態３の入力端子ＩＮ
とディレイゲートＸ１の間のインバータＩＮＶを取りは
ずし、２入力ＮＯＲの論理ゲートＸＳと出力端子ＯＵＴ
の間にインバータＩＮＶを挿入したものである。
形態５によるインバータゲート、ＮＯＲゲートを用いた
２ｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、実施の形態３の入力端子ＩＮ
とディレイゲートＸ１の間のインバータＩＮＶを取りは
ずし、２入力ＮＯＲの論理ゲートＸＳと出力端子ＯＵＴ
の間にインバータＩＮＶを挿入したものである。
【００２７】この回路の動作は、実施の形態３の出力Ｎ
０の波形を入力とし、出力端子ＯＵＴの波形を反転さ
せ、インバータ１段分遅らせたものと同等で、図５のタ
イミングチャートに示すとおりである。すなわち、入力
波形の立ち下がりエッジのみに注目すると、制御信号を
Ｈ→Ｌにすることによって、入力波形の立ち下がりエッ
ジを、インバータ＋２入力ＮＯＲの遅延時間分遅らすこ
とができる。実施の形態５では、配線の調整をする箇所
が、出力Ｎ０〜Ｎ１の２箇所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。またセレク
タの構造を簡単にすることによってゲート数、消費電力
を低減することができる。
０の波形を入力とし、出力端子ＯＵＴの波形を反転さ
せ、インバータ１段分遅らせたものと同等で、図５のタ
イミングチャートに示すとおりである。すなわち、入力
波形の立ち下がりエッジのみに注目すると、制御信号を
Ｈ→Ｌにすることによって、入力波形の立ち下がりエッ
ジを、インバータ＋２入力ＮＯＲの遅延時間分遅らすこ
とができる。実施の形態５では、配線の調整をする箇所
が、出力Ｎ０〜Ｎ１の２箇所（従来例のゲートの出力部
のみに相当）だけであるので、レイアウトパターンの制
約が小さくなる。すなわち配線領域を小さくし、遅延時
間のリニアリティを向上することができる。またセレク
タの構造を簡単にすることによってゲート数、消費電力
を低減することができる。
【００２８】実施の形態６．図６は、この発明の実施の
形態６によるインバータゲート、ＮＯＲゲートを用いた
ｎｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、実施の形態４の入力端子ＩＮ
とディレイゲートＸ１の間のインバータＩＮＶを取りは
ずし、ｎ入力ＮＯＲの論理ゲートＸＳと出力端子ＯＵＴ
の間にインバータＩＮＶを挿入したものである。
形態６によるインバータゲート、ＮＯＲゲートを用いた
ｎｂｉｔ可変遅延回路の構成とタイミングチャートを示
す図である。この回路は、実施の形態４の入力端子ＩＮ
とディレイゲートＸ１の間のインバータＩＮＶを取りは
ずし、ｎ入力ＮＯＲの論理ゲートＸＳと出力端子ＯＵＴ
の間にインバータＩＮＶを挿入したものである。
【００２９】この回路の動作は、実施の形態４のＮ０波
形を入力とし、出力端子ＯＵＴの波形を反転させ、イン
バータ１段分遅らせたものと同等で、図６のタイミング
チャートに示すとおりである。この回路の立ち下がりエ
ッジの遅延時間は、以下のように示される。
形を入力とし、出力端子ＯＵＴの波形を反転させ、イン
バータ１段分遅らせたものと同等で、図６のタイミング
チャートに示すとおりである。この回路の立ち下がりエ
ッジの遅延時間は、以下のように示される。
【００３０】
【数４】
【００３１】但し、セレクタによってｋ段目のゲートの
出力を選択するものとし、は入力端子ＩＮからディレ
イゲートＸ１までの配線による遅延、はディレイゲー
トＸｉ（Ｘｉａ＋Ｘｉｂ）による遅延、はディレイゲ
ートＸｉの出力負荷（配線など）による遅延、は論理
ゲートＸＳによる遅延、は論理ゲートＸＳから出力端
子ＯＵＴまでの配線による遅延、はインバータＩＮＶ
による遅延である。遅延時間のリニアリティをよくする
（可変幅を一定にする）ためには、ｔｄｋ、ｔｄｋ
それぞれの１≦ｋ≦ｎの値を等しくすればよい。実施の
形態６では、配線の調整をする箇所が、Ｎ０〜Ｎｉ−１
のｉ箇所（従来例のゲートの出力部のみに相当）だけで
あるので、レイアウトパターンの制約が小さくなる。す
なわち配線領域を小さくし、遅延時間のリニアリティを
向上することができる。またセレクタの構造を簡単にす
ることによって、ゲート数、消費電力を低減することが
できる。
出力を選択するものとし、は入力端子ＩＮからディレ
イゲートＸ１までの配線による遅延、はディレイゲー
トＸｉ（Ｘｉａ＋Ｘｉｂ）による遅延、はディレイゲ
ートＸｉの出力負荷（配線など）による遅延、は論理
ゲートＸＳによる遅延、は論理ゲートＸＳから出力端
子ＯＵＴまでの配線による遅延、はインバータＩＮＶ
による遅延である。遅延時間のリニアリティをよくする
（可変幅を一定にする）ためには、ｔｄｋ、ｔｄｋ
それぞれの１≦ｋ≦ｎの値を等しくすればよい。実施の
形態６では、配線の調整をする箇所が、Ｎ０〜Ｎｉ−１
のｉ箇所（従来例のゲートの出力部のみに相当）だけで
あるので、レイアウトパターンの制約が小さくなる。す
なわち配線領域を小さくし、遅延時間のリニアリティを
向上することができる。またセレクタの構造を簡単にす
ることによって、ゲート数、消費電力を低減することが
できる。
【００３２】実施の形態７．図７は、この発明の実施の
形態７によるｎｂｉｔ可変遅延回路の構成を示す図であ
る。図７は、実施の形態４のディレイゲートＸｎ−１に
負荷ゲート（インバータ）Ｙｎを付加したものである。
このようにすることで、インバータＩＮＶ及びディレイ
ゲートＸ１〜Ｘｎ−１の負荷を等しくすることによって
遅延時間のリニアリティを向上させることができる。な
お、実施の形態７は、実施の形態１、２、３、５、６に
も応用できる。
形態７によるｎｂｉｔ可変遅延回路の構成を示す図であ
る。図７は、実施の形態４のディレイゲートＸｎ−１に
負荷ゲート（インバータ）Ｙｎを付加したものである。
このようにすることで、インバータＩＮＶ及びディレイ
ゲートＸ１〜Ｘｎ−１の負荷を等しくすることによって
遅延時間のリニアリティを向上させることができる。な
お、実施の形態７は、実施の形態１、２、３、５、６に
も応用できる。
【００３３】実施の形態８．図８は、この発明の実施の
形態８による２ｂｉｔ可変遅延回路の構成とタイミング
チャートを示す図である。図８は、実施の形態３のディ
レイゲートの構造を図８中の点線で囲まれた構造にした
もので、出力Ｎ０がそれぞれ入力されるインバータＸ１
ａと２入力ＮＯＲゲートＸ１ｃ及び，インバータＸ１ａ
と２入力ＮＯＲゲートＸ１ｃの出力及び制御信号Ｓ１ａ
を受ける３入力ＮＯＲゲートＸ１ｄを有し、２入力ＮＯ
ＲゲートＸ１ｃには制御信号Ｓ１ｂが入力されている構
成である。実施の形態３と同様、立ち上がりエッジの遅
延時間を、制御信号Ｓ１ａによってディレイゲート分の
遅延時間の調整ができる。さらに、この回路では、特願
平６−２６０２４５号の技術を応用してディレイゲート
１段分の遅延時間を調整することができる。特願平６−
２６０２４５号の技術とは、制御信号Ｓ１ｂをＨにした
ときには、立ち上がりエッジの遅延時間が遅くなり、制
御信号Ｓ１ｂをＬにしたときには、立ち上がりエッジの
遅延時間が小さくなるものである。
形態８による２ｂｉｔ可変遅延回路の構成とタイミング
チャートを示す図である。図８は、実施の形態３のディ
レイゲートの構造を図８中の点線で囲まれた構造にした
もので、出力Ｎ０がそれぞれ入力されるインバータＸ１
ａと２入力ＮＯＲゲートＸ１ｃ及び，インバータＸ１ａ
と２入力ＮＯＲゲートＸ１ｃの出力及び制御信号Ｓ１ａ
を受ける３入力ＮＯＲゲートＸ１ｄを有し、２入力ＮＯ
ＲゲートＸ１ｃには制御信号Ｓ１ｂが入力されている構
成である。実施の形態３と同様、立ち上がりエッジの遅
延時間を、制御信号Ｓ１ａによってディレイゲート分の
遅延時間の調整ができる。さらに、この回路では、特願
平６−２６０２４５号の技術を応用してディレイゲート
１段分の遅延時間を調整することができる。特願平６−
２６０２４５号の技術とは、制御信号Ｓ１ｂをＨにした
ときには、立ち上がりエッジの遅延時間が遅くなり、制
御信号Ｓ１ｂをＬにしたときには、立ち上がりエッジの
遅延時間が小さくなるものである。
【００３４】この原理を以下に簡単に示す。入力端子Ｉ
Ｎに入力される入力波形の立ち上がり（Ｌ→Ｈ）は、出
力Ｎ０の立ち下がり（Ｈ→Ｌ）、インバータＸ１ａの出
力及び２入力ＮＯＲゲートＸ１ｃの出力の立ち上がりに
当たる。なお実施の形態８ではＤＣＦＬ（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）を基本ゲート
として用いた。 （１）制御信号Ｓ１ｂがＨの場合（図８） ２入力ＮＯＲゲートＸ１ｃの出力はＬとなり、インバー
タＸ１ａの出力はＬ→Ｈとなる。これによって、３入力
ＮＯＲゲートＸ１ｄの出力が接続されている論理ゲート
ＸＳの入力ゲート（トランジスタのゲート容量）にたま
った電荷を引き抜くのは、インバータＸ１ａの出力（Ｌ
→Ｈ）が接続されている３入力ＮＯＲゲートＸ１ｄのＥ
ＦＥＴのみである。
Ｎに入力される入力波形の立ち上がり（Ｌ→Ｈ）は、出
力Ｎ０の立ち下がり（Ｈ→Ｌ）、インバータＸ１ａの出
力及び２入力ＮＯＲゲートＸ１ｃの出力の立ち上がりに
当たる。なお実施の形態８ではＤＣＦＬ（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）を基本ゲート
として用いた。 （１）制御信号Ｓ１ｂがＨの場合（図８） ２入力ＮＯＲゲートＸ１ｃの出力はＬとなり、インバー
タＸ１ａの出力はＬ→Ｈとなる。これによって、３入力
ＮＯＲゲートＸ１ｄの出力が接続されている論理ゲート
ＸＳの入力ゲート（トランジスタのゲート容量）にたま
った電荷を引き抜くのは、インバータＸ１ａの出力（Ｌ
→Ｈ）が接続されている３入力ＮＯＲゲートＸ１ｄのＥ
ＦＥＴのみである。
【００３５】（２）制御信号Ｓ１ｂがＬの場合（図８） インバータＸ１ａ、２入力ＮＯＲゲートＸ１ｃの出力は
Ｌ→Ｈとなる。これによって、３入力ＮＯＲゲートＸ１
ｄの出力が接続されている論理ゲートＸＳの入力ゲート
（トランジスタのゲート容量）にたまった電荷を引き抜
くのは、インバータＸ１ａの出力（Ｌ→Ｈ）が接続され
ている３入力ＮＯＲゲートＸ１ｄのＥＦＥＴと、２入力
ＮＯＲゲートＸ１ｃの出力（Ｌ→Ｈ）が接続されている
３入力ＮＯＲゲートＸ１ｄの別のＥＦＥＴの２つであ
る。よって制御信号Ｓ１ｂがＬの場合は、Ｈの場合に比
べて立ち上がりエッジの遅延時間は小さくなる。実施の
形態８では、配線の調整をする箇所がＮ０〜Ｎ２の２箇
所（従来例のゲートの出力部のみに相当）だけであるの
で、レイアウトパターンの制約が小さくなるというメリ
ットと、特願平６−２６０２４５号のゲート１段の遅延
時間を調整するというメリットを、ゲート数をあまり増
やすことなく（ゲート１段当たり３入力ＮＯＲゲート１
個）実現するものである。
Ｌ→Ｈとなる。これによって、３入力ＮＯＲゲートＸ１
ｄの出力が接続されている論理ゲートＸＳの入力ゲート
（トランジスタのゲート容量）にたまった電荷を引き抜
くのは、インバータＸ１ａの出力（Ｌ→Ｈ）が接続され
ている３入力ＮＯＲゲートＸ１ｄのＥＦＥＴと、２入力
ＮＯＲゲートＸ１ｃの出力（Ｌ→Ｈ）が接続されている
３入力ＮＯＲゲートＸ１ｄの別のＥＦＥＴの２つであ
る。よって制御信号Ｓ１ｂがＬの場合は、Ｈの場合に比
べて立ち上がりエッジの遅延時間は小さくなる。実施の
形態８では、配線の調整をする箇所がＮ０〜Ｎ２の２箇
所（従来例のゲートの出力部のみに相当）だけであるの
で、レイアウトパターンの制約が小さくなるというメリ
ットと、特願平６−２６０２４５号のゲート１段の遅延
時間を調整するというメリットを、ゲート数をあまり増
やすことなく（ゲート１段当たり３入力ＮＯＲゲート１
個）実現するものである。
【００３６】実施の形態９．図９は、この発明の実施の
形態９によるｎｂｉｔ可変遅延回路の構成を示す図であ
る。図９は実施の形態４のディレイゲートの構造を図９
中の波線で囲まれた構造にしたもので、出力Ｎ０がそれ
ぞれ入力されるインバータＸ１ａと２入力ＮＯＲゲート
Ｘ１ｃ及び、インバータＸ１ａと２入力ＮＯＲゲートＸ
１ｃの出力及び制御信号Ｓ１ａを受ける３入力ＮＯＲゲ
ートＸ１ｄを有し、２入力ＮＯＲゲートＸ１ｃには制御
信号Ｓ１ｂが入力される構成である。実施の形態４と同
様、立ち上がりエッジの遅延時間を、制御信号Ｓｉｋ
（０≦ｋ≦ｎ−１）によってゲートディレイ分の遅延時
間の調整ができる。さらにこの回路では、特願平６−２
６０２４５号の技術を応用して、実施の形態８と同様に
ディレイゲート１段分の遅延時間を調整することができ
る。実施の形態９では、配線の調整をする箇所が、Ｎ０
〜Ｎｉ−１のｉ箇所（従来例のゲートの出力部のみに相
当）だけであるので、レイアウトパターンの制約が小さ
くなるというメリットと、特願平６−２６０２４５号の
ゲート１段の遅延時間を調整するというメリットを、ゲ
ート数をあまり増やすことなく（ゲート１段当たり３入
力ＮＯＲゲート１個）実現するものである。
形態９によるｎｂｉｔ可変遅延回路の構成を示す図であ
る。図９は実施の形態４のディレイゲートの構造を図９
中の波線で囲まれた構造にしたもので、出力Ｎ０がそれ
ぞれ入力されるインバータＸ１ａと２入力ＮＯＲゲート
Ｘ１ｃ及び、インバータＸ１ａと２入力ＮＯＲゲートＸ
１ｃの出力及び制御信号Ｓ１ａを受ける３入力ＮＯＲゲ
ートＸ１ｄを有し、２入力ＮＯＲゲートＸ１ｃには制御
信号Ｓ１ｂが入力される構成である。実施の形態４と同
様、立ち上がりエッジの遅延時間を、制御信号Ｓｉｋ
（０≦ｋ≦ｎ−１）によってゲートディレイ分の遅延時
間の調整ができる。さらにこの回路では、特願平６−２
６０２４５号の技術を応用して、実施の形態８と同様に
ディレイゲート１段分の遅延時間を調整することができ
る。実施の形態９では、配線の調整をする箇所が、Ｎ０
〜Ｎｉ−１のｉ箇所（従来例のゲートの出力部のみに相
当）だけであるので、レイアウトパターンの制約が小さ
くなるというメリットと、特願平６−２６０２４５号の
ゲート１段の遅延時間を調整するというメリットを、ゲ
ート数をあまり増やすことなく（ゲート１段当たり３入
力ＮＯＲゲート１個）実現するものである。
【００３７】実施の形態１０．図１０は、この発明の実
施の形態１０によるｎｂｉｔ可変遅延回路の構成を示す
図である。図１０は、実施の形態１〜９のディレイゲー
トを２系統持ち、各系統のゲートサイズを変えることに
よって、各系統の分解能（ディレイゲートの遅延時間）
を変えたものである。
施の形態１０によるｎｂｉｔ可変遅延回路の構成を示す
図である。図１０は、実施の形態１〜９のディレイゲー
トを２系統持ち、各系統のゲートサイズを変えることに
よって、各系統の分解能（ディレイゲートの遅延時間）
を変えたものである。
【００３８】例えば、系統αの１段当たりのゲート遅延
時間をｔｄα、系統βの１段当たりのゲート遅延時間を
ｔｄβとすると、 （遅延時間）＝ｔｄａ＋ｋ×ｔｄα 系統α ＝ｔｄａ＋ｋ×ｔｄβ 系統β （ｔｄａは制御信号が ＡＬＬ Ｈのときの遅延時間） となる。これによって任意の２種類の遅延時間分解能を
持たせることができる。また、実施の形態１０は、系統
数を３以上にした場合にも有効である。実施の形態１０
によって、２種類以上の遅延時間分解能が必要な回路
で、配線の調整をする箇所がＮ０〜Ｎｉ−１のｉ箇所
（従来例のゲートの出力部のみに相当）だけであるの
で、レイアウトパターンの制約が小さくなる。すなわち
配線領域を小さくし、遅延時間のリニアリティを向上す
ることができる。また、セレクタの構造を簡単にするこ
とによって、ゲート数、消費電力を低減することができ
る。
時間をｔｄα、系統βの１段当たりのゲート遅延時間を
ｔｄβとすると、 （遅延時間）＝ｔｄａ＋ｋ×ｔｄα 系統α ＝ｔｄａ＋ｋ×ｔｄβ 系統β （ｔｄａは制御信号が ＡＬＬ Ｈのときの遅延時間） となる。これによって任意の２種類の遅延時間分解能を
持たせることができる。また、実施の形態１０は、系統
数を３以上にした場合にも有効である。実施の形態１０
によって、２種類以上の遅延時間分解能が必要な回路
で、配線の調整をする箇所がＮ０〜Ｎｉ−１のｉ箇所
（従来例のゲートの出力部のみに相当）だけであるの
で、レイアウトパターンの制約が小さくなる。すなわち
配線領域を小さくし、遅延時間のリニアリティを向上す
ることができる。また、セレクタの構造を簡単にするこ
とによって、ゲート数、消費電力を低減することができ
る。
【００３９】実施の形態１１．図１１は、この発明の実
施の形態１１によるｎｂｉｔ可変遅延回路の構成を示す
図である。図１１は、実施の形態１〜９のディレイゲー
トを２系統持ち、一方の系統の各ディレイゲートＸｎ−
１βに負荷ゲートＸｎ−１βｃを付加して、各系統のゲ
ートの負荷（この場合はファンアウト数）を変えること
によって、各系統の分解能（ディレイゲートの遅延時
間）を変えたものである。例えば、系統αの１段当たり
のゲート遅延時間をｔｄα、系統βの１段当たりのゲー
ト遅延時間をｔｄβとすると （遅延時間）＝ｔｄａ＋ｋ×ｔｄα 系統α ＝ｔｄａ＋ｋ×ｔｄβ 系統β（ｔｄａは制御信号がＡＬ Ｌ Ｈのときの遅延時間） となる。これによって任意の２種類の遅延時間分解能を
持たせることができる。
施の形態１１によるｎｂｉｔ可変遅延回路の構成を示す
図である。図１１は、実施の形態１〜９のディレイゲー
トを２系統持ち、一方の系統の各ディレイゲートＸｎ−
１βに負荷ゲートＸｎ−１βｃを付加して、各系統のゲ
ートの負荷（この場合はファンアウト数）を変えること
によって、各系統の分解能（ディレイゲートの遅延時
間）を変えたものである。例えば、系統αの１段当たり
のゲート遅延時間をｔｄα、系統βの１段当たりのゲー
ト遅延時間をｔｄβとすると （遅延時間）＝ｔｄａ＋ｋ×ｔｄα 系統α ＝ｔｄａ＋ｋ×ｔｄβ 系統β（ｔｄａは制御信号がＡＬ Ｌ Ｈのときの遅延時間） となる。これによって任意の２種類の遅延時間分解能を
持たせることができる。
【００４０】また、実施の形態１１は、系統数を３以上
にした場合にも有効である。また、各系統のゲートの負
荷は、ファンアウト数以外の場合、例えば配線長を変え
る等でも変えることができる。実施の形態１１によっ
て、２種類以上の遅延時間分解能が必要な回路で、配線
の調整をする箇所がＮ０〜Ｎｉ−１のｉ箇所（従来例の
ゲートの出力部のみに相当）だけであるので、レイアウ
トパターンの制約が小さくなる。すなわち配線領域を小
さくし、遅延時間のリニアリティを向上することができ
る。またセレクタの構造を簡単にすることによってゲー
ト数、消費電力を低減することができる。
にした場合にも有効である。また、各系統のゲートの負
荷は、ファンアウト数以外の場合、例えば配線長を変え
る等でも変えることができる。実施の形態１１によっ
て、２種類以上の遅延時間分解能が必要な回路で、配線
の調整をする箇所がＮ０〜Ｎｉ−１のｉ箇所（従来例の
ゲートの出力部のみに相当）だけであるので、レイアウ
トパターンの制約が小さくなる。すなわち配線領域を小
さくし、遅延時間のリニアリティを向上することができ
る。またセレクタの構造を簡単にすることによってゲー
ト数、消費電力を低減することができる。
【００４１】実施の形態１２．この発明の実施の形態１
２による可変発信周波数リング発振器の構成を示す図で
ある。図１２は、実施の形態１、３、５のディレイゲー
トをリング発振器に応用したものである。リング発振器
を構成するゲートＧ０〜Ｇｋのうちの１つのゲートＧｋ
を、この発明の実施の形態１、３、５のいずれかに示す
可変遅延回路に置き換えることによって、リング発振器
の発信周波数を可変にすることができる。
２による可変発信周波数リング発振器の構成を示す図で
ある。図１２は、実施の形態１、３、５のディレイゲー
トをリング発振器に応用したものである。リング発振器
を構成するゲートＧ０〜Ｇｋのうちの１つのゲートＧｋ
を、この発明の実施の形態１、３、５のいずれかに示す
可変遅延回路に置き換えることによって、リング発振器
の発信周波数を可変にすることができる。
【００４２】実施の形態１３．図１３は、この発明の実
施の形態１３による可変発信周波数リング発振器の構成
を示す図である。図１３は、実施の形態１〜１１のいず
れかに示す可変遅延回路をリング発振器に応用したもの
である。この発明の実施の形態１〜１１のいずれかによ
る可変遅延回路を直列に接続し、これに１つのインバー
タを接続してリングにし、リング発振器を構成する。こ
れによって、リング発振器の発信周波数を可変にするこ
とができる。
施の形態１３による可変発信周波数リング発振器の構成
を示す図である。図１３は、実施の形態１〜１１のいず
れかに示す可変遅延回路をリング発振器に応用したもの
である。この発明の実施の形態１〜１１のいずれかによ
る可変遅延回路を直列に接続し、これに１つのインバー
タを接続してリングにし、リング発振器を構成する。こ
れによって、リング発振器の発信周波数を可変にするこ
とができる。
【００４３】実施の形態１４．図１４は、この発明の実
施の形態１４によるパルス幅可変回路の構成を示す図で
ある。図１４は、実施の形態１〜１１のいずれかに示す
可変遅延回路を２つ直列に接続したパルス幅調整回路で
ある。１段目の可変遅延回路の制御信号Ｓ００〜Ｓ０ｎ
を調整することによって、パルスの立ち下がりエッジを
調整し、２段目の可変遅延回路の制御信号Ｓ１０〜Ｓ１
ｎを調整することによって、パルスの立ち上がりエッジ
を調整することができる。これによってパルスの幅を調
整することができる。
施の形態１４によるパルス幅可変回路の構成を示す図で
ある。図１４は、実施の形態１〜１１のいずれかに示す
可変遅延回路を２つ直列に接続したパルス幅調整回路で
ある。１段目の可変遅延回路の制御信号Ｓ００〜Ｓ０ｎ
を調整することによって、パルスの立ち下がりエッジを
調整し、２段目の可変遅延回路の制御信号Ｓ１０〜Ｓ１
ｎを調整することによって、パルスの立ち上がりエッジ
を調整することができる。これによってパルスの幅を調
整することができる。
【図１】 この発明の実施の形態１による２ｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図２】 この発明の実施の形態２によるｎｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図３】 この発明の実施の形態３による２ｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図４】 この発明の実施の形態４によるｎｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図５】 この発明の実施の形態５による２ｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図６】 この発明の実施の形態６によるｎｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図７】 この発明の実施の形態７によるｎｂｉｔ可変
遅延回路の構成を示す図である。
遅延回路の構成を示す図である。
【図８】 この発明の実施の形態８による２ｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図９】 この発明の実施の形態９によるｎｂｉｔ可変
遅延回路の構成とタイミングチャートを示す図である。
遅延回路の構成とタイミングチャートを示す図である。
【図１０】 この発明の実施の形態１０によるｎｂｉｔ
可変遅延回路の構成を示す図である。
可変遅延回路の構成を示す図である。
【図１１】 この発明の実施の形態１１によるｎｂｉｔ
可変遅延回路の構成を示す図である。
可変遅延回路の構成を示す図である。
【図１２】 この発明の実施の形態１２による可変発信
周波数リング発振器の構成を示す図である。
周波数リング発振器の構成を示す図である。
【図１３】 この発明の実施の形態１３による可変発信
周波数リング発振器の構成を示す図である。
周波数リング発振器の構成を示す図である。
【図１４】 この発明の実施の形態１４によるパルス幅
可変回路の構成を示す図である。
可変回路の構成を示す図である。
【図１５】 従来のｎｂｉｔ可変遅延回路の構成を示す
図である。
図である。
【図１６】 従来の４ｂｉｔ可変遅延回路とセレクタ回
路の構成を示す図である。
路の構成を示す図である。
Ｘｉ ディレイゲート、ＩＮＶ インバータ、Ｘｉａ
インバータ、Ｘｉｂ，Ｘｉｃ ２入力ＮＯＲゲート、Ｘ
ｉｄ ３入力 ＮＯＲゲート、ＸＳ 論理ゲート、Ｙｎ
負荷ゲート
インバータ、Ｘｉｂ，Ｘｉｃ ２入力ＮＯＲゲート、Ｘ
ｉｄ ３入力 ＮＯＲゲート、ＸＳ 論理ゲート、Ｙｎ
負荷ゲート
Claims (13)
- 【請求項１】 被遅延信号が入力される入力端子、この
入力端子に接続された遅延ゲート、この遅延ゲートへの
入力及び遅延ゲートの出力を入力とし、一つの遅延信号
を形成する論理ゲート、この論理ゲートの形成する遅延
信号を出力する出力端子を備え、上記遅延ゲートに、こ
の遅延ゲートを制御するための制御信号を入力すること
を特徴とする可変遅延回路。 - 【請求項２】 入力端子、この入力端子に入力された被
遅延信号を入力し、順次出力を次段に入力するよう直列
に接続されたｎ段（ｎは２以上の正の整数）の遅延ゲー
ト、この遅延ゲートの各段の出力を入力とし、一つの遅
延信号を形成する論理ゲート、この論理ゲートの形成す
る遅延信号を出力する出力端子を備え、上記遅延ゲート
の少なくとも一つに、この遅延ゲートを制御するための
制御信号を入力することを特徴とする可変遅延回路。 - 【請求項３】 ｎ段目の遅延ゲートには、負荷ゲートを
設けたことを特徴とする請求項２記載の可変遅延回路。 - 【請求項４】 ｎ段の遅延ゲートを、少なくとも２系統
設けたことを特徴とする請求項２記載の可変遅延回路。 - 【請求項５】 一つの系統の遅延ゲートの各段には、負
荷ゲートを設けたことを特徴とする請求項４載の可変遅
延回路。 - 【請求項６】 制御信号が入力される遅延ゲートは、Ｏ
Ｒゲートであり、論理ゲートは、ＡＮＤゲートであるこ
とを特徴とする請求項１乃至請求項５のいずれか一項記
載の可変遅延回路。 - 【請求項７】 制御信号が入力される遅延ゲートは、イ
ンバータ及び制御信号が入力されるＮＯＲゲートを有
し、論理ゲートは、ＮＯＲゲートであることを特徴とす
る請求項１乃至請求項５のいずれか一項記載の可変遅延
回路。 - 【請求項８】 制御信号が入力される遅延ゲートは、イ
ンバータ及びそれぞれ制御信号が入力される二つのＮＯ
Ｒゲートを有し、論理ゲートは、ＮＯＲゲートであるこ
とを特徴とする請求項１乃至請求項５のいずれか一項記
載の可変遅延回路。 - 【請求項９】 入力端子と遅延ゲートの間に、インバー
タを設け、インバータの出力を論理ゲートに入力させる
ことを特徴とする請求項７または請求項８記載の可変遅
延回路。 - 【請求項１０】 論理ゲートは、入力端子に入力された
被遅延信号を入力し、論理ゲートと出力端子の間に、イ
ンバータを設けたことを特徴とする請求項７または請求
項８記載の可変遅延回路。 - 【請求項１１】 請求項１乃至請求項１０のいずれか一
項記載の可変遅延回路を、リング状に接続されたゲート
の一部として用いたことを特徴とするリング発振器。 - 【請求項１２】 請求項１乃至請求項１０のいずれか一
項記載の可変遅延回路を、複数用いてリング状に直列に
接続したことを特徴とするリング発振器。 - 【請求項１３】 請求項１乃至請求項１０のいずれか一
項記載の可変遅延回路を、二つ直列に接続したことを特
徴とするパルス幅可変回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028070A JPH09223952A (ja) | 1996-02-15 | 1996-02-15 | 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 |
| US08/695,575 US5821793A (en) | 1996-02-15 | 1996-08-12 | Variable delay circuit and a variable pulse width circuit |
| DE19634181A DE19634181A1 (de) | 1996-02-15 | 1996-08-23 | Variable Verzögerungsschaltung sowie Ringoszillator und variable Impulsbreitenschaltung, die diese variable Verzögerungsschaltung verwenden |
| KR1019960040131A KR970063930A (ko) | 1996-02-15 | 1996-09-16 | 가변 지연회로와 이것을 사용한 링 발진기 및 펄스폭 가변회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028070A JPH09223952A (ja) | 1996-02-15 | 1996-02-15 | 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223952A true JPH09223952A (ja) | 1997-08-26 |
Family
ID=12238518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028070A Pending JPH09223952A (ja) | 1996-02-15 | 1996-02-15 | 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5821793A (ja) |
| JP (1) | JPH09223952A (ja) |
| KR (1) | KR970063930A (ja) |
| DE (1) | DE19634181A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594031B1 (ko) * | 1999-10-08 | 2006-06-28 | 삼성전자주식회사 | 링 오실레이터를 이용한 펄스폭변조 회로 및 방법 |
| JP2006217162A (ja) * | 2005-02-02 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
| JP2008017447A (ja) * | 2006-06-30 | 2008-01-24 | O2 Micro Inc | 可変周波数多相発振器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19844936C2 (de) | 1998-09-30 | 2001-02-01 | Siemens Ag | Schaltung zur Erzeugung eines Ausgangssignals in Abhängigkeit von zwei Eingangssignalen |
| JP3984412B2 (ja) * | 2000-05-26 | 2007-10-03 | 富士通株式会社 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
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|---|---|---|---|---|
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-
1996
- 1996-02-15 JP JP8028070A patent/JPH09223952A/ja active Pending
- 1996-08-12 US US08/695,575 patent/US5821793A/en not_active Expired - Fee Related
- 1996-08-23 DE DE19634181A patent/DE19634181A1/de not_active Ceased
- 1996-09-16 KR KR1019960040131A patent/KR970063930A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19634181A1 (de) | 1997-08-21 |
| KR970063930A (ko) | 1997-09-12 |
| US5821793A (en) | 1998-10-13 |
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