KR0173055B1 - Local timing generator - Google Patents
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Abstract
본 발명은 비동기 전달모드(ATM : Asynchronous Transfer Mode) 교환기의 국부 타이밍 발생 장치에 관한 것으로, 망 동기 장치로부터 입력된 2회선의 기준 클럭 신호중 1회선을 선택하여 선택된 기준 클럭 신호에 동기된 클럭 신호들을 PLL(Phase Locked Loop)에 의한 동기 방식으로 발생시키며, 기준 클럭 신호의 장애로 인한 동기 기준 클럭 신호 상실시에도 자체 클럭 신호를 발생시키며, 이중화로 구성할 경우에 동기 클럭 신호 상실시 종속 방식을 채택하여 1단에서 독립적으로 자체 클럭 신호를 발생시키고 다른 1단에서 독립적으로 발생한 클럭 신호를 기준 클럭 신호로 수신하여 종속적 접속에 의한 PLL에 의한 방식으로 상호 클럭 신호간에 동기 상태를 유지하면서 클럭을 발생하여 단위 스위치 장치, 각종 가입자 정합 장치, 및 제어 장치에 분배하도록 구성하여 2회선의 입력 기준 클럭이 모두 장애시에도 자체 클럭 신호를 발생할 수 있고, 여러 종류의 다른 타이밍 발생 장치를 사용하지 않아도 되어 경제적인 효과가 있다.The present invention relates to a local timing generating device of an Asynchronous Transfer Mode (ATM) exchange, wherein a clock signal synchronized with a reference clock signal selected by selecting one of two reference clock signals inputted from a network synchronous device is selected. It is generated by PLL (Phase Locked Loop) and generates its own clock signal even when the reference clock signal is lost due to the failure of the reference clock signal. By generating its own clock signal independently at the first stage and receiving the clock signal independently generated at the other stage as the reference clock signal, the clock is generated while maintaining the synchronous state between the mutual clock signals by the PLL by the cascade connection. Two times configured to be distributed to the unit switch device, various subscriber matching devices, and the control device Even when both of the input reference clock and a fault may cause the internal clock signal is not required to use many types of different timing generation unit has economical effect.
Description
제1도는 본 발명에 따른 국부 타이밍 발생 장치의 일실시예 구성도.1 is a configuration diagram of an embodiment of a local timing generator according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1 클럭 선택부 20 : 제1 클럭 발생부10: first clock selector 20: first clock generator
30 : 모듈 클럭 및 모듈 클럭 셀 동기 발생부30: module clock and module clock cell synchronization generator
40 : 모듈 클럭 및 모듈 클럭 셀 동기 분배부40: module clock and module clock cell synchronization divider
50 : 제2 클럭 선택부 60 : 제2 클럭 발생부50: second clock selector 60: second clock generator
70 : 가입자 클럭 발생부 80 : 가입자 클럭 분배부70: subscriber clock generator 80: subscriber clock distributor
90 : 정합 클럭 및 정합 클럭 셀 동기 발생부90: matching clock and matching clock cell synchronization generator
100 : 정합 클럭 및 정합 클럭 셀 동기 분배부100: matching clock and matching clock cell synchronization divider
본 발명은 비동기 전달모드(ATM : Asynchronous Transfer Mode) 교환기의 국부 타이밍 발생 장치에 관한 것이다.The present invention relates to a local timing generator of an Asynchronous Transfer Mode (ATM) exchange.
ATM 교환기는 외부 통신망을 통하여 입력된 동기용 클럭 신호를 기준으로 망 동기 장치에 의해 교환기 자체에서 사용하는 기본 클럭 신호를 발생하여 중앙 스위치 장치 및 단위 스위치 장치에서 응용하여 사용할 수 있도록 기준 클럭 신호를 공급하며, 이 기준 클럭 신호에 동기된 내부 사용 클럭 신호인 국부 타이밍 신호를 국부 타이밍 발생 장치에 의하여 발생시켜 사용한다.The ATM exchanger generates the basic clock signal used by the exchange itself by the network synchronizer based on the synchronization clock signal input through the external communication network and supplies the reference clock signal for application in the central switch unit and the unit switch unit. A local timing signal, which is an internal use clock signal synchronized with the reference clock signal, is generated and used by the local timing generator.
종래의 국부 타이밍 발생 장치는 ATM 교환기의 여러 장치에서 필요로 하는 여러 종류의 속도가 다른 클럭 신호의 발생에 있어, 각각 동기 상태를 유지하기 위해 여러 종류의 다른 타이밍 발생 장치를 사용해야 하는 문제점이 있었다.The conventional local timing generator has a problem in that it is necessary to use several different timing generators in order to maintain a synchronous state in generating clock signals having different speeds required by various devices of an ATM exchanger.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 망 동기 장치로부터 입력된 2회선의 기준 클럭 신호중 1회선을 선택하여 선택된 기준 클럭 신호에 동기된 클럭 신호들을 PLL(Phase Locked Loop)에 의한 동기 방식으로 발생시키며, 기준 클럭 신호의 장애로 인한 동기 기준 클럭 신호 상실시에도 자체 클럭 신호를 발생시키며, 이중화로 구성할 경우에 동기 클럭 신호 상실시 종속 방식을 채택하여 1단에서 독립적으로 자체 클럭 신호를 발생시키고 다른 1단에서 독립적으로 발생한 클럭 신호를 기준 클럭 신호로 수신하여 종속적 접속에 의한 PLL에 의한 방식으로 상호 클럭 신호간에 동기 상태를 유지하면서 클럭을 발생하여 단위 스위치 장치, 각종 가입자 정합 장치, 및 제어 장치에 분배하는 국부 타이밍 발생 장치를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and selects one line of two line reference clock signals inputted from a network synchronization device and generates clock locked signals (PLLs) in synchronization with the selected reference clock signal. Generated by the synchronous clock signal, and generates its own clock signal even when the reference clock signal is lost due to the failure of the reference clock signal. It generates its own clock signal and receives the clock signal generated independently from the other stage as the reference clock signal, and generates the clock while maintaining the synchronous state between the clock signals by the PLL by the cascade connection. And a local timing generator for distributing the matching device to the control device. Never.
이와 같은 목적을 달성하기 위하여 본 발명은, 외부로부터 입력된 클럭 상태 신호와 입력 클럭의 장애 상태 신호에 따라, 외부로 입력된 다수의 입력 클럭을 선택적으로 출력하는 제1 클럭 선택수단; 상기 제1 클럭 선택수단으로부터 입력된 클럭신호에 동기된 클럭신호를 출력하는 제1 클럭 발생수단; 상기 제1 클럭 발생수단으로부터 입력된 클럭신호를 소정의 제1 분주값으로 분주하여, 분주한 모듈 클럭을 출력하고, 상기 분주한 모듈 클럭을 소정의 제2 분주값으로 분주하여 모듈 클럭 셀 동기를 발생하는 모듈 클럭 및 모듈 클럭 셀 동기 발생수단; 상기 모듈 클럭 및 모듈 클럭 셀 동기 발생수단으로부터 입력된 모듈 클럭과 모듈 클럭 셀 동기를 소정의 제1 신호 레벨로 분배하기 위한 모듈 클럭 및 모듈 클럭 셀 동기 분배수단; 상기 제1 클럭 선택수단을 통해 입력 클럭신호가 전달되지 않거나, 또는 상기 제1 클럭 선택수단으로부터 전달된 입력 클럭신호에 장애가 발생되면, 상기 모듈 클럭 및 모듈 클럭 셀 동기 발생수단으로부터 전달된 모듈 클럭을 선택하여 출력하고, 상기 제1 클럭 선택수단으로부터 정상적인 입력 클럭신호가 전달되면, 상기 제1 클럭 선택수단으로부터 전달된 입력 클럭신호를 선택하여 출력하는 제2 클럭 선택수단; 상기 제2 클럭 선택수단으로부터 입력된 클럭신호에 동기된 클럭신호를 출력하는 제2 클럭 발생수단; 상기 제2 클럭 발생수단 으로부터 입력된 클럭신호를 소정의 제3 분주값으로 분주하여, 분주한 가입자 클럭을 출력하는 가입자 클럭 발생수단; 상기 가입자 클럭 발생수단으로부터 입력된 가입자 클럭을 소정의 제2 신호 레벨로 분배하기 위한 가입자 클럭 분배수단; 상기 제1 클럭 발생수단으로부터 입력된 클럭신호를 소정의 제4 분주값으로 분주하여, 분주한 정합 클럭을 출력하고, 상기 분주한 정합 클럭을 소정의 제5 분주값으로 분주하여 정합 클럭 셀 동기를 발생하는 정합 클럭 및 정합 클럭 셀 동기 발생수단; 및 상기 정합클럭 및 정합 셀 동기 발생수단으로부터 입력된 정합 클럭과 정합 클럭 셀 동기를 소정의 제3 신호 레벨로 분배하여 외부로 출력하는 정합 클럭 및 정합 클럭 셀 동기 분배수단을 포함한다.In order to achieve the above object, the present invention includes a first clock selecting means for selectively outputting a plurality of input clocks to the outside in accordance with a clock state signal input from the outside and a failure state signal of the input clock; First clock generating means for outputting a clock signal synchronized with the clock signal inputted from the first clock selecting means; The clock signal inputted from the first clock generating means is divided into a predetermined first division value to output a divided module clock, and the divided module clock is divided into a predetermined second division value to synchronize module clock cells. Generating module clock and module clock cell synchronization generating means; Module clock and module clock cell synchronization distributing means for distributing module clock and module clock cell synchronization inputted from said module clock and module clock cell synchronization generating means to a predetermined first signal level; If the input clock signal is not transmitted through the first clock selecting means or if the input clock signal transmitted from the first clock selecting means is disturbed, the module clock transmitted from the module clock and the module clock cell synchronization generating means is changed. Second clock selecting means for selecting and outputting the input clock signal transmitted from the first clock selecting means when the normal input clock signal is transmitted from the first clock selecting means; Second clock generating means for outputting a clock signal synchronized with the clock signal inputted from the second clock selecting means; Subscriber clock generation means for dividing the clock signal inputted from the second clock generation means into a predetermined third division value and outputting the divided subscriber clock; Subscriber clock distribution means for distributing a subscriber clock input from said subscriber clock generation means to a predetermined second signal level; The clock signal inputted from the first clock generating means is divided into a predetermined fourth divided value to output a divided matched clock, and the divided matched clock is divided into a predetermined fifth divided value to perform matched clock cell synchronization. Generated matching clock and matching clock cell synchronization generating means; And a matching clock and matching clock cell synchronization distributing means for distributing the matching clock and the matching clock cell synchronization inputted from the matching clock and matching cell synchronization generating means to a predetermined third signal level and outputting them to the outside.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
제1도는 본 발명에 따른 국부 타이밍 발생 장치의 일실시예 구성도로서, 제1 클럭 선택부(10)와, 제1 클럭 발생부(20)와, 모듈 클럭 및 모듈 클럭 셀 동기 발생부(30)와, 모듈 클럭 및 모듈 클럭 셀 동기 분배부(40)와, 제2 클럭 선택부(50)와, 제2 클럭 발생부(60)와, 가입자 클럭 발생부(70)와, 가입자 클럭 분배부(80)와, 정합 클럭 및 정합 클럭 셀 동기 발생부(90)와, 정합 클럭 및 정합 클럭 셀 동기 분배부(100)를 구비한다.1 is a configuration diagram of a local timing generator according to an exemplary embodiment of the present invention, which includes a first clock selector 10, a first clock generator 20, a module clock and a module clock cell synchronization generator 30. ), The module clock and module clock cell synchronization divider 40, the second clock selector 50, the second clock generator 60, the subscriber clock generator 70, and the subscriber clock divider 80, a matching clock and matching clock cell synchronization generating unit 90, and a matching clock and matching clock cell synchronization distributing unit 100 are provided.
본 발명의 국부 타이밍 발생 장치는 2종류의 속도가 다른 클럭 신호를 발생하여 3종류의 속도가 다른 타이밍 신호를 분배하는 기능을 갖는 특징이 있다.The local timing generator of the present invention has a feature of generating a clock signal having two different speeds and distributing timing signals having three different speeds.
상기한 바와 같은 구조를 갖는 본 발명에 따른 국부 타이밍 발생 장치의 동작을 상세하게 설명한다.The operation of the local timing generator according to the present invention having the structure as described above will be described in detail.
제1 클럭 선택부(10)는 동기용 입력 기준 클럭 선택 장치(특허 출원 번호 : 94-33628, 출원일 : 1994.12.10)를 클럭 선택부로 사용하는 속도가 23.4747 (155.520×8/53)MHz인 ATM 교환기 내부의 망 동기 장치로부터 제1 입력 기준 클럭 신호와 제2 입력 기준 클럭 신호를 입력받고, 이중화된 다른 국부 타이밍 발생 장치로부터 이중화 입력 클럭 신호를 입력받으며, 클럭 신호들의 클럭 상태 신호 3회선을 입력받아 입력 클럭 신호의 장애 상태를 감시하는 기능에 의해 발생한 상태 신호와 입력된 클럭 상태 신호에 의해 망 동기 장치로부터 입력된 입력 기준 클럭 신호를 우선적으로 선택하고, 망 동기 장치로부터 입력된 입력 기준 클럭 신호 2회선이 모두 장애이면 내부에서 접지면에 접한 접지 신호를 선택하도록 하는 외부 기준 클럭 신호 3회선을 수신하여 1회선의 클럭 신호를 선택한다.The first clock selector 10 uses an synchronous input reference clock selector (Patent Application No. 94-33628, filed December 10, 1994) as a clock selector with an ATM speed of 23.4747 (155.520 x 8/53) MHz. A first input reference clock signal and a second input reference clock signal are input from a network synchronizer inside the switch, a redundant input clock signal is input from another redundant local timing generator, and three clock state signals of the clock signals are input. The input reference clock signal inputted from the network synchronizer based on the status signal generated by the function of monitoring a fault state of the input clock signal and the input clock status signal, and then the input reference clock signal input from the network synchronizer. If both lines are faulty, one external clock clock signal is received by receiving three external reference clock signals, which allows the user to select the ground signal that is in contact with the ground plane. To select.
제1 클럭 발생부(20)는 제1 클럭 선택부(10)에서 선택된 기준 클럭 신호를 기준 클럭 입력단에 연결하여 기준 클럭 신호로 삼고, 전압 제어 수정 발진기로부터 발생된 클럭 신호를 비교 클럭 입력단에 연결하여 위상 및 주파수를 비교하는 위상 및 주파수 비교기, 위상 및 주파수 비교기의 출력을 입력으로 하여 전압 제어 수정 발진기에 제어 전압을 전달하는 루프 필터, 루프 필터의 출력을 입력 제어 전압으로 하여 중심 주파수가 164.323(155.520×56/53)MHz인 동기된 클럭 신호를 발생시킨다.The first clock generator 20 connects the reference clock signal selected by the first clock selector 10 to the reference clock input terminal as a reference clock signal, and connects the clock signal generated from the voltage controlled crystal oscillator to the comparison clock input terminal. The output of the phase and frequency comparator, the phase and frequency comparator to compare the phase and frequency as input, and the loop filter to transfer the control voltage to the voltage controlled crystal oscillator, and the center frequency is 164.323 ( Generates a synchronized clock signal of 155.520 x 56/53) MHz.
모듈 클럭(MCLK) 및 모듈 클럭 셀 동기(MCS) 발생부(30)는 제1 클럭 발생부(20)로 부터 입력된 클럭신호를 내부에 구비된 듀티 사이클(duty cycle)이 50:50인 7분주 회로(특허 출원 번호 : 94-34026, 출원일 : 1994.12.13)에 의해 7분주하여, 7분주한 모듈 클럭을 출력하고, 또한 이 모듈 클럭을 64분주하여 모듈 클럭 1주기의 크기를 갖는 펄스 형태의 모듈 클럭 셀 동기를 발생하여 출력한다.The module clock MCLK and the module clock cell synchronization (MCS) generator 30 may have a duty cycle of 50:50 provided in the clock signal input from the first clock generator 20. A pulse form having a size of one cycle of the module clock is divided by dividing the circuit by dividing circuit (Patent Application No. 94-34026, filing date: December 13, 1994) to output the module clock divided by seven. Generates and outputs module clock cell synchronization.
모듈 클럭 및 모듈 클럭 셀 동기 분배부(40)는 모듈 클럭 및 모듈 클럭 셀 동기 발생부(30)의 출력을 입력단에 연결하여 ECL(Emitter-Coupled Logic) 100K 차동(differential) 신호 레벨로 모듈 클럭과 모듈 클럭 셀 동기를 분배하여 외부로 출력한다.The module clock and module clock cell synchronization divider 40 connects the output of the module clock and the module clock cell synchronization generator 30 to an input terminal, and the module clock and the module clock at the ECL (Emitter-Coupled Logic) 100K differential signal level. The module clock cell synchronization is distributed and output to the outside.
제2 클럭 선택부(50)는 제1 클럭 선택부(10)를 통해 전달된 입력 클럭신호에 장애가 발생되었는지를 감시하여 장애가 발생되었거나, 또는 제1 클럭 선택부(10)로부터 입력 클럭신호가 전달되지 않으면, 모듈 클럭 및 모듈 클럭 셀 동기 발생부(30)로부터 전달된 모듈 클럭을 선택하여 제2 클럭 발생부(60)로 출력한다. 만일, 제2 클럭 선택부(50)는 제1 클럭 선택부(10)로부터 장애가 발생되지 않은 정상적인 입력 클럭신호가 전달되면, 제1 클럭 선택부(10)로부터 전달된 입력 클럭을 선택하여 제2 클럭 발생부(60)로 출력한다.The second clock selector 50 monitors whether an error occurs in the input clock signal transmitted through the first clock selector 10, or a failure occurs, or the input clock signal is transmitted from the first clock selector 10. If not, the module clock and the module clock transferred from the module clock cell synchronization generator 30 are selected and output to the second clock generator 60. If the second clock selector 50 receives a normal input clock signal from which the failure does not occur from the first clock selector 10, the second clock selector 50 selects an input clock transmitted from the first clock selector 10 to generate a second clock. Output to the clock generator 60.
여기서, 입력 클럭 신호의 정상 유무를 감시하기 위한 회로는, 모토롤러사의 ECL 소자 MC10198을 사용하였으며, 이 감시 회로에 대한 동작 특성은 다음과 같다.Here, a circuit for monitoring the normality of the input clock signal was used by Motorola's ECL element MC10198. The operating characteristics of this monitoring circuit are as follows.
제1 클럭 선택부(10)에서 보내온 ECL 신호 레벨의 외부 클럭을 상기 MC10198 소자의 크리거 입력단에 연결하고, 트리거 신호에 의해 미리 설정된 R(Resistor), C(Capacitor) 시정수에 따른 일정 크기의 펄스를 발생하는 동작 특성을 이용하여, 외부 클럭이 정상 상태로 연속하여 입력될 시 출력단자를 하이(High)상태로 유지하며, 만약 입력 클럭 신호가 R, C 시정수보다 긴 시간동안 입력되지 않으면 출력단자가 로우(Low)상태로 천이하는 특성이 있는 상기 MC10198 소자의 출력단을 외부 클럭 감시 회로로 사용한다.The external clock of the ECL signal level sent from the first clock selector 10 is connected to the trigger input terminal of the MC10198 device, and a pulse having a predetermined size according to R (Resistor) and C (Capacitor) time constants set in advance by a trigger signal. By using the operation characteristic that generates, the output terminal is kept high when the external clock is continuously inputted in the normal state, and if the input clock signal is not input for longer than R, C time constant The output terminal of the MC10198 device having a characteristic of transitioning to a self low state is used as an external clock monitoring circuit.
그리고, 클럭 선택은 ECL 소자인 MC100E171 멀티플렉서(등록 상표임)를 사용하는데, 이에 대한 동작은 다음과 같다.In addition, the clock selection uses an ECL device MC100E171 multiplexer (registered trademark), and the operation thereof is as follows.
상기 멀티플렉서의 입력단자에 제1 클럭 선택부(10)에서 보내온 외부 클럭과 모듈 클럭 및 모듈 클럭 셀 동기 발생부(30)에서 보내온 모듈 클럭을 연결하고, 전술한 바와 같이 외부 클럭 신호의 장애 여부에 따른 외부 클럭 감시신호를 상기 멀티플렉서의 선택신호단자에 연결하여 외부 클럭 또는 모듈 클럭을 선택한다.An external clock sent from the first clock selector 10 and a module clock sent from the module clock cell synchronization generator 30 are connected to an input terminal of the multiplexer. The external clock monitoring signal is connected to the selection signal terminal of the multiplexer to select an external clock or a module clock.
제2 클럭 발생부(60)는 제2 클럭 선택부(50)에서 선택된 기준 클럭 신호를 기준 클럭 입력단에 연결하여 7분주한 후에 이 클럭 신호를 기준으로 삼고 전압 제어 수정 발진기로부터 발생된 클럭 신호를 비교 클럭 입력단에 연결하여 두 클럭간의 위상 및 주파수를 비교하는 위상 및 주파수 비교기, 위상 및 주파수 비교기의 출력을 입력으로 하여 전압 제어 수정 발진기에 제어 전압을 전달하는 루프 필터, 루프 필터의 출력을 입력 제어 전압으로 하여 중심 주파수가 155.520MHz인 동기된 클럭 신호를 발생시킨다.The second clock generator 60 connects the reference clock signal selected by the second clock selector 50 to the reference clock input terminal and divides the clock signal by 7 minutes. The second clock generator 60 uses the clock signal generated from the voltage controlled crystal oscillator as a reference. It is connected to the input of the comparison clock and inputs the output of phase and frequency comparator and phase and frequency comparator to compare phase and frequency between two clocks. The voltage generates a synchronized clock signal having a center frequency of 155.520 MHz.
가입자 클럭(UCLK) 발생부(70)는 제2 클럭 발생부(60)로부터 입력된 클럭 신호를 8분주하여, 8분주한 가입자 클럭(UCLK)을 발생한다.The subscriber clock UCLK generation unit 70 divides the clock signal inputted from the second clock generation unit 60 into eight divisions, and generates the eighth divided division clock clock UCLK.
가입자 클럭 분배부(80)는 가입자 클럭 발생부(70)로부터 입력된 가입자 클럭을 ECL 100K 차동(differential) 신호 레벨로 분배한다.The subscriber clock distributor 80 distributes the subscriber clock input from the subscriber clock generator 70 to the ECL 100K differential signal level.
정합 클럭(ICLK) 및 정합 클럭 셀 동기(ICS) 발생부(90)는 제1 클럭 발생부(20)의 출력 클럭 신호가 입력단에 연결되어 입력 클럭 신호를 8분주한 정합 클럭과 정합 클럭을 56분주하여 정합 클럭 1주기의 크기를 갖는 펄스 형태의 정합 클럭 셀 동기를 발생한다.The matching clock ICLK and the matching clock cell synchronizing generator 90 are connected to an input terminal of an output clock signal of the first clock generator 20 so that the matching clock IC and the matching clock are divided into eight. It divides and generates a matching clock cell synchronization in the form of a pulse having a size of one period of the matching clock.
정합 클럭 및 정합 클럭 셀 동기 분배부(100)는 정합 클럭 및 정합 셀 동기 발생부(90)로부터 입력된 정합 클럭과 정합 클럭 셀 동기를 ECL 100K 차동(differential) 신호 레벨로 분배한다.The matched clock and matched clock cell sync distributor 100 distributes the matched clock and matched clock cell sync inputted from the matched clock and matched cell sync generator 90 at the ECL 100K differential signal level.
본 발명의 일실시예에서 제1 클럭 발생부(20)와 제2 클럭 발생부(60)에 사용된 위상 및 주파수 비교기는 주문형 집적회로(ASIC)인 BSDI를, 루프 필터에는 고속 동작 연산 증폭기(OP AMP)인 OPA37IC와 저항, 및 콘덴서에 의한 루프 필터 회로를, 모듈 클럭 및 모듈 클럭 셀 동기 분배부(40) 등의 타이밍 신호 분배에는 100E111 100K ECL 집적 회로를 사용하여 구현하였다.In one embodiment of the present invention, the phase and frequency comparators used in the first clock generator 20 and the second clock generator 60 are BSDIs, which are application specific integrated circuits (ASICs), and a high speed operational operational amplifier (PLC). The OPA37IC (OP AMP), a loop filter circuit by a resistor, and a capacitor are implemented using a 100E111 100K ECL integrated circuit for timing signal distribution such as the module clock and the module clock cell synchronization divider 40.
이상에서 설명한 바와 같이 본 발명은, 이중화된 입력 클럭 발생 장치에 있어 2회선의 입력 기준 클럭이 모두 장애시에도 자체 클럭 신호를 발생시키도록 하여, 종속적 접속의 PLL(Phase Lock Loop)에 의한 방식으로 여러 종류의 다른 타이밍 발생 장치를 사용하지 않아도 되는 경제적인 효과가 있다.As described above, in the redundant input clock generator, the present invention generates a self-clocked signal even when the two-line input reference clocks fail. There is an economical effect of not having to use many different types of timing generators.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
Claims (7)
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| KR1019950053988A KR0173055B1 (en) | 1995-12-22 | 1995-12-22 | Local timing generator |
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Family Applications (1)
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| KR1019950053988A KR0173055B1 (en) | 1995-12-22 | 1995-12-22 | Local timing generator |
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| KR970056145A (en) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041001 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |