KR19990005630A - Various Synchronous Clock Generators - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야 :end. The technical field to which the invention described in the claims belongs:
본 발명은 디지털 교환시스템의 망동기 클럭 발생장치에 관한 것이다.The present invention relates to a network synchronizer clock generator of a digital switching system.
나. 발명이 해결하려고 하는 기술적 과제 :I. The technical problem the invention is trying to solve:
분배클럭을 받는 가입자 보드의 종류나 수가 많을 경우 각 수신단에서는 수신회로 및 합성 클럭에서 필요 클럭을 추출하는 복잡한 회로가 공통적으로 요구되었다.In the case of a large number or types of subscriber boards receiving distribution clocks, complex receiver circuits are commonly required to extract the required clocks from the receiving circuit and the synthesized clock.
다. 발명의 해결 방법의 요지 :All. The gist of the solution of the invention:
본 발명은 통계적인 처리과정을 거쳐 상위국 클럭 주파수와의 근접한 클럭을 발생시키는 것으로 동기제어는 디지털 위상 비교부에서 검출된 위상차 데이터를 근거로 위상차를 없애는 방향으로 루프내의 디지털 제어 발진기 내에 포함된 VCXO 주파수를 조종함으로써 루프내 입력되는 클럭에 동기된 클럭을 발생시키도록 구현하였다.The present invention generates a clock close to the clock frequency of the upper station through a statistical process. The synchronous control is a VCXO included in the digitally controlled oscillator in the loop in a direction of eliminating the phase difference based on the phase difference data detected by the digital phase comparator. By adjusting the frequency, the clock is synchronized with the clock input in the loop.
라. 발명의 중요한 용도 :la. Important uses of the invention:
다양한 망동기 클럭 발생장치.Various synchronizer clock generators.
Description
본 발명은 디지털 교환시스템에 관한 것으로, 특히 망동기 클럭을 발생하는 장치에 관한 것이다.The present invention relates to a digital switching system, and more particularly to an apparatus for generating a network synchronizer clock.
통상적으로 디지틀 교환시스템이나 전송장비들과 마찬가지로 비동기전송모드(ATM;Asynchronous Transfer Mode) 기술을 이용한 디지틀 교환 시스템 및 전송장치로 구성되는 장비들로 망을 구성할 때 장비들간의 클럭을 동기시킬 필요성이 생긴다. 이때 동기망은 망내의 모든 노드들의 클럭이 동일한 주파수에 연결될 수 있는 네트워크화된 동기 체계이다. 상기 동기망의 대표적인 구성방식은 최상위 계층에 가장 좋은 품질의 클럭을 확보하고 하위 계층에서는 이에 종속 운용되도록하는 종속동기 방식이 있다.In general, like a digital switching system or transmission equipment, it is necessary to synchronize clocks between devices when a network is composed of digital switching system and transmission device using Asynchronous Transfer Mode (ATM) technology. Occurs. In this case, the synchronization network is a networked synchronization scheme in which clocks of all nodes in the network can be connected to the same frequency. The typical configuration of the synchronous network is a sub-synchronous method that ensures the clock of the highest quality in the uppermost layer, and subordinate operation to the lower layer.
도 1을 참조하여 망동기를 위한 디지털 교환시스템의 통상적인 망동기 구성을 설명한다.Referring to Fig. 1, a conventional network synchronizer configuration of a digital exchange system for a network synchronizer will be described.
종래의 디지틀 교환 시스템 및 전송장치들의 망동기 모듈은 전송로(130)와 교환기(100,110)에 안정된 동기 클럭을 제공할 수 있도록 전화국사내의 동기클럭 공급장치(DOTS:Digital Office Timing Supply)(120)에서 망동기 기준클럭을 공급받는다. 상기 망동기 기준클럭으로는 통상적으로 2.048MHz, 2.048Mbps를 사용한다. 교환기(110)는 상기 망동기 기준클럭에 동기시키기 위해 디지털 위상고정루프(이하 DP-PLL라 칭함)을 이용하여 고품질의 동기클럭을 별도의 분배 블록에 합성 클럭형태로 분배하여 망동기 클럭이 필요한 블록에서 합성 클럭을 추출하여 쓰게 되어 있다.The conventional synchronizer module of the digital switching system and transmitters is a digital office timing supply (DOTS) 120 in a telephone company to provide a stable synchronization clock to the transmission line 130 and the switches 100 and 110. Is supplied with a reference clock for the manipulator. As the reference clock for the network synchronizer, 2.048 MHz and 2.048 Mbps are typically used. In order to synchronize the reference clock with the synchronizer 110, the switch 110 uses a digital phase locked loop (hereinafter referred to as DP-PLL) to distribute a high-quality sync clock in a separate distribution block in the form of a synthesized clock, thereby requiring a synchronizer clock. The synthesized clock is extracted from the block and used.
또한 디지틀 교환기나 전송장비들의 클럭 모듈에서는 상위의 망동기 기준클럭을 받아 DP-PLL를 이용한 망동기된 시스템 기본클럭을 분주하여 시스템 동기신호(8KHz)를 발생한다. 또한 상기 시스템 기본클럭과 시스템 동기신호를 합하여 합성클럭을 발생한다. 상기 분주된 시스템 동기신호와 시스템 기본클럭은 2선 케이블로 장비내의 공간분할 스위치나 분배모듈로 공급된다. 이때 분배클럭을 받는 가입자 보드의 종류나 수가 많을 경우 각 수신단에서는 수신회로 및 합성 클럭에서 필요클럭을 추출하는 복잡한 회로가 공통적으로 구성되어야 하는 문제점이 있었다.In addition, the clock module of the digital exchanger or the transmission equipment receives the upper reference clock of the synchronizer and divides the synchronized system basic clock using the DP-PLL to generate a system synchronization signal (8KHz). In addition, the system basic clock and the system synchronization signal are added together to generate a synthesized clock. The divided system synchronization signal and the system basic clock are supplied to a space division switch or distribution module in the equipment by a 2-wire cable. In this case, when there are a large number or types of subscriber boards receiving distribution clocks, a complicated circuit for extracting a required clock from a receiving circuit and a synthesized clock has to be commonly configured at each receiving end.
따라서 본 발명의 목적은 망동기된 품질 좋은 출력클럭의 종류를 다양화하므로써 종단간 타이밍이 필요한 고정 비트율(CBR; Constant Bit Rate) 서비스를 위한 보드나 망동기 클럭이 필요한 각종 가입자 장치에서 필요한 클럭을 별도의 회로 없이 공급하는 클럭 발생장치를 구현함에 있다.Accordingly, an object of the present invention is to diversify the types of high-quality output clocks that are synchronized, so that the clocks required for various subscriber devices requiring a board or a network clock for a constant bit rate (CBR) service requiring end-to-end timing are required. It is to implement a clock generator that supplies without a separate circuit.
도 1은 통상적인 망동기를 위한 교환시스템의 구성도.1 is a block diagram of an exchange system for a conventional manipulator.
도 2는 본 발명의 일 실시 예에 따른 망동기 클럭 발생장치의 블록 구성도.Figure 2 is a block diagram of a device clock generator according to an embodiment of the present invention.
도 3은 도 2에 도시된 클럭 지터 및 원더 제거부의 상세 구성도.3 is a detailed block diagram of the clock jitter and wonder removal unit shown in FIG. 2;
도 4는 본 발명의 일 실시 예에 따른 위상데이터 독출장치의 상세 구성도.4 is a detailed configuration diagram of a phase data reading apparatus according to an embodiment of the present invention.
도 5는 도 4에 도시된 독출장치에서 위상데이터 독출 주기를 도시한 타이밍도.FIG. 5 is a timing diagram showing a phase data reading period in the reading apparatus shown in FIG. 4; FIG.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선, 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 동일한 부호가 사용되고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used for the same components, even if displayed on different drawings. In describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.
도 2는 본 발명의 일 실시 예에 따른 망동기 클럭 발생장치의 구성을 도시한 도면이다.2 is a diagram illustrating a configuration of a network synchronizer clock generator according to an embodiment of the present invention.
상기 도 2를 참조하면, 동기 클럭선택부(10)는 DOTS장비 또는 외부 교환기로부터 인가되는 망동기 클럭을 선택하여 기준클럭(통상적으로 4KHz)으로 변환하여 출력한다.Referring to FIG. 2, the synchronous clock selector 10 selects a network synchronizer clock applied from a DOTS device or an external exchanger, converts the reference clock (typically 4KHz), and outputs the converted clock.
지터/원더 제거부(20)는 상기 망동기 클럭선택부(10)로부터 인가되는 기준클럭에 포함된 지터/원더 성분을 제거한다. 상기 지터/원더 제거부(20)는 도 3에 도시된 바와 같이 위상비교기(50), 저역통과필터(LPF;Low Pss Filter)(36), 전압제어 크리스털 발진기(VCXO;Voltage Control X-Tal Oscillator)(54), 카운터(56)로 구성된다.The jitter / wonder removal unit 20 removes the jitter / wonder component included in the reference clock applied from the synchronizer clock selector 10. The jitter / wonder removal unit 20 includes a phase comparator 50, a low pass filter (LPF) 36, a voltage control crystal oscillator (VCXO) as shown in FIG. 54, the counter 56.
디지털 위상비교부(14)는 망동기장치의 핵심적인 부분으로 루프 출력클럭과 입력 기준 클럭과의 주파수차 또는 기준 클럭의 손실상태를 검출하여 통계적인 처리과정을 거쳐 상위국 클럭 주파수와의 근접한 클럭을 발생시킨다. 상기 루프 출력클럭은 디지털 제어발진부(20)로부터 궤환되는 클럭이며, 상기 입력 기준클록은 상기 지터/원더 제거부(12)로부터 인가되는 클럭이다. 상기 디지털 위상비교부(14)는 위상비교기(24), 계수기(26), 분주기(28)로 구성된다.The digital phase comparator 14 is an essential part of the network synchronizer and detects a frequency difference between the loop output clock and the input reference clock or a loss state of the reference clock. Generates. The loop output clock is a clock fed back from the digitally controlled oscillator 20, and the input reference clock is a clock applied from the jitter / wonder remover 12. The digital phase comparator 14 includes a phase comparator 24, a counter 26, and a divider 28.
프로세서부는 기본 클럭 발생 및 제어 기능의 실현을 위하여 DRRAM 등의 메모리 영역과 중앙처리장치로 구성되며, 어드레스(Address), 데이터(Data) 및 제어 버스(Control Bus)를 버퍼링 및 디코더하여 제어 데이터를 읽거나 쓴다.The processor unit is composed of a memory area such as DRRAM and a central processing unit to realize basic clock generation and control functions. The processor unit buffers and decodes an address, data, and control bus to read control data. Or write.
디지털 제어발진부(20)는 D/A(Digital/Analog)변환부(30) 및 OVCXO(Ovenized voltage Controlled X-tal Oscillator)(32)로 구성되며, 상기 D/A변환부(30)를 통해 16비트의 디지틀 신호를 수용하여 아날로그신호로 변환시켜 상기 변환된 아날로그신호의 전압레벨로 OVCXO(32)의 주파수를 조정한다.The digital controlled oscillator 20 includes a digital / analog (D / A) converter 30 and an OVCXO (Ovenized Voltage Controlled X-tal Oscillator) 32, and through the D / A converter 30 A digital signal of bits is received and converted into an analog signal, and the frequency of the OVCXO 32 is adjusted to the voltage level of the converted analog signal.
망동기 클럭 분배부(22)는 상기 디지털 위상비교부(14)로부터 인가되는 클럭을 분배 또는 공급한다. 각 가입자 종류별 클럭을 망동기시켜 분배하는 상기 망동기 클럭 분배부(22)는 위상비교기(34), 저역통과필터(LPF;Low Pss Filter)(36), 필요한 클럭의 전압 제어 크리스털 발진기(VCXO;Voltage Control X-Tal Oscillator)(38), 카운터(40)로 구성한다. 상기 망동기 클럭 분배부(22)는 망동기가 필요한 다른 종류의 주파수가 필요한 가입자가 생기면 VCXO(38)와 EPLD로 구현된 카운터(40)의 값만 바꾸면 되게 구현되어 가입자단에 별도의 PLL회로 및 추출회로가 필요없이 시스템 클럭이나 전송용 클럭으로 사용할 수 있다.The network synchronizer clock distributor 22 distributes or supplies a clock applied from the digital phase comparator 14. The synchronizer clock divider 22 for synchronizing and distributing clocks for each subscriber type comprises: a phase comparator 34, a low pass filter (LPF) 36, a voltage controlled crystal oscillator (VCXO) of a required clock; Voltage Control X-Tal Oscillator) 38, and counter 40. The synchronizer clock distribution unit 22 is implemented by changing only the values of the counter 40 implemented by the VCXO 38 and the EPLD when a subscriber requiring another type of frequency required by the synchronizer is generated. It can be used as a system clock or a transmission clock without the need for circuitry.
도 4는 본 발명의 일 실시 예에 따른 위상데이터 독출장치의 상세 구성을 도시한 도면이다.4 is a diagram illustrating a detailed configuration of a phase data reading apparatus according to an embodiment of the present invention.
도 5는 상기 도 4에 도시된 독출장치에서 위상데이터 독출 주기를 도시한 타이밍도를 도시한 도면이다.FIG. 5 is a timing diagram illustrating a phase data reading period in the reading apparatus shown in FIG. 4.
이하 본 발명에 따른 일 실시 예를 상술한 구성을 참조하여 상세히 설명한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the above-described configuration.
분산교환구조를 갖는 비동기 전송모드 다중 스위치시스템( ATM-MSS;Asynchronous Transfer Mode-Multimedia Switching System)은 ATM교환기와 STM-1급 링크로 접속되거나 MSS 노드간에 접속될 때 장비들간의 클럭 레이트( rate)를 동기시킬 필요가 있다. 또한 종단간의 타이밍이 필요한 CBR(Constant Bit Rate) 즉, 고정 비트율 서비스를 위해 이들 보드나 가입자 접속 장치에 동기클럭을 분배해야 한다.Asynchronous Transfer Mode-Multimedia Switching System (ATM-MSS) with a distributed switching structure is a clock rate between devices when connected to an ATM switch and an STM-1 class link or between MSS nodes. Need to be motivated. In addition, synchronization clocks should be distributed among these boards or subscriber access devices for constant bit rate (CBR), which requires end-to-end timing.
MSS시스템 클럭 모듈의 노드간이나 노드내에 망동기 클럭을 분배/공급하는 방법은 디지틀 위상고정 루프을 이용하여 상위계층의 고품질의 클럭 공급장치에 동기를 맞추어 MSS내의 각가입자인 DS1Ee, DS3, STM-1별로 시스템 클럭이나 전송용 클럭을 케이블을 통해 분배한다.The method of distributing / supplying the Asynchronous Clocks between nodes within and within the MSS system clock module uses a digital phase locked loop to synchronize the high quality clock supply of the upper layer with DS1Ee, DS3, STM-1 subscribers in the MSS. Each system clock or transmission clock is distributed through the cable.
디지틀 통신망 동기를 위해 위상 고정 루프를 구성시 DP-PLL방식을 사용하는 주된 이유는 긴 시상수를 가짐으로써 출력 주파수 평균치에 가장 근사화시킬 수 있는 용이한 방법이다.The main reason for using the DP-PLL method when constructing a phase locked loop for digital network synchronization is an easy way to approximate the output frequency average by having a long time constant.
메모리내에 저장된 소프트웨어에 의해 위상차 데이터를 장시간 축적하여 단기간 변동은 흡수하고 평균적인 위상차에 대한 주파수 제어를 가능하게 함으로써 입력신호의 지터(Jitter) 성분을 충분히 억압할 수 있다.By storing the phase difference data for a long time by the software stored in the memory, it is possible to sufficiently suppress the jitter component of the input signal by absorbing short-term fluctuations and enabling frequency control of the average phase difference.
또한 메모리내에 입력 기준 주파수의 값을 가지고 있어 입력되는 동기기준 클럭의 장애시 입력 주파수의 평균치를 유지할 수 있어 루프의 홀딩(Holding) 시간을 길게함으로써 슬립(Slip) 발생률을 매우 낮게 할 수 있다. 그리고 변화에 안정적이다.In addition, since the value of the input reference frequency in the memory is maintained, the average value of the input frequency can be maintained in the event of a failure of the input synchronization reference clock, and thus, the incidence of slip can be very low by lengthening the loop holding time. And stable to change.
망동기 기준클럭을 감시 및 클럭 선택부와 이 클럭의 지터 및 원더 성분을 제거하고 일반적인 PLD(Programmable Logic Device)을 써서 분주하는 회로와 이 클럭을 디지틀 위상비교기 기준 입력으로 하고 디지틀 제어 발진기에서의 출력 클럭을 분주한 클럭을 위상 비교클럭으로 위상을 비교한다.Supervisory reference clock and clock selector, removes jitter and wonder components of this clock, divides circuit using common programmable logic device (PLD), and uses this clock as digital phase comparator reference input and output from digital control oscillator The phases of the clock divided clocks are compared with the phase comparison clock.
또한 위상 고정루프를 통해 망동기된 클럭을 분배하는 회로 블록의 위상 비교기의 입력 클럭으로 하고 분배되는 클럭 종류의 VCXO의 클럭을 분주한 클럭을 비교하여 위상을 동기시켜 클럭 Driver 칩을 통해 각 가입자 보드로 케이블을 통해 분배한다.Also, it is used as the input clock of the phase comparator of the circuit block that distributes the clock synchronized through the phase lock loop, and the clocks of the distributed clock type VCXO are compared and the phases are synchronized. To distribute through the cable.
상기한 본 발명에 따른 동작을 보다 구체적으로 서술하면, 도 1의 DOTS(120)와 교환기(100)로부터 인가되는 망동기 클럭은 망동기 클럭선택부(10)에 의해 선택되어 기준클럭으로 변환되어 출력된다. 상기 망동기 클럭을 선택하는 조건은 어떤 노드 설치 환경에도 적합하도록 각 노드의 설치 여건과 기준신호의 종류에 따라 외부 타이밍모드, 루프 타이밍모드, 프리-러닝(Free-running)모드 등의 방법이 있다.Referring to the operation according to the present invention in more detail, the network synchronizer clock applied from the DOTS 120 and the switch 100 of FIG. 1 is selected by the network synchronizer clock selector 10 and converted into a reference clock. Is output. The conditions for selecting the network synchronizer clock may include an external timing mode, a loop timing mode, a free-running mode, and the like, depending on the installation conditions of each node and the type of the reference signal to suit any node installation environment. .
상기 외부 타이밍모드는 DOTS장비(120)로부터 공급되는 기준 클럭의 정확도 및 안정도가 계위3급이나 그 이상의 클럭이 2.048MHz(RS-422 Differential Level) 또는 2.048Mbps(E1 Frammed clock) 신호를 최상위 기준클럭으로 공급 받는다.In the external timing mode, the accuracy and stability of the reference clock supplied from the DOTS device 120 is higher than the level 3 or higher level, and the highest reference clock is 2.048 MHz (RS-422 Differential Level) or 2.048 Mbps (E1 Frammed clock) signal. To be supplied.
상기 망동기 클럭 선택부(10)로부터 변환되어 출력되는 동기용 기준클럭은 도 3에 도시된 구성을 가지는 지터/원더 제거부(12)를 통해 지터 및 원더 성분이 제거한다. 상기 동기용 기준클럭 4KHz와 궤환되는 4KHz의 위상은 위상비교기(50)로 인가되어 위상이 비교된 후 LPF(52)로 인가된다. 즉, 기준클럭을 분주하여 4KHz를 만들고 VCXO(54)를 써서 4KHz를 만들어 상기 2개의 클럭을 위상비교기(50)의 입력으로 써서 제거후 디지틀 위상 비교부(14)의 기준 입력 클럭으로 사용한다. 상기한 지터는 디지틀 신호의 최적의 표본화 순간과 그로 부터 유도된 표본화 클럭간의 단기 편차인 10Hz 이상의 주파수를 말하며, 상기 원더는 장기 편차인 10Hz 이하의 주파수를 의미한다. 상기 디지틀 위상 비교부(22)로 인가되는 기준 입력 클럭은 상기 VCXO(38)로부터 제공받은 4KHz의 클럭을 카운터(56)를 이용하여 8KHz로 분주한 클럭이다.The synchronization reference clock converted and output from the network synchronizer clock selector 10 is removed by the jitter and wonder components through the jitter / wonder remover 12 having the configuration shown in FIG. 3. The phase of the synchronization reference clock 4KHz and the feedback 4KHz is applied to the phase comparator 50, the phases are compared, and then applied to the LPF 52. That is, the reference clock is divided to make 4KHz, the VCXO 54 is used to make 4KHz, and the two clocks are used as the input of the phase comparator 50 and then used as a reference input clock of the digital phase comparator 14. The jitter refers to a frequency of 10 Hz or more, which is a short term deviation between an optimal sampling instant of a digital signal and a sampling clock derived therefrom, and the wonder means a frequency of 10 Hz or less, which is a long term deviation. The reference input clock applied to the digital phase comparator 22 is a clock obtained by dividing the 4 KHz clock provided from the VCXO 38 to 8 KHz using the counter 56.
상기 지터/원더 제거부(12)로부터 인가된 기준클럭(fr)과 루프의 출력 클럭(fc)의 주파수차 또는 기준 클럭의 손실 상태를 디지털 위상 비교부(14)를 통해 검출하여 위상차 데이터를 DPRAM(18)에 기록한다.The digital phase comparator 14 detects the frequency difference between the reference clock fr applied from the jitter / wonder remover 12 and the output clock fc of the loop or the lost state of the reference clock through the digital phase comparator 14 to detect the phase difference data. Record in (18).
상기 기록된 위상차 데이터를 읽어 중앙처리부(16)는 기록/독출 주기를 결정하는 인터럽트를 발생한다. 상기 독출 주기에 상기 기록된 위상차 데이터를 디지털 제어발진부(20)가 독출할 수 있도록 한다.The central processing unit 16 reads the recorded phase difference data and generates an interrupt for determining a write / read cycle. The digital control oscillator 20 reads the recorded phase difference data in the read period.
상기 디지털 위상 비교부(14), 프로세서부, 디지털 제어 발진부(20)로 구성된 DP-PLL의 동작을 계락적으로 보면 통계적인 처리과정을 거쳐 상위국 클럭 주파수와의 근접한 클럭을 발생시키는 것으로 동기제어는 디지털 위상 비교부(14)에서 검출된 위상차 데이터를 근거로 위상차를 없애는 방향으로 루프내의 디지털 제어 발진기(20) 내에 포함된 OVCXO(32)의 주파수를 조종함으로써 루프내 입력되는 클럭에 동기된 클럭을 발생시키도록 한다.The operation of the DP-PLL composed of the digital phase comparator 14, the processor unit, and the digitally controlled oscillator 20 is synchronously controlled by generating a clock close to the clock frequency of the upper station through a statistical process. The clock is synchronized with the clock input in the loop by manipulating the frequency of the OVCXO 32 included in the digitally controlled oscillator 20 in the loop in the direction of eliminating the phase difference based on the phase difference data detected by the digital phase comparator 14. To generate.
상기 디지털 위상 비교부(14)가 위상차 데이터를 결정하여 기록하는 동작을 상세히 설명하면 아래와 같다.The digital phase comparison unit 14 describes the operation of determining and recording phase difference data in detail as follows.
먼저, DP-PLL을 구성하는 파라메타로는 위상차 검출기 및 D/A 변환기의 해상도, 위상차 검출 주기, OVCXO 제어 주기, 제어 범위, 루프 이득 및 OVCX의 주파수 안정도 등으로 MSS에 적용된 클럭 모듈의 파라메터는 다음과 같다.First, the parameters constituting the DP-PLL include the resolution of the phase difference detector and the D / A converter, the phase difference detection period, the OVCXO control period, the control range, the loop gain, and the frequency stability of the OVCX. Same as
가) OVXO 출력 클럭(fo) 및 안정도 : 44.736MHz,±1 × 10-8over 0。C to +55℃A) OVXO output clock (fo) and stability: 44.736MHz, ± 1 × 10 -8 over 0。C to + 55 ℃
나) 위상차 비교 클럭(fc): 22.368MHzB) phase difference comparison clock (fc): 22.368 MHz
다) 기준 클럭 (fr): 8KHzC) Reference clock (fr): 8KHz
라) Counter 계수 :2796 CountD) Counter Count: 2968 Count
마) 위상차 Data의 형태(Oscillator 출력 주파수)E) Type of phase difference data (Oscillator output frequency)
(-)1398 ---0--- (+)1398(-) 1398 --- 0 --- (+) 1398
- 00: In phase Oscillation00: In phase Oscillation
- (-) 1398 : under Oscillation-(-) 1398: under oscillation
- (+) 1398 : Over Oscillation-(+) 1398: Over Oscillation
바) CPU Read 주기F) CPU Read cycle
- 125㎲ (phase data read cycle)125㎲ (phase data read cycle)
- 125㎲ × 512회= 64 ms (to cpu interrupt)125 ms × 512 cycles = 64 ms (to cpu interrupt)
라) OVCXO 제어주기 : 1.024sec(TSKO), 8.192sec(TSKI)D) OVCXO control cycle: 1.024 sec (TSKO), 8.192 sec (TSKI)
사) phase clock counter load data : AEC (Load Data)G) phase clock counter load data: AEC (Load Data)
위상차 검출원리에 대해서 살펴보면 동기 기준 클럭(8KHz)과 루프 출력(44.736MHz)이 동기되어 동일한 위상을 유지하고 있는 경우 동기 기준 클럭의 한 주기내에서 루프 출력 클럭을 계수할 경우 매 주기마다 동일한 계수값을 유지하는 관계를 이용하여 계수값의 차이로 위상차를 검출하는 것이다.The principle of phase difference detection is as follows. When the synchronous reference clock (8KHz) and the loop output (44.736MHz) are synchronized and maintain the same phase, when the loop output clock is counted within one period of the synchronous reference clock, the same count value is used every cycle. The phase difference is detected by the difference of the coefficient values by using the relation maintained by.
도 5는 위상차 검출타이밍을 나타낸 것으로 입력 기준 클럭(8KHz)의 전구간에서 기준 시점을 중심으로 계수한 루프 출력 클럭(22.368MHz)의 수가 동위상일 때의 계수값(동기 상태)을 기준하여 계수치가 많은 것은 위상이 빠름을 나타내는 것으로 양(+)의 값을, 적은 것은 위상이 늦음을 나타내는 것으로 음(-)의 값을 갖도록 데이터를 구성한다. 이때 동기 기준 클럭(8KHz)의 한 주기를 기준 클럭 로드 클럭(Load Clock)으로 한 구간으로하여 연속적으로 위상차를 측정하여 주파수의 변화량을 검출하며 이 값들을 더해줌으로써 한 주기내의 위상차를 알 수 있게 된다. 이러한 방식으로 루프를 구성할 때 위상차 검출기의 입력은 외부 입력 동기 기준 클럭 8KHz를 사용하고 위상차 검출을 위한 계수 클럭으로 OVCXO(32) 44.736MHz의 1/2 클럭인 22.368MHz를 설정하여 8KHz의 한 주기내에서 이 클럭을 계수하였다. 이때 2796개 (22.368MHz/8KHz = 2796)가 계수되면 동위상, 이보다 많이 계수되면 루프 출력 위상이 입력 기준 클럭보다 늦은 위상을 나타내는 상태를 검출하였다. 즉, 도 5에서 처럼 기준클럭 8KHz을 로드 클럭(Load clock) 8Khz로 한주기를 만들면 이 주기안에 22.368MHz가 2796개가 카운터 되고 Load clock을 90도 Delay 시켜 PD1 데이터를 래치하면 래치 부분의 위상차 비교 클럭 22.368MHz을 8로 프리셋(Preset)된 카운터의 클럭으로 입력시켜 8KHz 기준 클럭을 카운터하여 래치 클럭까지 데이터를 중앙처리부(16)로 전송한다. 이때 카운터한 횟수를 N이라 할 때 N의 값에 따라 클럭 모듈의 Oscillator 출력 주파수를 다음과 같이 정의할 수 있다.5 illustrates phase difference detection timing, in which the number of loop output clocks (22.368 MHz) counted around the reference time point in all phases of the input reference clock (8 KHz) has a large coefficient value based on the count value (synchronized state) at the same phase. The data indicates that the phase is fast and the positive value indicates that the phase is slow, and the data is configured to have a negative value. At this time, one period of the synchronous reference clock (8KHz) is used as a reference clock load clock as one section, and the phase difference is measured by continuously measuring the phase difference, and the phase difference within one period can be known by adding these values. . When constructing a loop in this way, the input of the phase difference detector uses an external input synchronous reference clock of 8KHz and sets one cycle of 8KHz by setting 22.368MHz, which is a 1/2 clock of OVCXO (32) 44.736MHz as the counting clock for phase difference detection. This clock was counted within. At this time, 2796 counts (22.368MHz / 8KHz = 2796) were counted in phase, and if counted more, the loop output phase was later than the input reference clock. That is, as shown in FIG. 5, if one cycle of the reference clock 8KHz is set to the load clock of 8Khz, 2796 counts of 22.368MHz in this period, and the PD1 data is latched by delaying the load clock by 90 degrees.22.368 8 MHz is inputted as a clock of a counter preset to 8 to counter the 8 KHz reference clock, and the data is transmitted to the central processing unit 16 until the latch clock. In this case, when the counted number is N, the oscillator output frequency of the clock module can be defined as follows according to the value of N.
(-)1398 ----0---- (+)1398(-) 1398 ---- 0 ---- (+) 1398
(N) (N)(N) (N)
N=0; In Phase OscillatorN = 0; In Phase Oscillator
N= 0--- (-) 1398까지 :under OscillationN = 0 --- (-) until 1398: under Oscillation
N= 0--- (+) 1398까지 ;over OscillationN = 0 --- (+) up to 1398; over Oscillation
카운터 N은 정상위를 기준으로 최소한의 비트만을 감시하여 위상차 data의 상태를 파약할 수 있도록 +7구간(313ns), -8구간(358ns)범위까지 카운터 될 수 있도록 하였으며 이 범위를 초과하면 오버 플로어(Overflow)를 발생하도록 하였다.Counter N is able to counter the +7 section (313ns) and -8 section (358ns) range to monitor the minimum bit based on the normal position so that the phase difference data can be released. Overflow).
즉, 위상이 빠른 경우(Over Oscillation)에는 +7구간(313ns) 까지, 위상이 늦는 경우(Under Oscillation)에는 -7구간(358ns) 까지를 유효한 범위로 검출한다.That is, up to +7 sections (313 ns) are detected in the effective range when the phase is high (Over Oscillation) and up to -7 sections (358 ns) when the phase is late (Under Oscillation).
이때 위상차 검출 구간이 +7과 -8로 대칭의 크기가 되지 않는 것은 최소한의 유효 비트수의 값을 제외하고 표시 가능한 수를 양의 구간과 음의 구간으로 나눈 것이다.In this case, the phase difference detection interval does not become symmetrical with +7 and -8, except that the minimum number of effective bits is displayed, the displayable number is divided into a positive interval and a negative interval.
이와 같이 디지털 위상 비교부(14)를 구성함으로써 4비트의 데이터만을 읽어들여 유효한 위상차값을 얻을수 있으므로 데이터 구성이 간단하여 전체 12비트를 다 사용하는 경우보다 중앙처리부(16)의 처리 시간을 감소시킬 수 있다. 이처럼 전 구간에 걸쳐 연속적인 위상차를 검출하게 되어 정확한 위상차를 얻을수 있으며, 이들 데이터를 단순히 합산하여 동위상의 값을 빼줌으로써 한 주기내의 평균 위상차를 알 수 있다.By configuring the digital phase comparator 14 as described above, only a 4-bit data can be read to obtain an effective phase difference value, so that the data configuration is simple, and the processing time of the central processing unit 16 can be reduced compared to when all 12 bits are used. Can be. In this way, the continuous phase difference is detected throughout the entire section to obtain an accurate phase difference. By simply adding up these data and subtracting the in-phase value, the average phase difference within a period can be known.
또한 데이터 합산의 과정 및 오버 플로어(Overflow) 데이터를 주파수 제어값 산출과정에 포함시키지 않음으로써 지터 영향은 억압된다.In addition, the jitter effect is suppressed by not including the data summing process and the overflow data in the frequency control value calculation process.
상기 위상차 데이터는 중앙처리부(16)의 기록 주기에 의해 DPRAM(18)에 기록된다. 상기 기록된 위상차 데이터는 상기 중앙처리부(16)의 독출 주기에 의해 디지털 제어 발진부(20)로 제공된다.The phase difference data is recorded in the DPRAM 18 by the writing cycle of the central processing unit 16. The recorded phase difference data is provided to the digitally controlled oscillator 20 by a read cycle of the central processing unit 16.
상기 제공된 위상차 데이터는 디지털 제어 발진기(20)에 구비된 D/A변환부(30)에서 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호는 OVCXO(32)를 제어하기 위한 제어신호로 사용된다. 즉, 상기 OVCXO(32)를 제어하기 위해서 16비트의 디지틀 신호를 수용하여 아날로그 신호로 변환시킨다. 또한 상기 OVCXO(32)는 상기 인가되는 제어신호에 의해 전압레벨로 주파수를 조정한다. 상기 조정된 주파수의 신호는 상기 디지털 위상 비교부(14)의 분주기(28)로 궤환되어 인가된다.The provided phase difference data is converted into an analog signal by the D / A converter 30 included in the digitally controlled oscillator 20. The converted analog signal is used as a control signal for controlling the OVCXO 32. That is, in order to control the OVCXO 32, a 16-bit digital signal is received and converted into an analog signal. In addition, the OVCXO 32 adjusts the frequency to the voltage level by the applied control signal. The adjusted frequency signal is fed back to the divider 28 of the digital phase comparator 14 and applied.
상기 분주기(28)는 상기 궤환되는 클럭의 주파수(44.736MHz)를 분주하여 4KHz의 주파수로 가지는 클럭을 망동기 클럭 발생부(22)로 인가한다. 또한 상기 궤환되는 클럭의 주파수(44.736MHz)를 2분주하여 22.368MHz의 클럭을 디지털 위상 비교기(14) 내에 구비된 위상비교기(24)로 인가한다.The divider 28 divides the frequency of the feedback clock (44.736 MHz) and applies a clock having a frequency of 4 KHz to the desynchronizer clock generator 22. In addition, the frequency of the feedback clock (44.736 MHz) is divided into two and a clock of 22.368 MHz is applied to the phase comparator 24 provided in the digital phase comparator 14.
상기 인가되는 4KHz의 클럭은 망동기 클럭 분배기(22)를 통해 노드간이나 노드내에 망동기 클럭을 분배/공급한다. 상기 노드간이나 노드내에 망동기 클럭을 분배/공급하는 방법은 디지틀 위상고정 루프을 이용하여 상위계층의 고품질의 클럭 공급장지에 동기를 맞추어 MSS내의 각 가입자인 DS1E, DS3, STM-1별로 시스템 클럭이나 전송용 클럭을 케이블을 통해 분배한다. 따라서 상기 망동기 클럭 분배부(22)에 구비된 카운터(40)의 값만 바꾸면 원하는 클럭을 구현되어 가입자단에 별도의 PLL회로 및 추출회로가 필요없이 시스템 클럭이나 전송용 클럭으로 사용할 수 있다.The applied 4KHz clock distributes / supplies the network synchronizer clocks between and within the nodes through the network synchronizer clock divider 22. The method for distributing / supplying a network synchronizer clock between nodes within and within a node may be performed using a digital phase locked loop to synchronize a high quality clock supply of a higher layer with a system clock for each subscriber DS1E, DS3, STM-1 in the MSS. The transmission clock is distributed through the cable. Therefore, by changing only the value of the counter 40 provided in the network synchronizer clock distribution unit 22, a desired clock can be implemented and used as a system clock or a transmission clock without the need for a separate PLL circuit and an extraction circuit at the subscriber end.
상술한 본 발명에 따른 동작의 요지로 첫 번째는 수신되는 입력 기준클럭의 수신단에서의 예방적인 지터 및 원더 성분 제거 회로 및 방식을 제공하는 것이다.The first aspect of the operation according to the present invention described above is to provide a preventive jitter and wonder component removal circuit and method at the receiving end of the received input reference clock.
두 번째는 MSS 시스템의 고유한 DP-PLL회로 및 파라메타를 구현하였다.Secondly, the DPS-PLL circuit and parameters unique to the MSS system are implemented.
세 번째는 클럭 분배를 망동기시키고 가입자 종류별 클럭 분재 방식을 제공한다.Third, it synchronizes clock distribution and provides clock distribution schemes by subscriber type.
상술한 바와 같이 본 발명은 시스템에 필요한 각종 가입자 종류의 클럭을 망동기시켜 분배하여 클럭 수신단에서 별도의 PLL회로나 추출회로가 필요없이 전송용 클럭이나 시스템 클럭을 사용할 수 있다.As described above, the present invention synchronizes and distributes clocks of various types of subscribers necessary for the system so that a clock clock for transmission or a system clock can be used without a separate PLL circuit or an extraction circuit at the clock receiver.
따라서 클럭을 수신하는 가입자단에서는 별도의 추출회로나 PLL회로가 필요치 않아 보드상의 활용 면적이나 단가 측면에서 유리하고 품질 좋은 망동기 클럭을 사용함으로써 시스템의 신뢰성 및 안정도 측면에서도 장점을 가진다.Therefore, the subscriber stage that receives the clock does not need a separate extraction circuit or PLL circuit, so it is advantageous in terms of utilization area and cost on the board, and it has advantages in terms of system reliability and stability.
또한 동기용 기준 클럭으로 입력되는 기준클럭의 수신단에서의 예방적으로 지터 및 원더 성분 제거 회로 및 방식을 써서 신뢰성을 높이고, 디지틀 위상 비교기의 기준 입력 클럭으로 사용한다.In addition, the jitter and wonder component elimination circuit and method are prevented at the receiving end of the reference clock inputted as the synchronous reference clock to improve reliability, and are used as the reference input clock of the digital phase comparator.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043471A (en) * | 1998-12-29 | 2000-07-15 | 김영환 | Reference clock distributor unit of wireless local network system |
| KR100357026B1 (en) * | 2000-03-18 | 2002-10-19 | 주식회사 케이존인터내셔날 | Timing Clock Distributor |
| KR100374348B1 (en) * | 2000-07-06 | 2003-03-04 | 삼성전자주식회사 | Improve circuit for timeing module in exchanger |
| KR100382475B1 (en) * | 1999-11-04 | 2003-05-01 | 엘지전자 주식회사 | Method for correcting synchronization clock shifting in communication system |
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- 1997-06-30 KR KR1019970029842A patent/KR100242424B1/en not_active IP Right Cessation
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| KR100374348B1 (en) * | 2000-07-06 | 2003-03-04 | 삼성전자주식회사 | Improve circuit for timeing module in exchanger |
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