KR950011622B1 - Receiver cutout circuit of transcluck - Google Patents
Receiver cutout circuit of transcluck Download PDFInfo
- Publication number
- KR950011622B1 KR950011622B1 KR1019930022221A KR930022221A KR950011622B1 KR 950011622 B1 KR950011622 B1 KR 950011622B1 KR 1019930022221 A KR1019930022221 A KR 1019930022221A KR 930022221 A KR930022221 A KR 930022221A KR 950011622 B1 KR950011622 B1 KR 950011622B1
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- circuit
- supplied
- state
- selection
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
제1도는 종래의 전송클럭 수신절체회로 구성도.1 is a block diagram of a conventional transmission clock reception switching circuit.
제2도는 본 발명에 의한 전송클럭 수신절체회로 구성도.2 is a block diagram of a transmission clock reception switching circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 수신버퍼 12~15 : 대역통과필터11: receiving buffer 12 ~ 15: bandpass filter
16, 17 : 클럭검색회로 18 : 상태감지제어회로16, 17: clock search circuit 18: state detection control circuit
19 : 선택회로 20 : 수신클럭분주회로19: selection circuit 20: receiving clock divider circuit
P1~P5 : 선택단자 30 : 입력선택회로P1 ~ P5: Selection terminal 30: Input selection circuit
31, 32 : 대역통과필터 33, 34 : 검색회로31, 32: band pass filter 33, 34: search circuit
35 : 클럭선택회로 36 : 위상 비교클럭생성분주기35: clock select circuit 36: phase comparison clock
37 : 상태제어회로37: state control circuit
본 발명은 교환시스템의 망동기장치에 구비된 PLL(Phase Locked Loop)회로에 비교기준 클럭으로서 공급되는 전송클럭을 절체하는 전송클럭 수신절체회로에 관한 것으로, 특히 전송클럭 절체를 자동으로 수행함으로써 망동기 장치의 PLL회로의 동작정지를 방지하여 안정된 망동기를 유지시키도록 한 정송 클럭수신 절체회로에 관한 것이다.The present invention relates to a transmission clock reception switching circuit for switching a transmission clock supplied as a reference clock to a PLL (Phase Locked Loop) circuit provided in a network synchronizer of an exchange system, and in particular, a network by automatically performing a transfer clock switching. The present invention relates to a transmission clock reception switching circuit for preventing operation of the PLL circuit of a synchronous device to maintain a stable network synchronizer.
일반적으로 교환시스템에서는 교환방식에 따라 상이한 주파수의 전송클럭을 사용하는데, 북미방식에서는 1,544㎒의 T1클럭을 전송클럭으로서 사용하고 유럽방식에서는 2,048㎒의 E1클럭을 전송클럭으로서 사용한다. 교환시스템간의 망동기를 유지하기 위해서는 T1 또는 E1클럭으로 이루어진 전송클럭을 수신한 후 분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급해주어야 한다.In general, a switching system uses a transmission clock of a different frequency depending on the switching method. In the North American method, a T1 clock of 1,544 MHz is used as the transmission clock, and in the European system, an E1 clock of 2,048 MHz is used as the transmission clock. In order to maintain the synchronizer between switching systems, the transmission clock consisting of T1 or E1 clocks must be received and divided and supplied as a reference clock to the PLL circuit of the synchronizer device.
종래의 전송클럭 수신절체회로는 제1도에 도시된 바와 같이 수신버퍼(11), 대역통과필터(12~15), 클럭검색회로(16, 17), 상태감지제어회로(18), 선택회로(19), 수신클럭분주회로(20) 및 다수의 선택단자(P1~P5)를 구비하여 이루어진다. 수신버퍼(11)는 각 입력단(AI, BI)에 공급된 E1 또는 T1클럭을 수신하여 선택단자(P1) 또는 선택단자(P2)측으로 출력하는데, 입력단(AI)에 공급된 E1 또는 T1클럭은 출력단(AO)를 통해 출력되며 입력단(BI)에 공급된 E1 또는 T1클럭은 출력단(AO)를 통해 출력되며 입력단(B1)에 공급된 E1 또는 T1 클럭은 출력단(BO)를 통해 출력된다. 각 선택단자(P1, P2)는 3개의 포트(a, b, c)를 구비하며, 수신버퍼(11)로부터 공급된 T1클럭을 대역통과필터(12, 14)측으로 전달하는 경우수신버퍼(11)와 대역통과필터(12, 14)를 포트(a)를 통해 연결하고 수신버퍼(11)로부터 공급된 E1클럭을 대역통과필터(13, 15)측으로 전달하는 경우 수신버퍼(11)와 대역통과필터(13, 15)를 포트(c)를 통해 연결한다. 대역통과필터(12, 14)의 각각은 수신버퍼(11)로부터 선택단자(P1, P2)를 통해 공급된 T1클럭을 대역여파하여 선택단자(P3)또는 (P4)측으로 출력하며, 대역통과필터(13, 15)의 각각은 수신버퍼(11)로부터 선택단자(P1, P2)를 통해 공급된 E1클럭을 대역여파하여 선택단자(P3)또는 (P4)측으로 출력한다. 각 선택단자(P3, P4)는 3개의 포트(a, b, c)를 구비하며, 대역통과필터(12, 14)로부터의 T1클럭을 전달하는 경우 포트(a)를 통해 전달하고 대역통과필터(13, 15)로 부터의 E1클럭을 전달하는 경우 포트(c)를 통해 전달한다. 클럭검색회로(16, 17)의 각각은 선택단자(P3, P4)를 통해 공급되는 클럭이 T1 및 E1클럭중의 어느 클럭인가를 감지하여 해당 감지신호를 상태감지제어회로(18)측으로 출력하며, 상태감지제어회로(18)는 클럭검색회로(16, 17)로부터 공급되는 클럭감지신호를 수신하여 해당 클럭이 정상적으로 공급되는지의 여부를 감지하고 정상적인 클럭을 선택할 수 있도록 선택회로(19)를 제어한다. 선택회로(19)는 선택단자(P3, P4)로부터 공급된 E1, T1클럭 중에서 상태감지제어회로(18)의 제어에 따라 정상적인 클럭을 선택하여 수신클럭분주회로(20)측으로 출력한다. 수신클럭분주회로(20)는 선택회로(19)로부터 공급된 T1 또는 E1클럭을 분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급하는데, E1클럭을 공급받는 경우에는 선택단자(P5)의 포크(a)를 통해 공급되는 하이레벨(high-level)신호에 따라 E1클럭을 256분주하며 T1클럭을 공급받는 경우에는 선택단자(P5)의 포트(c)를 통해 공급되는 로우레벨(Low-level)신호에따라 T1클럭을 193분주한다.The conventional transmission clock reception switching circuit includes a reception buffer 11, a band pass filter 12 to 15, a clock search circuit 16 and 17, a state detection control circuit 18, and a selection circuit as shown in FIG. (19), the reception clock divider circuit 20 and a plurality of selection terminals P1 to P5. The receiving buffer 11 receives the E1 or T1 clocks supplied to the input terminals AI and BI and outputs them to the selection terminal P1 or the selection terminal P2. The E1 or T1 clocks supplied to the input terminal AI are The E1 or T1 clock output through the output terminal A0 and supplied to the input terminal BI is output through the output terminal AO and the E1 or T1 clock supplied to the input terminal B1 is output through the output terminal BO. Each of the selection terminals P1 and P2 has three ports a, b, and c, and receives the T1 clock supplied from the reception buffer 11 to the band pass filter 12, 14 when receiving the reception buffer 11. ) And the band pass filters 12 and 14 through the port (a), and when the E1 clock supplied from the receive buffer 11 is transferred to the band pass filters 13 and 15, the receive buffer 11 and the band pass. Filters 13 and 15 are connected via port c. Each of the band pass filters 12 and 14 band-filters the T1 clock supplied from the reception buffer 11 through the selection terminals P1 and P2 and outputs them to the selection terminal P3 or P4, and the band pass filter. Each of 13 and 15 band-passes the E1 clock supplied from the reception buffer 11 through the selection terminals P1 and P2, and outputs them to the selection terminal P3 or P4 side. Each of the selection terminals P3 and P4 has three ports a, b, and c. When the T1 clocks from the bandpass filters 12 and 14 are delivered, they are transferred through the port a and the bandpass filter. When passing E1 clocks from (13, 15), it passes through port (c). Each of the clock search circuits 16 and 17 senses which of the clocks T1 and E1 is the clock supplied through the selection terminals P3 and P4, and outputs the corresponding detection signal to the state detection control circuit 18. The state detection control circuit 18 receives the clock detection signals supplied from the clock search circuits 16 and 17 to detect whether the corresponding clock is normally supplied and to control the selection circuit 19 to select a normal clock. do. The selection circuit 19 selects a normal clock from the E1 and T1 clocks supplied from the selection terminals P3 and P4 and outputs the normal clock to the reception clock divider circuit 20. The reception clock divider circuit 20 divides the T1 or E1 clock supplied from the selection circuit 19 and supplies it to the PLL circuit of the network synchronizer device as a reference reference clock. When the E1 clock is supplied, the reception clock divider circuit 20 The E1 clock is divided in 256 according to the high-level signal supplied through the fork (a), and when the T1 clock is supplied, the low level supplied through the port (c) of the selection terminal (P5) The T1 clock is divided by 193 according to the level) signal.
이와 같은 종래의 전송클럭수신절체회로는 수신버퍼(11)를 통해 공급되는 클럭이 E1클럭에서 T1클럭으로 바뀌거나 T1클럭에서 E1클럭으로 바뀌는 경우 선택단자(P1~P5)의 연결을 수동으로 변경해야하므로, 신속하게 전송클럭을 절체할 수 없으며 선택단자(P1~P5)의 연결을 변경하는 동안에 망동기장치의 PLL회로에 대한 비교기준 클럭공급이 중단되어 망동기가 불안정하게 되는 문제점이 있었다.In the conventional transmission clock reception circuit, the connection of the selection terminals P1 to P5 is manually changed when the clock supplied through the reception buffer 11 is changed from E1 clock to T1 clock or from T1 clock to E1 clock. Therefore, the transmission clock cannot be switched quickly, and the reference clock supply to the PLL circuit of the network synchronizer device is interrupted while the connection of the selection terminals P1 to P5 is changed.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전송클럭절체를 자동으로 함으로써 신속하게 전송클럭을 절체함과 동시에 망동기장치에 구비된 PLL회로의 동작정지를 방지하여 안정된 망동기를 유지하도록 한 전송클럭수신절체회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and by automatically switching the transmission clock, it is possible to quickly switch the transmission clock and at the same time prevent the operation stop of the PLL circuit provided in the network synchronizer to maintain a stable network. It is an object of the present invention to provide a transmission clock reception circuit.
이와 같은 목적을 달성하기 위하여, 본 발명은 두 입력단중 하나를 선택하여 E1 및 T1클럭을 수신하는 입력선택회로, 상기 입력선택회로로 부터 공급되는 T1클럭을 대역여파하는 제1대역통과필터, 상기 입력선택회로로 부터 공급되는 E1클럭을 대역여파하는 제2대역통과필터, 상기 제1중대역통과필터로 부터 공급되는 T1클럭이 상태를 감지하여 제1상태신호를 출력하는 제1검색회로, 상기 제2대역통과필터로 부터 공급되는 E1클럭의 상태를 감지하여 제2상태신호를 출력하는 제2검색회로, 상기 제1 및 제2상태신호에 따라 클럭선택제어신호 및 분주제어신호를 출력함과 동시에 상기 입력선택회로의 입력단 선택을 제어하는 상태제어회로, 상기 상태제어회로로 부터 공급된 클럭선택제어신호에 따라 상기 제1 및 제2대역통과필터로 부터의 클럭중 하나를 선택하여 출력하는 클럭선택회로 및, 상기 클럭선택회로로 부터의 클럭을 상기 상태제어회로로 부터 공급된 분주제어신호에 따라 소정횟수로 분주하여 망동기 장치의 PLL회로 측으로 비교기준 클럭으로서 공급하는 위상비교클럭 생성분주기를 구비하는 것을 특징으로 하는 전송클럭 수신절체회로를 제공한다.In order to achieve the above object, the present invention provides an input selection circuit for receiving E1 and T1 clocks by selecting one of two input stages, and a first bandpass filter for band filtering the T1 clock supplied from the input selection circuit. A second band pass filter for band filtering the E1 clock supplied from an input selection circuit, a first search circuit for detecting a state of the T1 clock supplied from the first medium band filter and outputting a first state signal; A second search circuit for detecting a state of the E1 clock supplied from the second band pass filter and outputting a second state signal, and outputting a clock selection control signal and a division control signal according to the first and second state signals; And simultaneously select one of the clocks from the first and second bandpass filters according to a clock selection control signal supplied from the state control circuit. To compare the clock selection circuit and the clock selection circuit output from the clock selection circuit by a predetermined number of times according to the division control signal supplied from the state control circuit, and supply them as a comparison reference clock to the PLL circuit of the network device. Provided is a transmission clock reception switching circuit comprising a clock generation divider.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 본 발명에 의한 전송클럭 수신절체회로는 제2도에 도시된 바와 같이 입력선택회로(30), 대역통과여파기(31, 32), 검색회로(33, 34), 클럭선택회로(35), 위상 비교클럭 생성분주기(36) 및 상태제어회로(37)를 구비하여 이루어진다. 입력선택회로(30)는 입력단(11, 12)를 통해 E1 또는 T1클럭을 공급받아 대역통과필터(31, 32)측으로 전달하는데, 상태제어회로(37)의 제어에 따라 입력단(11, 12)중 하나를 선택한다. 대역통과필터(31)는 입력선택회로(30)로 부터 공급된 T1클럭을 대역여파하여 출력하며, 대역통과필터(32)는 입력선택회로(30)로 부터 공급된 E1클럭을 대역여파하여 출력한다. 검색회로(33)는 대역통과필터(31)로 부터 공급되는 T1클럭의 상태를 검출하여 해당 상태신호를 상태 제어회로(37)측으로 출력하며, 검색회로(34)는 대역통과필터(32)로 부터 공급되는 E1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력한다. 상태제어회로(37)는 PAL(Programable Array Logic)또는 GAL(Gate Arrey Logic)등으로 구성할 수 있는데, 검색회로(33, 34)로부터 공급된 상태신호에 따라 E1 및 T1클럭중 정상적인 클럭을 선택할 수 있도록 클럭선택회로(35)를 제어함과 동시에 위상 비교클럭 생성분주기(36)의 분주횟수를 제어하며 입력되는 전송클럭 교체시 입력선택회로(30)가 입력단(11, 12)중 하나를 선택하도록 입력선택회로(30)를 제어한다. 클럭선택회로(35)는 상태제어회로(37)의 제어에 따라 대역통과필터(31)로 부터의 T1클럭과 대역통과필터(32)로 부터의 E1클럭중 하나를 선택하여 위상비교클럭 생성분주기(36)측으로 출력한다. 위상 비교 클럭 생성분주기(36)는 상태제어회로(37)의 제어에 따라 분주횟수를 변경하는데, 클럭선택회로(35)로 부터 E1클럭이 공급되는 경우 E1클럭을 256분주하여 망동기장치의 PLL회로측에 비교기준 클럭으로서 공급하며 클럭선택회로(35)로 부터 T1클럭이 공급되는 경우 T1클럭을 193분주하여 망동기장치의 PLL회로 측에 비교클럭으로서 공급한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. As shown in FIG. 2, the transmission clock reception switching circuit according to the present invention includes an input selection circuit 30, a band pass filter 31, 32, a search circuit 33, 34, a clock selection circuit 35, and a phase. The comparison clock generation frequency divider 36 and the state control circuit 37 are provided. The input selection circuit 30 receives the E1 or T1 clock through the input terminals 11 and 12 and transmits the signals to the band pass filters 31 and 32. The input terminals 11 and 12 are controlled by the state control circuit 37. Choose one. The band pass filter 31 band-filters and outputs the T1 clock supplied from the input selection circuit 30, and the band pass filter 32 band-passes and outputs the E1 clock supplied from the input selection circuit 30. do. The search circuit 33 detects the state of the T1 clock supplied from the band pass filter 31 and outputs the corresponding state signal to the state control circuit 37. The search circuit 34 passes through the band pass filter 32. Detects the state of the clock supplied E1 and outputs the state signal to the state control circuit 37. The state control circuit 37 may be configured of a PAL (Programmable Array Logic) or a GAL (Gate Arrey Logic). The state control circuit 37 may select a normal clock among the E1 and T1 clocks according to the state signals supplied from the search circuits 33 and 34. While controlling the clock select circuit 35 to control the frequency division frequency of the phase comparison clock generation divider 36 at the same time, the input selector circuit 30 selects one of the input terminals 11 and 12 when the transmission clock is replaced. The input selection circuit 30 is controlled to select. The clock select circuit 35 selects one of the T1 clock from the bandpass filter 31 and the E1 clock from the bandpass filter 32 under the control of the state control circuit 37 to generate the phase comparison clock. Output to the period 36 side. The phase comparison clock generation frequency divider 36 changes the frequency of frequency division according to the control of the state control circuit 37. When the clock E1 is supplied from the clock selection circuit 35, the phase comparison clock generation frequency divider 36 divides the clock E1 by 256. The TLL clock is supplied to the PLL circuit side as a comparison reference clock, and when the T1 clock is supplied from the clock selection circuit 35, the T1 clock is divided by 193 and supplied as the comparison clock to the PLL circuit side of the network synchronizer device.
이와 같은 전송클럭수신회로의 동작과정을 설명한다. 입력선택회로(30)의 각 입력단(11, 12)에는 E1 또는 T1클럭이 공급되는데, 입력선택회로(30)는 먼저 입력단(11)에 공급되는 클럭을 수신하여 출력단(0)을 통해 출력한다. 입력선택회로(30)의 출력단(0)으로 부터 T1클럭이 출력되는 경우 T1클럭은 대역통과필터(31)에 의해 잡음제거되어 검색회로(33)와 클럭선택회로(35)측으로 출력되며, 입력선택회로(30)의 출력단(0)으로 부터 E1클럭이 출력되는 경우 E1클럭은 대역통과필터(32)에 의해 잡음제거되어 검색회로(34)와 클럭선택회로(35)측으로 출력된다. 검색회로(33)는 T1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력하고, 검색회로(34)는 E1클럭의 상태를 검출하여 해당 상태신호를 상태제어회로(37)측으로 출력한다. 상태제어회로(37)는 검색회로(33, 34)로 부터 공급된 상태신호에 의거하여 양호한 클럭으로 판단되는 T1, E1클럭중 하나를 선택하기 위한 제어신호를 클럭선택회로(35)측으로 송출하고, 또한 선택된 클럭의 종류에 따라 분주횟수를 결정해 주기 위한 제어신호를 위상비교 클럭 생성분주기(36)측으로 출력한다. 클럭선택회로(35)는 대역통과여파기(31, 32)로 부터 공급된 E1, T1클럭중 하나를 상태제어회로(37)의 제어에 따라 선택하여 위상비교클럭 생성분주기(36)측으로 출력하는데, 위상비교클럭 생성분주기(36)는 클럭선택회로(35)로 부터 E1클럭이 공급되면 상태제어회로(37)의 제어에 따라 256분주하고 클럭선택회로(35)로 부터 T1클럭이 공급되면 상태제어회로(37)의 제어에 따라 193분주하여 망동기장치의 PLL회로에 비교기준 클럭으로서 공급한다. 이때, 상태제어회로(37)는 입력선택회로(30)의 입력단(11)에 공급되는 T1 또는 E1클럭에 이상이 발생되어 검색회로(33, 34)를 통해 공급되는 상태신호에 이상이 발생되는 경우 입력단(12)를 통해 공급되는 클럭을 수신하도록 입력선택회로(30)를 제어한다.The operation of the transmission clock receiving circuit will be described. Each of the input terminals 11 and 12 of the input selection circuit 30 is supplied with an E1 or T1 clock. The input selection circuit 30 first receives a clock supplied to the input terminal 11 and outputs it through the output terminal 0. . When the T1 clock is output from the output terminal 0 of the input selection circuit 30, the T1 clock is removed by the band pass filter 31 and output to the search circuit 33 and the clock selection circuit 35. When the E1 clock is output from the output terminal 0 of the selection circuit 30, the E1 clock is removed by the band pass filter 32 and output to the search circuit 34 and the clock selection circuit 35. The search circuit 33 detects the state of the T1 clock and outputs the corresponding state signal to the state control circuit 37. The search circuit 34 detects the state of the E1 clock and sends the state signal to the state control circuit 37. To the side. The state control circuit 37 sends a control signal for selecting one of the T1 and E1 clocks determined to be a good clock based on the state signals supplied from the search circuits 33 and 34 to the clock select circuit 35 side. Also, a control signal for determining the frequency of division according to the selected clock type is output to the phase comparison clock generation divider 36. The clock select circuit 35 selects one of the E1 and T1 clocks supplied from the band pass filters 31 and 32 under the control of the state control circuit 37 and outputs it to the phase comparison clock generation divider 36. When the phase comparison clock generation divider 36 is supplied with the clock E1 from the clock selection circuit 35, 256 divisions are performed under the control of the state control circuit 37, and if the clock T1 is supplied from the clock selection circuit 35. In accordance with the control of the state control circuit 37, 193 is divided and supplied to the PLL circuit of the network synchronizer device as a reference clock. At this time, the state control circuit 37 generates an abnormality in the T1 or E1 clock supplied to the input terminal 11 of the input selection circuit 30, thereby causing an abnormality in the state signals supplied through the search circuits 33 and 34. In this case, the input selection circuit 30 is controlled to receive a clock supplied through the input terminal 12.
이상 설명한 바와 같이, 본 발명은 수신되는 전송클럭절체시 자동으로 신속하게 절체할 수 있으며, 전송클럭절체시 망동기장치에 구비된 PLL회로에 공급되는 비교기준 클럭의 중단을 방지하여 망동기를 안정되게 유지할 수 있는 효과가 있다.As described above, the present invention can automatically switch quickly when the transmission clock is received, and prevents the interruption of the reference clock supplied to the PLL circuit provided in the network device when the transmission clock is switched, thereby making it stable. It has a sustainable effect.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022221A KR950011622B1 (en) | 1993-10-25 | 1993-10-25 | Receiver cutout circuit of transcluck |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022221A KR950011622B1 (en) | 1993-10-25 | 1993-10-25 | Receiver cutout circuit of transcluck |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950013034A KR950013034A (en) | 1995-05-17 |
| KR950011622B1 true KR950011622B1 (en) | 1995-10-06 |
Family
ID=19366499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930022221A KR950011622B1 (en) | 1993-10-25 | 1993-10-25 | Receiver cutout circuit of transcluck |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950011622B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396648B1 (en) * | 1999-09-28 | 2003-09-02 | 엘지전자 주식회사 | transmitting clock switching circuit |
-
1993
- 1993-10-25 KR KR1019930022221A patent/KR950011622B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950013034A (en) | 1995-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5852728A (en) | Uninterruptible clock supply apparatus for fault tolerant computer system | |
| EP0841834B1 (en) | Method and apparatus for a hitless switch-over between redundant signals | |
| JPH04113718A (en) | Hitless clock switching device | |
| US5631931A (en) | Bus type clock supplying system for providing a clock in a communication system with a plurality of clock bus lines | |
| US6675307B1 (en) | Clock controller for controlling the switching to redundant clock signal without producing glitches by delaying the redundant clock signal to match a phase of primary clock signal | |
| US5197086A (en) | High speed digital clock synchronizer | |
| US6618358B2 (en) | Method and apparatus for switching a clock source from among multiple T1/E1 lines with user defined priority | |
| US4885740A (en) | Digital signal switch | |
| KR950011622B1 (en) | Receiver cutout circuit of transcluck | |
| AU645301B2 (en) | Clock signal multiplexer circuit | |
| US4297649A (en) | Malfunction detector for a group of cyclically interconnected phase-locked oscillators | |
| US5003308A (en) | Serial data receiver with phase shift detection | |
| KR20010029434A (en) | Time-walking prevention in a digital switching implementation for clock selection | |
| NZ260094A (en) | Data synchronizer for multilevel digital data | |
| JP2602421B2 (en) | Clock reception distribution system | |
| KR100212050B1 (en) | The way and circuit for watching and choosing synchronous source of digital exchange | |
| US5003560A (en) | Receiving counter phase synchronization circuit of the synchronous transmission system | |
| JP2962255B2 (en) | Phase control method in redundant configuration of clock system | |
| KR100279714B1 (en) | Clock generator device | |
| KR0173055B1 (en) | Local timing generator | |
| KR950003655B1 (en) | Network synchronous input clock selecting circuit and dividing circuit of full electronics exchanger | |
| GB2120499A (en) | Clocking arrangement | |
| JP4484490B2 (en) | Network clock switching device | |
| JPH03154450A (en) | Synchronizing system for digital equipment | |
| JPH11298460A (en) | Clock changeover circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |