KR0166036B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 필요로하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 극대화하는데 있어서, 반도체기판 상부에 콘택된 제1도전층을 형성하고 제1감광막패턴을 이용한 식각공정으로 콘택홀의 측벽 상부에 형성된 절연막이 노출되도록 상기 제1도전층을 식각한 다음, 선택적 성장방법으로 선택적 성장 절연막과 선택적 성장 도전층을 형성하고 전체표면상부에 제2도전층을 일정두께 형성한 다음, 저장전극마스크를 이용한 식각공정과 절연막 제거공정을 실시하여 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 하부절연층

15 : 제1산화막 17 : 콘택홀

19 : 제1다결정실리콘막 21 : 제1감광막패턴

23 : 선택적 성장 제1산화막 25 : 선택적 성장 다결정실리콘막

27 : 선택적 성장 제2산화막 29 : 제2다결정실리콘막

31 : 제2감광막패턴 33 : 저장전극

35 : 유전체막 37 : 제3다결정실리콘막

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기위해 저장전극의 표면적을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한, 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통 또는 사각틀체 형상의 미로 구조로 형성하기도 한다. 그리고, 소정구조의 저장전극의 표면에 실리콘으로된 반구형 그레인(hemi spherical grain)을 형성하기도 한다. 그러나, 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 반도체기판 상부에 제1도전층을 콘택시키고 마스크를 이용한 식각공정과 선택적 성장방법을 이용하여 표면적이 증가된 저장전극을 형성함으로써 캐패시터의 정전용량을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은,

반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1절연막을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 하부절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 이용한 식각공정으로 상기 제1절연막이 노출되도록 상기 제1도전층을 일정두께 식각하는 공정과, 상기 노출된 제1절연막을 선택적으로 성장시켜 선택적 성장 제1절연막을 형성하는 공정과, 상기 선택적 성장 제1절연막을 성장장벽으로하여 상기 콘택홀 내부에 형성된 제1도전층을 선택적으로 성장시켜 선택적 성장 다결정실리콘막을 형성하는 공정과, 상기 선택적 성장 제1절연막을 선택적으로 성장시켜 선택적 성장 제2절연막을 형성하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 전체표면상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2도전층과 제1도전층을 순차적으로 식각하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 제1절연막과 선택적 성장 제1,2절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)과 제1산화막(15)을 순차적으로 형성한다. 이때, 상기 하부절연층(13)은 소자분리산화막(도시안됨)과 게이트산화막(도시안됨) 및 게이트 전극(도시안됨)으로 이루어지는 트랜지스트가 구비된 것이다. 그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(17)을 형성한다. 그리고, 상기 콘택홀(17)을 통하여 상시 반도체기판(11)에 접속되는 제1다결정실리콘막(19)을 형성한다. 그리고, 상기 제1다결정실리콘막(19) 상부에 상기 제1감광막(21)패턴을 형성한다. 이때, 상기 제1감광막(21)패턴은 상기 콘택마스크보다 크게 형성한다.

제1b도를 참조하면, 상기 제1감광막(21)패턴을 마스크로하여 상기 제1산화막(15)이 노출되도록 상기 제1다결정실리콘막(19)을 일정두께 식각한다. 이때, 상기 제1다결정실리콘막(19) 식각공정은 상기 제1산화막(15) 상부에 형성된 제1다결정실리콘막(19)의 두께만큼 이방성식각공정을 실시한 것이다. 그 다음에, 식각된 부분에 선택적 성장 제1산화막(23)을 형성한다. 이때, 상기 선택적 성장 제1산화막(23)은 상기 노출된 제1산화막(15)을 선택적으로 산화시켜 형성된다. 그리고, 상기 선택적 성장 제1산화막(23)은 과도성장시켜 상기 콘택홀(17)의 내부에 남아있는 상기 제1다결정실리콘막(19)의 양측을 일정폭 덮는다. 이때, 식각된 제1다결정실리콘막(19)의 측벽은 선택적 성장공정시 성장장벽으로 사용된다. 그후에, 상기 콘택홀(17)의 내부에 형성된 제1다결정실리콘막(17)을 선택적으로 형성시켜 선택적 성장 다결정실리콘막(25)을 형성한다. 이때, 상기 선택적 성장 제1산화막(23)이 성장장벽으로 사용된다. 그리고, 상기 선택적 성장 다결정실리콘막(25)은 상기 제1다결정실리콘막(19)을 과도성장시켜 상기 선택적 성장 제1산화막(23)의 끝부분에도 형성된다. 그 다음에, 상기 제1감광막(21)과 선택적 성장 다결정실리콘막(25)을 성장장벽으로 하여 상기 선택적 성장 제1산화막(23)을 선택적으로 성장시킴으로써 선택적 성장 제2산화막(27)을 형성한다. 이때, 상기 선택적 성장공정시 과도성장시켜 상기 선택적 성장 다결정실리콘막(25)의 끝부분에도 형성한다.

제1c도를 참조하면, 상기 제1감광막(21)패턴을 제거한다. 그리고, 전체표면상부에 제2다결정실리콘막(29)을 형성한다. 그리고, 제2감광막(31)패턴을 형성한다. 이때, 상기 제2감광막(31)패턴은 저장전극마스크로 사용된다.

제1d도를 참조하면, 상기 제2감광막(31)패턴을 마스크로하여 상기 제2다결정실리콘막(29), 제1다결정실리콘막(19)을 순차적으로 식각한다. 그리고, 상기 제2감광막(31)패턴을 제거한다. 그리고, 상기 선택적 성장 제1,2산화막(23,27)과 제1산화막(15)을 제거한다. 이때, 상기 선택적 성장 제1,2산화막(23,27)과 제1산화막(15)은 상기 제2다결정실리콘막(29), 제1다결정실리콘막(19) 및 선택적 성장 다결정실리콘막(25)과의 식각선택비 차이를 이용하여 제거한다. 제1d도는 표면적이 증가된 완성된 저장전극(33)이 형성된 것이다.

제1e도를 참조하면, 상기 저장전극(33)의 표면에 유전체막(35)과 제3다결정실리콘막(37)을 형성한다. 이때, 상기 제3다결정실리콘막(37)은 플레이트전극으로 사용된다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조 방법은, 반도체기판 상부에 제1도전층을 콘택시키고 콘택마스크보다 큰 마스크를 이용하여 상기 제1도전층을 식각한 다음, 선택적성장방법으로 선택적 성장 제1산화막, 선택적 성장 다결정실리콘막 및 선택적 성장 제2산화막을 순차적으로 형성하고 표면상부에 제2도전층을 형성한 다음, 저장전극마스크를 이용한 식각공정과 산화막 제거공정으로 표면적이 증가된 저장전극을 형성함으로써 캐패시터의 정전용량을 증가시켜 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (9)

1. 반도체기판 상부에 내부에 트랜지스트가 구비된 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1절연막을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 하부절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 이용한 식각공정으로 상기 제1절연막이 노출되도록 상기 제1도전층을 식각하는 공정과, 상기 노출된 제1절연막을 선택적으로 성장시켜 선택적 성장 제1절연막을 형성하는 공정과, 상기 선택적 성장 제1절연막을 성장장벽으로하여 상기 콘택홀 내부에 형성된 제1도전층을 선택적으로 성장시켜 선택적 성장 다결정실리콘막을 형성하는 공정과, 상기 선택적 성장 제1절연막을 선택적으로 성장시켜 선택적 성장 제2절연막을 형성하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 전체표면상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2도전층과 제1도전층을 순차적으로 식각하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 제1절연막과 선택적 성장 제1,2절연막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1감광막패턴은 콘택마스크보다 크게 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1,2도전층은 다결정실리콘막으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 선택적 성장 제1절연막은 상기 식각된 제1도전층의 측벽을 성장장벽으로하여 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 제1항 또는 제 4 항에 있어서, 상기 선택적 성장 제1절연막은 과도성장시켜 상기 콘택홀 내부에 형성된 제1도전층의 상부 일정폭을 덮도록 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 선택적 성장 도전층은 상기 선택적 성장 제1절연막을 성장장벽으로 하여 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
7. 제1항 또는 제 6 항에 있어서, 상기 선택적 성장 도전층은 상기 제1 도전층을 과도성장시켜 상기 선택적 성장 제1절연막의 끝부분에도 형성되도록 하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
8. 제1항에 있어서, 상기 선택적 성장 제2절연막은 상기 제1감광막패턴과 선택적 성장 도전층을 성장장벽으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
9. 제1항에 있어서, 상기 제1절연막, 선택적 성장 제1,2절연막은 상기 제1,2도전층 및 선택적 성장 도전층과의 식각선택비 차이를 이용하여 제거된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.